JPH0785493B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフローティング電極を有する半導体装置に関す
るものである。

〔発明の概要〕

この発明は、フローティング電極を有するMOS型のメモ
リー用半導体装置において、 酸素を含む多結晶半導体層によってゲート電極を形成す
ることにより、 該ゲート電極を平坦化させると共にメモリ保持特性を向
上させたものである。

〔従来の技術〕

一般に、EPROM（イレイサブル プログラマブル リー
ド オンリー メモリー）やEEPROM（エレクトリカリ
イレイサブル プログラマブル リード オンリー メ
モリー）等の不揮発性のメモリーにおいては、フローテ
ィングゲート電極（浮遊ゲート電極）を有するいわゆる
FAMOS（フローティング ゲート アバランシェ イン
ジェクション MOS）メモリー素子やSAMOS（スタックト
ゲート アバランシェ インジェクション MOS）メ
モリー素子と称される構造の半導体装置が知られてい
る。

このようなフローティングゲート電極を有する半導体装
置は、電子のトンネル現象によってフローティングゲー
ト電極に電荷が蓄積されて不揮発性メモリーとして動作
する。そして、一般に、上記フローティングゲート電極
上には、コントロールゲート電極が形成され、このコン
トロールゲート電極により上記フローティングゲート電
極の電荷の制御等や一方向のセレクト電極として機能す
る。上記フローティングゲート電極の材料としては、リ
ンを添加したポリシリコンが使用され、該ポリシリコン
を熱酸化して絶縁膜を形成して製造されている。このよ
うなフローティングゲート電極を有する半導体装置の例
として、第２図ａ及び第２図ｂを参照しながら、当該半
導体装置の製造工程に従って概略説明する。

従来のフローティングゲート電極を有する半導体装置
は、第２図ａに示すように、先ずシリコン等の半導体基
板101上に絶縁膜103及び選択酸化法等により素子分離領
域102を形成する。これら素子分離領域102等を形成した
基板101主面上にフローティングゲート電極の電極材料
であるポリシリコンを被着形成し、不純物としてリンを
ドープすると共に所定のパターンにパターン化する。こ
のパターン化されたフローティングゲート電極104上に
は、第２図ｂに示すように、酸化シリコン膜等の層間絶
縁膜106が上記フローティングゲート電極104を熱酸化し
て形成され、更にコントロールゲート電極107ぎ被着形
成される。

〔発明が解決しようとする問題点〕

上述した従来のフローティングゲート電極を有する半導
体装置は、アスペリティ（突起）105が発生するという
問題が生じている。すなわち、リンを添加したフローテ
ィングゲート電極104上には、微小なアスペリティが存
在し、上記フローティングゲート電極104を熱酸化して
層間絶縁膜106を形成する場合には、当該アスペリティ1
05が大きくなる。このアスペリティ105の存在する部分
は、該部分でフローティングゲート電極104とコントロ
ールゲート電極107の両電極の電界が集中するため、フ
ローティングゲート電極104に蓄積された電荷がコント
ロールゲート電極107に抜け出てしまうことになる。こ
のようにフローティングゲート電極104の蓄積された電
荷がコントロールゲート電極107に抜け出た場合には、
不揮発性メモリーとしての保持機能が劣化することにな
る。

メモリーの保持機能を劣化させるアスペリティ105は、
特に低温に熱酸化（約950℃程度）を行った場合に顕著
に発生し、例えばパイロジェニック等を用いた場合に
は、ガスの熱分解等による堆積物等が影響してフローテ
ィングゲート電極104と層間絶縁膜106の界面にアスペリ
ティ105が顕著に生ずることになる。

一方、低温の熱酸化でなく高温で熱酸化を行った場合に
は、上記アスペリティ105の発生を抑制することができ
る。しかしながら、熱酸化の工程の前工程として、基板
101の所定の領域には、イオン注入等により不純物の導
入がなされており、このような所定のプロファィルの領
域を有する基板101を高温で熱酸化を行った場合には、
上記イオン注入等により導入される不純物のプロファィ
ルを崩すことになる。従って、制御性の優れたデバイス
を製造するために、高温で熱酸化をすることは、目的に
反することになり、高精度のデバイスを形成するために
は低温で熱酸化を行わざるを得ない。

そこで、本発明は上述の問題点に鑑み、アスペリティ等
の発生を防止し、フローティングゲート電極を平坦化し
て、メモリーの保持機能を向上させる半導体装置の提供
を目的とする。

〔問題点を解決するための手段〕

半導体層からなるフローティングゲート電極上に絶縁膜
を介して形成されたコントロールゲート電極を有するMO
S型のメモリー用半導体装置において、２原子％よりも
多く10原子％よりも少ない酸素をイオン注入により含有
せしめた単一の非単結晶半導体層によって上記フローテ
ィングゲート電極を形成し、該フローティングゲート電
極の低温熱酸化により上記絶縁膜を形成した半導体装置
により上述の問題点を解決する。本明細書中では非単結
晶を、多結晶，非晶質，あるいはこれら両者が共存した
状態を指すものとする。

〔作用〕

イオン注入におり酸素を含有せしめた単一の非単結晶半
導体層によってゲート電極を形成して、アスペリティ等
の発生を防止する。すなわち、イオン注入法などにより
酸素を上記ゲート電極に導入し、該ゲート電極を非晶質
化すると共にグレインの成長を抑制し、平坦な膜を形成
する。また、導入させる酸素の濃度は、２〜10原子％に
設定することで効果をあげることができる。

酸素の導入量が２原子％以下である場合には所望のアス
ペリティ防止効果が得られず、また10原子％以上である
場合には電荷の捕獲力が大きくなり過ぎ実用的な動作特
性を損なう虞れがある。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本実施例は、フローティングゲート電極をポリシリコン
で形成し、イオン注入を用いて該ポリシリコンのフロー
ティングゲート電極に酸素を導入した半導体装置の例で
ある。

先ず、第１図ａに示すように、シリコン等の材料を用い
た基板１に、絶縁膜３及び素子分離領域２を形成する。
この素子分離領域２等を形成した全面にCVD法等により
爾後フローティングゲート電極4aとなるポリシリコン層
４を被着形成し、イオン注入により該ポリシリコン層４
に酸素を導入する。

ここで、導入する酸素は、２〜10原子％の割合で、更に
一層好ましい範囲として２〜３原子％の割合で上記ポリ
シリコン層４に導入することにより好適な結果を得るこ
とができる。先ず、上記CVD法により形成されるポリシ
リコン層４を、例えば650℃程度の温度で被着形成した
場合には、そのグレインサイズは200〜300Å程度の大き
さとなる。このようなポリシリコン層４に対して酸素を
２〜10原子％の割合でドーピングした場合には、該ポリ
シリコン層４は非晶質化する。酸素を２原子％以下の割
合でドーピングした場合には、酸素を導入した効果を得
ることが困難になり、アスペリティ等の発生を防止する
こと難しい。一方、酸素を10原子％以上の割合でドーピ
ングした場合には、酸素の部分に電荷が捕獲され、これ
がディスチャージしにくくなって悪影響を及ぼすことに
なる。従って、上述のように酸素を２〜10原子％の割合
でドーピングした場合には、アスペリティ等の発生を防
止することや後の工程で行われるアニールに際してもグ
レインの成長を抑制して凹凸のない平坦な膜を維持する
ことができる。また、イオン注入により酸素を導入する
ため、このような導入の割合をコントロールすることが
可能である。

上記ポリシリコン層４を被着形成後、イオン注入により
酸素を該ポリシリコン層４に導入するが、この場合に
は、酸素だけでなく酸素とともにリン、砒素、アンチモ
ン等をドープすることができる。このように酸素ととも
にリン、砒素、アンチモン等をドープした場合にも、同
様にアスペリティ等の発生の防止をすることやアニール
に際してもグレインの成長を抑制して平坦な膜を維持す
ることができる。

このように酸素あるいは酸素とともにリン、砒素、アン
チモン等をポリシリコン層４に導入した後、当該ポリシ
リコン層４をアニールする。このアニールは、例えば90
0℃程度で行われ、不純物の活性化やポリシリコンと酸
素を予め反応させておくために必要である。上記酸素を
導入したポリシリコン層４は、このアニールに際しても
グレインの成長を抑えられ、従って、酸化工程でも平坦
性を維持することができる。

上記アニール後、第１図ｂに示すように、フォトリソグ
ラフィ技術により該ポリシリコン層４をパターン化して
フローティングゲート電極4aを形成する。該フローティ
ングゲート電極4aを形成後、層間絶縁層５を酸化工程で
形成する。この層間絶縁層５は、上記酸素が導入された
フローティングゲート電極4aを低温の熱酸化を行って形
成される。この熱酸化は、低温の熱酸化（約950℃程
度）で行い、例えばパイロジェニック等を用いて行うこ
とができる。この熱酸化を行う場合には、該フローティ
ングゲート電極4aは、非晶質化されておりグレインの成
長が抑制されているため、該電極4aの表面にはアスペリ
ティの発生や増強等の現象は起こらず、従って凹凸のな
い平坦な電極表面を維持することができる。

また、熱酸化が低温で行われたことにより、基板１内に
既に形成されている不純物拡散層のプロファイルが大幅
に変化することもなかった。

低温の酸化工程による層間絶縁膜５の形成後、コントロ
ールゲート電極を形成するポリシリコンを被着形成し、
不純物添加後、該ポリシリコン層をパターン化してコン
トロールゲート電極６を形成する。

以後、被覆絶縁膜や配線層の形成等の所定の工程を経
て、本実施例の半導体装置を得る。

続いて、本実施例の半導体装置の動作について、第１図
ｃを参照して概略説明する。尚、第１図ｃは、第１図ｂ
のＩ−Ｉ線断面図に対応する半導体装置を模式的に示し
ている。

上述したような構造を有する半導体装置は、通常のMOS
メモリーと同様に、ソース８、ドレイン９の各領域を有
し、コントロールゲート電極６の動作により、フローテ
ィングゲート電極4aに、チャンネル10の電子がトンネル
して蓄積され、不揮発性メモリーとして動作する。ここ
で、従来は、フローティングゲート電極4aの部分にアス
ペリティが発生しており、該アスペリティが原因で電界
集中が生じ、メモリー保持機能が劣化していた。しか
し、本実施例の半導体装置は、フローティングゲート電
極4aに酸素が導入されており、グレインの成長は抑制さ
れているため、アスペリティ等の発生を防止することが
でき、フローティングゲート電極4aの表面は凹凸のない
平坦な膜となる。従って、局所的な電界集中は発生せ
ず、フローティングゲート電極4aの電荷の漏れを防止す
ることができ、メモリーの保持機能を向上させることが
可能である。

〔発明の効果〕

本発明の半導体装置は、フローティングゲート電極を形
成するポリシリコン層にイオン注入により酸素を導入し
ているため、グレインの成長が抑制されアスペリティ等
の発生を防止することができ、凹凸のない平坦な電極を
形成することができる。このため局所的な電界集中は発
生せず、電荷の漏れのない優れたメモリー保持機能を有
している。

【図面の簡単な説明】

第１図ａ及び第１図ｂは本発明に係る半導体装置の製造
工程時の概略断面図であり、第１図ｃは本発明に係る半
導体装置の模式図であり、第２図ａ及び第２図ｂは従来
の半導体装置の製造工程時の概略断面図である。 １……基板 ４……ポリシリコン層 4a……フローティングゲート電極 ５……層間絶縁膜 ６……コントロールゲート電極

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体層からなるフローティングゲート電
   極上に絶縁膜を介して形成されたコントロールゲート電
   極を有するMOS型のメモリー用半導体装置において、２
   原子％よりも多く10原子％よりも少ない酸素をイオン注
   入により含有せしめた単一の非単結晶半導体層によって
   上記フローティングゲート電極を形成し、該フローティ
   ングゲート電極の低温熱酸化により上記絶縁膜を形成し
   た半導体装置。