JPH06237001A - 不揮発性メモリ素子を形成する方法 - Google Patents
不揮発性メモリ素子を形成する方法Info
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Abstract
(57)【要約】 （修正有）
【目的】 高いソース／基板拡散接合降伏電圧を有する
メモリ素子を製造する。 【構成】 パターン付けされた層がチャンネル領域上に
形成された後に基板は、最小傾斜角以上の傾斜角で、か
つほぼ所定の方位角で第１のドーパントを使用するイオ
ン注入によりドーピングされ、十分な数のイオンがドレ
イン領域とドレイン領域に近いチャンネル領域へ入射さ
れ、ソース領域へはイオンが実質的に入射されない。ド
レイン領域はマスキングされる。ソース領域は第２のド
ーパントでドーピングされる。ソース領域とドレイン領
域は第３のドーパントでドーピングされる。第３のドー
パント添加量は第１のドーパント添加量よりも多く、ま
た第２のドーパン拡散係数は第３のドーパント拡散係数
よりも大きい。第１のドーパントは、単結晶シリコン層
ドーパントと同一種類であり、第２，第３のドーパント
は反対の種類のものである。
メモリ素子を製造する。 【構成】 パターン付けされた層がチャンネル領域上に
形成された後に基板は、最小傾斜角以上の傾斜角で、か
つほぼ所定の方位角で第１のドーパントを使用するイオ
ン注入によりドーピングされ、十分な数のイオンがドレ
イン領域とドレイン領域に近いチャンネル領域へ入射さ
れ、ソース領域へはイオンが実質的に入射されない。ド
レイン領域はマスキングされる。ソース領域は第２のド
ーパントでドーピングされる。ソース領域とドレイン領
域は第３のドーパントでドーピングされる。第３のドー
パント添加量は第１のドーパント添加量よりも多く、ま
た第２のドーパン拡散係数は第３のドーパント拡散係数
よりも大きい。第１のドーパントは、単結晶シリコン層
ドーパントと同一種類であり、第２，第３のドーパント
は反対の種類のものである。
Description
【０００１】
【産業上の利用分野】本発明は、一般に半導体素子を処
理する分野に関し、特に長期サイクリング耐久性を有す
る電気的消去可能でかつ電気的プログラム可能なメモリ
素子の形成に関する。
理する分野に関し、特に長期サイクリング耐久性を有す
る電気的消去可能でかつ電気的プログラム可能なメモリ
素子の形成に関する。
【０００２】
【従来の技術】フラッシュEEPROMは、電界効果メモリセ
ルを有するメモリアレイを一般的に備えるメモリ素子で
ある。各メモリ素子は、ソース領域、ドレイン領域、チ
ャネル領域、トンネル誘電層、浮遊ゲート層、制御ゲー
ト層およびインタゲート絶縁層（制御ゲート層と浮遊ゲ
ート層間）を一般的に備える。フラッシュEEPROMにおい
て、浮遊ゲート層はプログラム状態または消去状態であ
る電荷状態を有する。プログラム状態のとき浮遊ゲート
層は比較的多い数の電子を有する。電子は浮遊ゲート電
位をセルのしきい値電圧以下に下げる。読み取りバイア
ス印加状態にあるとき、プログラムされたセルはそのチ
ャネルを通る比較的低い電流を有する。消去状態にある
とき、浮遊ゲートは比較的少ない数の電子を有する。電
子の数が少なくなると、浮遊ゲート電位が高くなり、セ
ルのしきい値電圧を越える。消去されたセルは、読み取
りバイアス印加状態にあるとき、そのチャネルを通る比
較的高い電流を有する。
ルを有するメモリアレイを一般的に備えるメモリ素子で
ある。各メモリ素子は、ソース領域、ドレイン領域、チ
ャネル領域、トンネル誘電層、浮遊ゲート層、制御ゲー
ト層およびインタゲート絶縁層（制御ゲート層と浮遊ゲ
ート層間）を一般的に備える。フラッシュEEPROMにおい
て、浮遊ゲート層はプログラム状態または消去状態であ
る電荷状態を有する。プログラム状態のとき浮遊ゲート
層は比較的多い数の電子を有する。電子は浮遊ゲート電
位をセルのしきい値電圧以下に下げる。読み取りバイア
ス印加状態にあるとき、プログラムされたセルはそのチ
ャネルを通る比較的低い電流を有する。消去状態にある
とき、浮遊ゲートは比較的少ない数の電子を有する。電
子の数が少なくなると、浮遊ゲート電位が高くなり、セ
ルのしきい値電圧を越える。消去されたセルは、読み取
りバイアス印加状態にあるとき、そのチャネルを通る比
較的高い電流を有する。
【０００３】従来技術の１つのフラッシュEEPROMの場
合、浮遊ゲート層の電荷状態は、ドレイン側を通る熱い
電子注入を使用してセルをプログラミングすることによ
り、またはソース側を通るFowler-Nordheim トンネリン
グを使用してセルを消去することにより変更できる。従
来技術のフラッシュEEPROMは、限定された数のサイクル
を有することが判明している。約10,000サイクル後に、
セルのプログラミングと消去動作の効率は一般的に低下
する。この効率低下は、トンネル誘電層に捕捉される正
孔と電子によるものと信じられる。この捕捉された電荷
は、その層を通る有効電界を減少し、かつプログラミン
グまたは消去動作プロセス速度を低下することがある。
約10,000サイクル後に、一般的にセルに対し、プログラ
ムまたは消去をもはや適切に行うことができない。
合、浮遊ゲート層の電荷状態は、ドレイン側を通る熱い
電子注入を使用してセルをプログラミングすることによ
り、またはソース側を通るFowler-Nordheim トンネリン
グを使用してセルを消去することにより変更できる。従
来技術のフラッシュEEPROMは、限定された数のサイクル
を有することが判明している。約10,000サイクル後に、
セルのプログラミングと消去動作の効率は一般的に低下
する。この効率低下は、トンネル誘電層に捕捉される正
孔と電子によるものと信じられる。この捕捉された電荷
は、その層を通る有効電界を減少し、かつプログラミン
グまたは消去動作プロセス速度を低下することがある。
約10,000サイクル後に、一般的にセルに対し、プログラ
ムまたは消去をもはや適切に行うことができない。
【０００４】セルのプログラミング性能は、そのドレイ
ン領域近くのチャネルドーパント濃度を増加することに
より一般的に改善される。チャネルドーピング濃度が高
くなると、ドレイン領域近くのチャネル電流と電界が比
較的高くなり、かつドレイン領域近くの熱い電子を十分
に発生できる。しかしながら増加したドーパント濃度
は、ソース／基板の降伏電圧を下げる。と言うのは、降
伏電圧はチャネルドーピング濃度が高くなると一般的に
減少するからである。消去中のソース電位は、ソース／
基板拡散接合降伏電圧により一般的に限定される。ソー
ス電位がソース／基板拡散接合降伏電圧より高いときに
素子が消去されるならば、トンネル酸化物／基板界面の
損傷およびトンネル酸化物層内の正孔の蓄積を含む信頼
性の問題が生じることがある。素子は、より多くの回数
をサイクル動作されるにつれて、信頼性の問題により、
より一層非機能的になるように思われる。チャネルドー
ピング濃度を下げて、ソース／基板拡散接合降伏電圧を
高くするならば、プログラミング性能は一般的に最適化
されない。したがってセルのプログラミング性能または
セルの消去動作性能を最適化することが一般的に選択さ
れる。
ン領域近くのチャネルドーパント濃度を増加することに
より一般的に改善される。チャネルドーピング濃度が高
くなると、ドレイン領域近くのチャネル電流と電界が比
較的高くなり、かつドレイン領域近くの熱い電子を十分
に発生できる。しかしながら増加したドーパント濃度
は、ソース／基板の降伏電圧を下げる。と言うのは、降
伏電圧はチャネルドーピング濃度が高くなると一般的に
減少するからである。消去中のソース電位は、ソース／
基板拡散接合降伏電圧により一般的に限定される。ソー
ス電位がソース／基板拡散接合降伏電圧より高いときに
素子が消去されるならば、トンネル酸化物／基板界面の
損傷およびトンネル酸化物層内の正孔の蓄積を含む信頼
性の問題が生じることがある。素子は、より多くの回数
をサイクル動作されるにつれて、信頼性の問題により、
より一層非機能的になるように思われる。チャネルドー
ピング濃度を下げて、ソース／基板拡散接合降伏電圧を
高くするならば、プログラミング性能は一般的に最適化
されない。したがってセルのプログラミング性能または
セルの消去動作性能を最適化することが一般的に選択さ
れる。
【０００５】
【発明が解決しようとする課題】前述のことを考慮し
て、本発明の目的は、高いソース／基板拡散接合降伏電
圧を有するメモリ素子を製造することにある。本発明の
他の目的は、長期サイクリング耐久性を有する素子を形
成することにある。本発明の別の目的は、素子のプログ
ラミングを大幅に変更することなくソース／基板拡散接
合降伏電圧を増加することにある。
て、本発明の目的は、高いソース／基板拡散接合降伏電
圧を有するメモリ素子を製造することにある。本発明の
他の目的は、長期サイクリング耐久性を有する素子を形
成することにある。本発明の別の目的は、素子のプログ
ラミングを大幅に変更することなくソース／基板拡散接
合降伏電圧を増加することにある。
【０００６】
【課題を解決するための手段】半導体基板上に電界効果
メモリセルを備えた電気的消去可能でかつ電気的プログ
ラム可能なメモリ素子を形成する方法が説明される。基
板は、第１の領域、第２の領域および第３の領域を有す
る単結晶シリコン層を備え、第１の領域と第３の領域は
対向側に設けられ、かつ第２の領域へ直接隣接するよう
に設けられる。トンネル誘電層は、ドーピングされた単
結晶シリコン層と共に第２の領域上に形成される。浮遊
ゲート層はトンネル誘電層上に堆積される。第１のパタ
ーン付けフォトレジスト層は浮遊ゲート層上に形成さ
れ、また浮遊ゲート層はパターン付けされる。インタゲ
ート絶縁層は浮遊ゲート層上に形成される。制御ゲート
層はインタゲート絶縁層上に形成される。第２のパター
ン付けフォトレジスト層は制御ゲート層上に形成され、
また制御ゲート層はパターン付けされる。基板は第１の
ドーパントでドーピングされる。第１のドーパントは、
単結晶シリコン層ドーパントと同一種類のものである。
ドーピングは、最小傾斜角以上の傾斜角で、かつほぼ所
定の方位角でのイオン注入により行われ、すなわち十分
な数のイオンが第１の領域と第１の領域に近い第２の領
域へ入射され、第３の領域へはイオンが実質的に入射さ
れず、一方傾斜角が最小傾斜角未満または方位角がほぼ
所定の方位角でない場合、十分な数のイオンが第３の領
域へ入射される。第１の領域はマスキングされる。第３
の領域は第２のドーパントでドーピングされる。第２の
ドーパントは単結晶シリコン層ドーパントと反対の種類
のものである。第１の領域と第３の領域は第３のドーパ
ントでドーピングされる。第３のドーパントは第２のド
ーパントと同一種類のものである。第３のドーパント添
加量は第１のドーパント添加量よりも多く、また第２の
ドーパン拡散係数は第３のドーパント拡散係数よりも大
きい。本発明の他の目的、特徴および利点は、添付図面
および以下の詳細な説明から明らかである。
メモリセルを備えた電気的消去可能でかつ電気的プログ
ラム可能なメモリ素子を形成する方法が説明される。基
板は、第１の領域、第２の領域および第３の領域を有す
る単結晶シリコン層を備え、第１の領域と第３の領域は
対向側に設けられ、かつ第２の領域へ直接隣接するよう
に設けられる。トンネル誘電層は、ドーピングされた単
結晶シリコン層と共に第２の領域上に形成される。浮遊
ゲート層はトンネル誘電層上に堆積される。第１のパタ
ーン付けフォトレジスト層は浮遊ゲート層上に形成さ
れ、また浮遊ゲート層はパターン付けされる。インタゲ
ート絶縁層は浮遊ゲート層上に形成される。制御ゲート
層はインタゲート絶縁層上に形成される。第２のパター
ン付けフォトレジスト層は制御ゲート層上に形成され、
また制御ゲート層はパターン付けされる。基板は第１の
ドーパントでドーピングされる。第１のドーパントは、
単結晶シリコン層ドーパントと同一種類のものである。
ドーピングは、最小傾斜角以上の傾斜角で、かつほぼ所
定の方位角でのイオン注入により行われ、すなわち十分
な数のイオンが第１の領域と第１の領域に近い第２の領
域へ入射され、第３の領域へはイオンが実質的に入射さ
れず、一方傾斜角が最小傾斜角未満または方位角がほぼ
所定の方位角でない場合、十分な数のイオンが第３の領
域へ入射される。第１の領域はマスキングされる。第３
の領域は第２のドーパントでドーピングされる。第２の
ドーパントは単結晶シリコン層ドーパントと反対の種類
のものである。第１の領域と第３の領域は第３のドーパ
ントでドーピングされる。第３のドーパントは第２のド
ーパントと同一種類のものである。第３のドーパント添
加量は第１のドーパント添加量よりも多く、また第２の
ドーパン拡散係数は第３のドーパント拡散係数よりも大
きい。本発明の他の目的、特徴および利点は、添付図面
および以下の詳細な説明から明らかである。
【０００７】
【実施例】本発明の好ましい実施例は、最小傾斜角以上
の傾斜角で、かつほぼ所定の方位（回転）角でイオンを
注入するので、イオンは、ドレイン領域と、ドレイン領
域に近い堆積ゲート構造部の部分的下方の領域とに入射
するが、十分な数のイオンはソース領域に入射しない。
最小傾斜角と所定の方位角により、イオン注入過程中に
イオンがソース領域に入射するのが実質的に防止され
る。本発明の好ましい実施例は、ドーピング過程中にソ
ース領域を保護するために別のマスキング層を必要とし
ないし、またドレイン領域へ自己整合されるドーピング
プロセスを提供する。
の傾斜角で、かつほぼ所定の方位（回転）角でイオンを
注入するので、イオンは、ドレイン領域と、ドレイン領
域に近い堆積ゲート構造部の部分的下方の領域とに入射
するが、十分な数のイオンはソース領域に入射しない。
最小傾斜角と所定の方位角により、イオン注入過程中に
イオンがソース領域に入射するのが実質的に防止され
る。本発明の好ましい実施例は、ドーピング過程中にソ
ース領域を保護するために別のマスキング層を必要とし
ないし、またドレイン領域へ自己整合されるドーピング
プロセスを提供する。
【０００８】第１図は、複数の電界効果メモリセルを有
するメモリアレイを備えたフラッシュEEPROMの形成に使
用される１つの好ましい実施例のプロセスフローチャー
トである。堆積ゲート構造部は半導体基板上に形成され
（段階10）、最小傾斜角以上の傾斜角でかつ所定の方位
角でのイオン注入を使用して、ｐ型領域がドレイン領域
内でかつ堆積ゲート構造部の部分的下方に形成され（段
階11）、ソース領域とドレイン領域はｎ型ドーパントを
使用してドーピングされ（段階12）、また基板は熱酸化
される（段階13）。１つの好ましい実施例を使用して、
段階12のｐ型領域は、堆積ゲートエッチからのフォトレ
ジスト構成材が制御ゲート構成材上に存在する間に形成
される。傾斜角と方位角は、イオンがドレイン領域と、
ドレイン領域に近い堆積ゲート構造部下方の領域とに入
射するように調整されるが、十分な数のイオンはソース
領域に入射しない。別の実施例において、電気的消去可
能でかつ電気的プログラム可能なメモリ素子を形成でき
る。
するメモリアレイを備えたフラッシュEEPROMの形成に使
用される１つの好ましい実施例のプロセスフローチャー
トである。堆積ゲート構造部は半導体基板上に形成され
（段階10）、最小傾斜角以上の傾斜角でかつ所定の方位
角でのイオン注入を使用して、ｐ型領域がドレイン領域
内でかつ堆積ゲート構造部の部分的下方に形成され（段
階11）、ソース領域とドレイン領域はｎ型ドーパントを
使用してドーピングされ（段階12）、また基板は熱酸化
される（段階13）。１つの好ましい実施例を使用して、
段階12のｐ型領域は、堆積ゲートエッチからのフォトレ
ジスト構成材が制御ゲート構成材上に存在する間に形成
される。傾斜角と方位角は、イオンがドレイン領域と、
ドレイン領域に近い堆積ゲート構造部下方の領域とに入
射するように調整されるが、十分な数のイオンはソース
領域に入射しない。別の実施例において、電気的消去可
能でかつ電気的プログラム可能なメモリ素子を形成でき
る。
【０００９】第２図は、半導体基板の断面図である。１
つの好ましい実施例において、基板は硼素をドーピング
した単結晶シリコン層（シリコン層）20を有する。約11
0 Å厚さのトンネル誘電層21は、シリコン層20から二酸
化珪素を熱成長させてシリコン層20上に形成される。約
1500オングストロームの厚さの多結晶シリコン（ポリシ
リコン）から成る浮遊ゲート層22は、トンネル誘電層21
上に堆積される。浮遊ゲート層22はドーピングされてそ
の導電率を増加する。第１のパターン付けフォトレジス
ト層は、周知の写真エッチング法を使用して、約1.0 μ
m のホトレジストを基板に塗布することにより、かつフ
ォトレジスト層をパターン付けすることにより、浮遊ゲ
ート層22上に形成される。第１のパターン付けフォトレ
ジスト層は、第３図に図示されるようにフォトレジスト
構成材30を備える。第４図は、第３図の基板の平面図で
あり、主フラットに対して実質的に垂直であるフォトレ
ジスト構成材30を有するメモリアレイ37を備えたフラッ
シュEEPROM36付きの基板35を示す。平明にするために、
フラッシュEEPROM内の周辺回路は示されない。浮遊ゲー
ト層22は、周知の方法を使用して浮遊ゲート層22を選択
エッチングすることによりパターン付けされて、浮遊ゲ
ートストリップ32を形成する。浮遊ゲートストリップ32
は、第３図の表面に対して平行に形成されるのが一般的
である。フォトレジスト構成材30は、プラズマ灰化、ま
たは硫酸と過酸化水素との高温混合物により除去され
る。メモリアレイ内には、通常実質的に互いに平行であ
る数個の浮遊ゲートストリップが形成される。
つの好ましい実施例において、基板は硼素をドーピング
した単結晶シリコン層（シリコン層）20を有する。約11
0 Å厚さのトンネル誘電層21は、シリコン層20から二酸
化珪素を熱成長させてシリコン層20上に形成される。約
1500オングストロームの厚さの多結晶シリコン（ポリシ
リコン）から成る浮遊ゲート層22は、トンネル誘電層21
上に堆積される。浮遊ゲート層22はドーピングされてそ
の導電率を増加する。第１のパターン付けフォトレジス
ト層は、周知の写真エッチング法を使用して、約1.0 μ
m のホトレジストを基板に塗布することにより、かつフ
ォトレジスト層をパターン付けすることにより、浮遊ゲ
ート層22上に形成される。第１のパターン付けフォトレ
ジスト層は、第３図に図示されるようにフォトレジスト
構成材30を備える。第４図は、第３図の基板の平面図で
あり、主フラットに対して実質的に垂直であるフォトレ
ジスト構成材30を有するメモリアレイ37を備えたフラッ
シュEEPROM36付きの基板35を示す。平明にするために、
フラッシュEEPROM内の周辺回路は示されない。浮遊ゲー
ト層22は、周知の方法を使用して浮遊ゲート層22を選択
エッチングすることによりパターン付けされて、浮遊ゲ
ートストリップ32を形成する。浮遊ゲートストリップ32
は、第３図の表面に対して平行に形成されるのが一般的
である。フォトレジスト構成材30は、プラズマ灰化、ま
たは硫酸と過酸化水素との高温混合物により除去され
る。メモリアレイ内には、通常実質的に互いに平行であ
る数個の浮遊ゲートストリップが形成される。
【００１０】インタゲート絶縁層43は浮遊ゲートストリ
ップ32上に形成される。インタゲート絶縁層は、二酸化
珪素の薄い層、窒化珪素および二酸化珪素から成る。イ
ンタゲート絶縁層43の全厚さは約200 Åである。約2000
Å厚さのポリシリコンと、約2500Å厚さの珪化タングス
テンとから成る制御ゲート層44は、インタゲート絶縁層
43上に形成される。ポリシリコン制御ゲート層22はドー
ピングされて、その導電率を増加する。珪化タングステ
ンは、周知の方法を使用してタングステンを下にあるポ
リシリコン層の一部と反応させることにより形成され
る。平明にするために、制御ゲート層44は単層として示
される。第２のパターン付けフォトレジスト層は、周知
の写真エッチング法を使用して、約1.0 μm のホトレジ
ストを基板に塗布することにより、かつフォトレジスト
層をパターン付けすることにより、制御ゲート層44上に
形成される。第２のパターン付けフォトレジスト層は、
第６図に図示されるようにフォトレジスト構成材50を備
える。フォトレジスト構成材50は、一般的に主フラット
に対して垂直であり、かつ浮遊ゲートストリップ30に対
して直角であるストリップである。フォトレジストパタ
ーンは開口部51と52を有する。開口部51は、ドレイン領
域が実質的に形成され、かつ幅が約2.５μm である場所
である。開口部52は、ソース領域が実質的に形成され、
かつ幅が約1.５μm である場所である。
ップ32上に形成される。インタゲート絶縁層は、二酸化
珪素の薄い層、窒化珪素および二酸化珪素から成る。イ
ンタゲート絶縁層43の全厚さは約200 Åである。約2000
Å厚さのポリシリコンと、約2500Å厚さの珪化タングス
テンとから成る制御ゲート層44は、インタゲート絶縁層
43上に形成される。ポリシリコン制御ゲート層22はドー
ピングされて、その導電率を増加する。珪化タングステ
ンは、周知の方法を使用してタングステンを下にあるポ
リシリコン層の一部と反応させることにより形成され
る。平明にするために、制御ゲート層44は単層として示
される。第２のパターン付けフォトレジスト層は、周知
の写真エッチング法を使用して、約1.0 μm のホトレジ
ストを基板に塗布することにより、かつフォトレジスト
層をパターン付けすることにより、制御ゲート層44上に
形成される。第２のパターン付けフォトレジスト層は、
第６図に図示されるようにフォトレジスト構成材50を備
える。フォトレジスト構成材50は、一般的に主フラット
に対して垂直であり、かつ浮遊ゲートストリップ30に対
して直角であるストリップである。フォトレジストパタ
ーンは開口部51と52を有する。開口部51は、ドレイン領
域が実質的に形成され、かつ幅が約2.５μm である場所
である。開口部52は、ソース領域が実質的に形成され、
かつ幅が約1.５μm である場所である。
【００１１】制御ゲート層44、インタゲート絶縁層43お
よび浮遊ゲートストリップ32は、周知の方法を使用し
て、制御ゲート層44、インタゲート絶縁層43および浮遊
ゲートストリップ32を選択エッチングすることによりパ
ターン付けされる。このパターン付けにより、第７図に
示すように制御ゲート構造材64、インタゲート絶縁構造
材63、浮遊ゲート構造材62およびトンネル誘電層21から
成る堆積ゲート構造部が形成される。浮遊ゲート構造材
62および絶縁ゲート構造材63は、形状が一般的に方形で
ある。制御ゲート構造材64は、制御ゲート電極に使用さ
れ、かつ語線と呼ばれる一般的に長いストリップであ
る。制御ゲート構造材64は実質的に互いに平行である。
第８図は、メモリアレイ37を備えたフラッシュEEPROM36
付きの基板35の平面図を図示する。第８図において、語
線68および語線68上のフォトレジスト構成材50は、主フ
ラット38に対して実質的に平行である。各メモリセルに
ついて、浮遊ゲート構造材62およびインタゲート絶縁構
造材63は、平面図上から見て互いに一致し、メモリアレ
イ内でボックス69として一般的に図示される。明らかな
ようにメモリアレイ37は、一般的に方形でありまた一対
の対向側部39を有する。対向側部39に直接隣接して、開
口部51がある。平明にするために、素子内の周辺回路は
示されない。
よび浮遊ゲートストリップ32は、周知の方法を使用し
て、制御ゲート層44、インタゲート絶縁層43および浮遊
ゲートストリップ32を選択エッチングすることによりパ
ターン付けされる。このパターン付けにより、第７図に
示すように制御ゲート構造材64、インタゲート絶縁構造
材63、浮遊ゲート構造材62およびトンネル誘電層21から
成る堆積ゲート構造部が形成される。浮遊ゲート構造材
62および絶縁ゲート構造材63は、形状が一般的に方形で
ある。制御ゲート構造材64は、制御ゲート電極に使用さ
れ、かつ語線と呼ばれる一般的に長いストリップであ
る。制御ゲート構造材64は実質的に互いに平行である。
第８図は、メモリアレイ37を備えたフラッシュEEPROM36
付きの基板35の平面図を図示する。第８図において、語
線68および語線68上のフォトレジスト構成材50は、主フ
ラット38に対して実質的に平行である。各メモリセルに
ついて、浮遊ゲート構造材62およびインタゲート絶縁構
造材63は、平面図上から見て互いに一致し、メモリアレ
イ内でボックス69として一般的に図示される。明らかな
ようにメモリアレイ37は、一般的に方形でありまた一対
の対向側部39を有する。対向側部39に直接隣接して、開
口部51がある。平明にするために、素子内の周辺回路は
示されない。
【００１２】１つの好ましい実施例において、基板は２
つの硼素ドーピング段階で処理される。第９図は、第１
のドーピング段階を図示したものである。基板は、約50
°の第１の傾斜角（θ1 ）および約０°の方位（回転）
角を有するイオン注入装置上に置かれる。傾斜角は、基
板表面に対して垂直の方向から計られる。０°の方位角
は、イオン注入装置内のイオンビームに関して６時の位
置にある主フラットに対応する。そのような注入ができ
るイオン注入装置は、VariaｎAssociates 製のExtrioｎ
220 である。２つのイオン注入段階の第１の段階におい
て、イオン注入装置はB+11イオンを注入する。B+11イオ
ンは、単一の正電荷を有するようにイオン化される硼素
原子であり、また各硼素原子は、はぼ11の原子質量単位
の質量を有する。このイオンは、約40Kevのエネルギー
を有し、約1E12イオン／cm2の注入量まで基板に注入さ
れる。
つの硼素ドーピング段階で処理される。第９図は、第１
のドーピング段階を図示したものである。基板は、約50
°の第１の傾斜角（θ1 ）および約０°の方位（回転）
角を有するイオン注入装置上に置かれる。傾斜角は、基
板表面に対して垂直の方向から計られる。０°の方位角
は、イオン注入装置内のイオンビームに関して６時の位
置にある主フラットに対応する。そのような注入ができ
るイオン注入装置は、VariaｎAssociates 製のExtrioｎ
220 である。２つのイオン注入段階の第１の段階におい
て、イオン注入装置はB+11イオンを注入する。B+11イオ
ンは、単一の正電荷を有するようにイオン化される硼素
原子であり、また各硼素原子は、はぼ11の原子質量単位
の質量を有する。このイオンは、約40Kevのエネルギー
を有し、約1E12イオン／cm2の注入量まで基板に注入さ
れる。
【００１３】第９図に示すように、開口部51は幅が約
２.５μmであり、開口部52は幅が約１.５μmであり、ま
たフォトレジスト構成材50を有する堆積ゲート構造部は
高さが約１.６μmである。十分な数のイオンは開口部52
下のシリコン層20へ入射しない。と言うのは、第１の傾
斜角（θ1 ）は約50°であり、またフォトレジスト構成
50を有する堆積ゲート構造部の高さは開口部52の幅より
も大きいからである。一方十分な数のイオンは開口部51
下のシリコン層20へ入射する。と言うのは、第１の傾斜
角（θ1 ）は約50°であり、またフォトレジスト構成材
50を有する堆積ゲート構造部の高さは開口部51の幅より
も小さいからである。入射された領域は、第１のｐ型領
域71として一般的に図示される。第１のｐ型領域71の一
部は、注入されたまま、堆積ゲート構造部の下に形成さ
れる。
２.５μmであり、開口部52は幅が約１.５μmであり、ま
たフォトレジスト構成材50を有する堆積ゲート構造部は
高さが約１.６μmである。十分な数のイオンは開口部52
下のシリコン層20へ入射しない。と言うのは、第１の傾
斜角（θ1 ）は約50°であり、またフォトレジスト構成
50を有する堆積ゲート構造部の高さは開口部52の幅より
も大きいからである。一方十分な数のイオンは開口部51
下のシリコン層20へ入射する。と言うのは、第１の傾斜
角（θ1 ）は約50°であり、またフォトレジスト構成材
50を有する堆積ゲート構造部の高さは開口部51の幅より
も小さいからである。入射された領域は、第１のｐ型領
域71として一般的に図示される。第１のｐ型領域71の一
部は、注入されたまま、堆積ゲート構造部の下に形成さ
れる。
【００１４】基板は、第１のイオン注入段階で注入され
た後、第10図に示すように、約180°の方位角まで回転
させられて注入される。方位角以外の注入パラメータ
は、前述したものとほぼ同一である。第１の傾斜角（θ
1 ）と第１の傾斜角（θ2 ）は約50°である。180 °の
方位角はイオン注入装置に位置決めされている基板に対
応しているので、主フラットはイオンビームに関して12
時の位置にある。十分な数のイオンは開口部52下のシリ
コン層20へ入射しないし、また十分な数のイオンが開口
部51下のシリコン層20へ入射する。入射された領域は、
第２のｐ型領域81として図示される。第２のｐ型領域81
の一部は、注入されたまま、堆積ゲート構造部の下に形
成される。フォトレジスト構成材50は、プラズマ灰化、
または硫酸と過酸化水素との高温混合物により除去され
る。
た後、第10図に示すように、約180°の方位角まで回転
させられて注入される。方位角以外の注入パラメータ
は、前述したものとほぼ同一である。第１の傾斜角（θ
1 ）と第１の傾斜角（θ2 ）は約50°である。180 °の
方位角はイオン注入装置に位置決めされている基板に対
応しているので、主フラットはイオンビームに関して12
時の位置にある。十分な数のイオンは開口部52下のシリ
コン層20へ入射しないし、また十分な数のイオンが開口
部51下のシリコン層20へ入射する。入射された領域は、
第２のｐ型領域81として図示される。第２のｐ型領域81
の一部は、注入されたまま、堆積ゲート構造部の下に形
成される。フォトレジスト構成材50は、プラズマ灰化、
または硫酸と過酸化水素との高温混合物により除去され
る。
【００１５】フォトレジスト層は、周知の方法を使用し
て基板20上に塗布されかつパターン付けされて、第11図
に示すようにフォトレジスト構成材90を形成すると共に
フォトレジスト構成材90間に開口部91を形成する。フォ
トレジスト構成材90は、ドレイン領域が実質的に形成さ
れる領域をマスキングする。開口部91は、ソース領域が
実質的に形成される領域上に形成される。基板は、第12
図に示すように、約35KeV のエネルギーのP+31イオンを
使用するイオン注入により、約5E14イオン／cm2 の注入
量までドーピングされる。イオン注入は矢印100 として
図示ざれる。開口部91内でイオンは、堆積ゲート構造部
間開口部内のトンネル誘電層を通過して数百オングスト
ロームのトンネル誘電層内の単結晶シリコン層20内で停
止し、これは一般的に領域101 として示される。堆積ゲ
ート構造部が開口部91内で部分的に露光される場所にお
いてイオンは、堆積ゲート構造部の４層（制御ゲート構
成材64、インタゲート絶縁層63、浮遊ゲート構成材62お
よびトンネル誘電層21）を実質的に貫通しない。イオン
はフォトレジスト構成材90を実質的に貫通しないので、
ドレイン領域が実質的に形成される領域にはイオンが到
達しない。フォトレジスト構成材90は、プラズマ灰化、
または硫酸と過酸化水素との高温混合物により除去され
る。
て基板20上に塗布されかつパターン付けされて、第11図
に示すようにフォトレジスト構成材90を形成すると共に
フォトレジスト構成材90間に開口部91を形成する。フォ
トレジスト構成材90は、ドレイン領域が実質的に形成さ
れる領域をマスキングする。開口部91は、ソース領域が
実質的に形成される領域上に形成される。基板は、第12
図に示すように、約35KeV のエネルギーのP+31イオンを
使用するイオン注入により、約5E14イオン／cm2 の注入
量までドーピングされる。イオン注入は矢印100 として
図示ざれる。開口部91内でイオンは、堆積ゲート構造部
間開口部内のトンネル誘電層を通過して数百オングスト
ロームのトンネル誘電層内の単結晶シリコン層20内で停
止し、これは一般的に領域101 として示される。堆積ゲ
ート構造部が開口部91内で部分的に露光される場所にお
いてイオンは、堆積ゲート構造部の４層（制御ゲート構
成材64、インタゲート絶縁層63、浮遊ゲート構成材62お
よびトンネル誘電層21）を実質的に貫通しない。イオン
はフォトレジスト構成材90を実質的に貫通しないので、
ドレイン領域が実質的に形成される領域にはイオンが到
達しない。フォトレジスト構成材90は、プラズマ灰化、
または硫酸と過酸化水素との高温混合物により除去され
る。
【００１６】基板は第13図に示すようにイオン注入によ
りドーピングされる。As+7５イオンは、約5E15イオン／
cm2の注入量まで約35KeVのエネルギーで注入される。注
入は、矢印110 により一般的に示され、ドーピングされ
た領域11１を形成する。基板は周知の方法を使用して熱
酸化されて、４つのイオン注入段階により注入されるイ
オンを活性化すると共に、二酸化珪素層120 を成長させ
て後続の処理段階中に制御ゲート構成材64および浮遊ゲ
ート構成材62を保護する。注入部位は活性化されて、ド
レイン領域125 、ドレイン領域125 に隣接する第１のｐ
型領域123 、ドレイン領域125 に隣接する第２のｐ型領
域124 、および燐ドーピングされた領域127 と砒素ドー
ピングされた領域126 とから成るソース領域を形成す
る。砒素ドーピングされた領域126 はドレイン領域125
と同様である。チャネル領域は、シリコン層内の領域で
あり、ソース領域と堆積ゲート構造部下方のドレイン領
域との間に形成される。チャネル領域は、第１のｐ型領
域または第２のｐ型領域を備える。ソース領域とドレイ
ン領域との上方の二酸化珪素層122 は、トンネル誘電層
21よりも厚い。
りドーピングされる。As+7５イオンは、約5E15イオン／
cm2の注入量まで約35KeVのエネルギーで注入される。注
入は、矢印110 により一般的に示され、ドーピングされ
た領域11１を形成する。基板は周知の方法を使用して熱
酸化されて、４つのイオン注入段階により注入されるイ
オンを活性化すると共に、二酸化珪素層120 を成長させ
て後続の処理段階中に制御ゲート構成材64および浮遊ゲ
ート構成材62を保護する。注入部位は活性化されて、ド
レイン領域125 、ドレイン領域125 に隣接する第１のｐ
型領域123 、ドレイン領域125 に隣接する第２のｐ型領
域124 、および燐ドーピングされた領域127 と砒素ドー
ピングされた領域126 とから成るソース領域を形成す
る。砒素ドーピングされた領域126 はドレイン領域125
と同様である。チャネル領域は、シリコン層内の領域で
あり、ソース領域と堆積ゲート構造部下方のドレイン領
域との間に形成される。チャネル領域は、第１のｐ型領
域または第２のｐ型領域を備える。ソース領域とドレイ
ン領域との上方の二酸化珪素層122 は、トンネル誘電層
21よりも厚い。
【００１７】基板はさらに処理されて、絶縁ガラス層
と、少なくとも１つのインタコネクト層と、２つ以上の
インタコネクト層が使用されるときにインタコネクト層
間にある少なくとも１つのインタレベル層と、および少
なくとも１つの不動態化層とを備えた完成素子が形成さ
れる。砒素注入段階後のプロセスは周知のものである。
と、少なくとも１つのインタコネクト層と、２つ以上の
インタコネクト層が使用されるときにインタコネクト層
間にある少なくとも１つのインタレベル層と、および少
なくとも１つの不動態化層とを備えた完成素子が形成さ
れる。砒素注入段階後のプロセスは周知のものである。
【００１８】多くの変形は、本発明の範囲または精神か
ら逸脱することなく使用できる。ｐ型領域へは、第１の
パターン付けフォトレジスト層が浮遊ゲート層上に形成
された後は何時でも、また素子をインタコネクト層から
絶縁するのに使用される絶縁ガラス層の堆積前の最後の
熱サイクル以前は何時でも注入できる。前述の４つのイ
オン注入順序は変更してもよい。注入順序は、ソース領
域が平坦化され、かつｐ型領域が堆積ゲート構造部下方
のドレイン領域を越えて延び、かつ十分なｐ型ドーパン
トがソース領域へ注入されない限り、注入段階の任意の
シーケンスを使用して決定できる。熱サイクルは、任意
の注入段階間で使用できる。例えば熱サイクルは、ｐ型
ドーピング段階前に２つの注入段階からのドーパントを
活性化するのに使用してもよい。熱サイクルは、傾斜角
ドーパント領域がドレイン領域近くのチャネル領域中へ
延びる限り使用できる。
ら逸脱することなく使用できる。ｐ型領域へは、第１の
パターン付けフォトレジスト層が浮遊ゲート層上に形成
された後は何時でも、また素子をインタコネクト層から
絶縁するのに使用される絶縁ガラス層の堆積前の最後の
熱サイクル以前は何時でも注入できる。前述の４つのイ
オン注入順序は変更してもよい。注入順序は、ソース領
域が平坦化され、かつｐ型領域が堆積ゲート構造部下方
のドレイン領域を越えて延び、かつ十分なｐ型ドーパン
トがソース領域へ注入されない限り、注入段階の任意の
シーケンスを使用して決定できる。熱サイクルは、任意
の注入段階間で使用できる。例えば熱サイクルは、ｐ型
ドーピング段階前に２つの注入段階からのドーパントを
活性化するのに使用してもよい。熱サイクルは、傾斜角
ドーパント領域がドレイン領域近くのチャネル領域中へ
延びる限り使用できる。
【００１９】傾斜角は、硼素注入時のチャネル領域上に
ある層の厚さによって決まる。それらの層は、硼素注入
時の層厚の合計とほぼ同等な高さを形成する。ソース領
域は変動幅を有することができ、またドレイン領域も変
動幅を有することができる。傾斜角も、注入時の開口部
の幅によって決まる。各ソース領域の幅は、イオンがソ
ース領域内のシリコン層へ入射するのを実質的に防止す
るためであるが、ドレイン領域内のシリコン層およびド
レイン領域近くのチャネル領域内のシリコン層へイオン
を入射させるために、各ドレイン領域の幅よりも狭くな
ければならない。一般的に最小傾斜角は、最も広いソー
ス領域が形成される開口部の幅で割った高さのアークタ
ンジェントとほぼ同等である。一般的に最大傾斜角は、
最も狭いドレイン領域が形成される開口部の幅で割った
高さのアークタンジェントとほぼ同等である。したがっ
てイオン注入時の開口部の高さと幅は、適切な傾斜角を
選定できるように知る必要がある。
ある層の厚さによって決まる。それらの層は、硼素注入
時の層厚の合計とほぼ同等な高さを形成する。ソース領
域は変動幅を有することができ、またドレイン領域も変
動幅を有することができる。傾斜角も、注入時の開口部
の幅によって決まる。各ソース領域の幅は、イオンがソ
ース領域内のシリコン層へ入射するのを実質的に防止す
るためであるが、ドレイン領域内のシリコン層およびド
レイン領域近くのチャネル領域内のシリコン層へイオン
を入射させるために、各ドレイン領域の幅よりも狭くな
ければならない。一般的に最小傾斜角は、最も広いソー
ス領域が形成される開口部の幅で割った高さのアークタ
ンジェントとほぼ同等である。一般的に最大傾斜角は、
最も狭いドレイン領域が形成される開口部の幅で割った
高さのアークタンジェントとほぼ同等である。したがっ
てイオン注入時の開口部の高さと幅は、適切な傾斜角を
選定できるように知る必要がある。
【００２０】さらに他の別の実施例において開口部52
は、メモリアレイ37の対向側部39に形成される。開口部
51は一方の対向側部39に形成され、また開口部52は他方
の対向側部に形成できる。語線68はいずれの対向側部39
にも形成されない。硼素ドパーント段階の最小傾斜角
は、開口部52がメモリアレイ37の対向側部39の一方にあ
るときに増加できる。基板の詳細形状が知られている場
合、最小傾斜角を決定できる。
は、メモリアレイ37の対向側部39に形成される。開口部
51は一方の対向側部39に形成され、また開口部52は他方
の対向側部に形成できる。語線68はいずれの対向側部39
にも形成されない。硼素ドパーント段階の最小傾斜角
は、開口部52がメモリアレイ37の対向側部39の一方にあ
るときに増加できる。基板の詳細形状が知られている場
合、最小傾斜角を決定できる。
【００２１】別の実施例において、語線の配置は変更で
きる。メモリアレイは、語線が互いに実質的に平行であ
りかつ主フラットに対して実質的に直角であるように配
向できる。第１の硼素注入段階は約90°の方位角を使用
し、また第２の硼素注入段階は約180 °の方位角を使用
する。この方位角間の相対差は約180 °である。語線の
他のメモリアレイ配置は、語線が互いに実質的に平行で
ありかつ方位角間の相対差が約180 °である限り可能で
ある。
きる。メモリアレイは、語線が互いに実質的に平行であ
りかつ主フラットに対して実質的に直角であるように配
向できる。第１の硼素注入段階は約90°の方位角を使用
し、また第２の硼素注入段階は約180 °の方位角を使用
する。この方位角間の相対差は約180 °である。語線の
他のメモリアレイ配置は、語線が互いに実質的に平行で
ありかつ方位角間の相対差が約180 °である限り可能で
ある。
【００２２】さらに別の実施例においてｐ型領域へは、
種々の注入パラメータを使用して注入できる。注入パラ
メータの選定は、注入が行われるプロセス流れの箇所に
より、または所要の素子特性により一般的に決まる。注
入エネルギーは、イオンが所要の場所のシリコン層へ入
射できるように十分でなければならない。砒素ドーピン
グ量は、逆ドーピングの危険を減少するために硼素ドー
パント注入量のほぼ合計量よりも多くなければならな
い。それぞれの硼素ドーパント注入量は、一般的に1E10
イオン／cm2から1E13イオン／cm2までである。ｐ型領域
はドレイン領域に関して非対称とすることができる。ド
レイン領域はｐ型領域内に完全に形成できる。ｐ型領域
は、アルミニウムまたはガリウムなどの種々のｐ型ドー
パントでドーピングすることができる。
種々の注入パラメータを使用して注入できる。注入パラ
メータの選定は、注入が行われるプロセス流れの箇所に
より、または所要の素子特性により一般的に決まる。注
入エネルギーは、イオンが所要の場所のシリコン層へ入
射できるように十分でなければならない。砒素ドーピン
グ量は、逆ドーピングの危険を減少するために硼素ドー
パント注入量のほぼ合計量よりも多くなければならな
い。それぞれの硼素ドーパント注入量は、一般的に1E10
イオン／cm2から1E13イオン／cm2までである。ｐ型領域
はドレイン領域に関して非対称とすることができる。ド
レイン領域はｐ型領域内に完全に形成できる。ｐ型領域
は、アルミニウムまたはガリウムなどの種々のｐ型ドー
パントでドーピングすることができる。
【００２３】ソース領域へは、砒素および燐を注入する
必要はない。ソース領域へは、種々の拡散係数を有する
ｐ型ドーパントを注入する必要があるだけである。アン
チモンなどのｐ型ドーパントを使用できる。したがって
ソース領域とドレイン領域のドーピングはアンチモンを
使用し、また平坦化ソース領域のドーピングは燐を使用
できる。平坦化ソース領域は、非平坦化ソース領域より
も高いソース／基板拡散接合降伏電圧を有する。この高
い降伏電圧により消去中のソース電位を高くできるの
で、多くの信頼性の問題を生じることなく、電子を浮遊
ゲート層から一層迅速に除去できる。したがって素子
は、素子の性能に悪影響を及ぼすことなく一層多くの回
数、サイクリングができる。
必要はない。ソース領域へは、種々の拡散係数を有する
ｐ型ドーパントを注入する必要があるだけである。アン
チモンなどのｐ型ドーパントを使用できる。したがって
ソース領域とドレイン領域のドーピングはアンチモンを
使用し、また平坦化ソース領域のドーピングは燐を使用
できる。平坦化ソース領域は、非平坦化ソース領域より
も高いソース／基板拡散接合降伏電圧を有する。この高
い降伏電圧により消去中のソース電位を高くできるの
で、多くの信頼性の問題を生じることなく、電子を浮遊
ゲート層から一層迅速に除去できる。したがって素子
は、素子の性能に悪影響を及ぼすことなく一層多くの回
数、サイクリングができる。
【００２４】別の方法で、電気的消去可能でかつ電気的
プログラム可能なメモリ素子を形成できる。別の実施例
において、ｐチャネル素子を形成できる。この場合、シ
リコン層およびシリコン層内の領域のドーパントの種類
は逆になる。単結晶シリコン層はｎ型ドーピングされ、
ソース領域は平坦化ｐ型ドーピング輪郭を有し、ドレイ
ン領域はｐ型ドーピングされ、またｐ型ドレイン領域近
くのｎ型領域は、ｎ型イオンがソース領域へ入射するの
を実質的に防止するような傾斜角と方位角を使用してイ
オン注入される。一般的に単結晶シリコン層ドーパント
および傾斜角注入ドーパントは同一である（両方共にｎ
型ドーパントまたはｐ型ドーパント）。ソース領域とド
レイン領域は、単結晶シリコン層のものと反対の種類の
ドーパントでドーピングされる。
プログラム可能なメモリ素子を形成できる。別の実施例
において、ｐチャネル素子を形成できる。この場合、シ
リコン層およびシリコン層内の領域のドーパントの種類
は逆になる。単結晶シリコン層はｎ型ドーピングされ、
ソース領域は平坦化ｐ型ドーピング輪郭を有し、ドレイ
ン領域はｐ型ドーピングされ、またｐ型ドレイン領域近
くのｎ型領域は、ｎ型イオンがソース領域へ入射するの
を実質的に防止するような傾斜角と方位角を使用してイ
オン注入される。一般的に単結晶シリコン層ドーパント
および傾斜角注入ドーパントは同一である（両方共にｎ
型ドーパントまたはｐ型ドーパント）。ソース領域とド
レイン領域は、単結晶シリコン層のものと反対の種類の
ドーパントでドーピングされる。
【００２５】本発明の１つの好ましい実施例の１つの利
点は、その実施例はソース／基板拡散接合降伏電圧の上
昇を容易にするという点である。と言うのは、ｐ型領域
がソース領域に直接隣接して形成されないし、かつソー
ス領域が平坦化ドーパント輪郭を有するからである。ソ
ース／基板拡散接合降伏電圧が高いと、メモリ素子を消
去するときにソース電位を高くすることができる。その
高い電位によりメモリ素子を一層速く消去できる。素子
のプログラミングは、ｐ型領域がドレイン領域に直接隣
接しているので悪影響を受けない。消去性能はプログラ
ミング性能を犠牲にすることなく向上できる。その高い
ソース／基板拡散接合降伏電圧は信頼性の問題の減少を
もたらすので、素子は一層多くの回数のサイクルに耐え
ることができる。ドレイン領域近くのチャネルドーピン
グ領域の不整合は、チャネルドーパントが堆積ゲート構
造部近くのドレイン領域に自己整合できるので一般的に
問題とならない。ここに説明した実施例は、別のマスキ
ング段階を必要としない。
点は、その実施例はソース／基板拡散接合降伏電圧の上
昇を容易にするという点である。と言うのは、ｐ型領域
がソース領域に直接隣接して形成されないし、かつソー
ス領域が平坦化ドーパント輪郭を有するからである。ソ
ース／基板拡散接合降伏電圧が高いと、メモリ素子を消
去するときにソース電位を高くすることができる。その
高い電位によりメモリ素子を一層速く消去できる。素子
のプログラミングは、ｐ型領域がドレイン領域に直接隣
接しているので悪影響を受けない。消去性能はプログラ
ミング性能を犠牲にすることなく向上できる。その高い
ソース／基板拡散接合降伏電圧は信頼性の問題の減少を
もたらすので、素子は一層多くの回数のサイクルに耐え
ることができる。ドレイン領域近くのチャネルドーピン
グ領域の不整合は、チャネルドーパントが堆積ゲート構
造部近くのドレイン領域に自己整合できるので一般的に
問題とならない。ここに説明した実施例は、別のマスキ
ング段階を必要としない。
【００２６】多様の物質およびドーピングレベルを別の
実施例で使用できる。トンネル誘電層およびインタゲー
ト絶縁層は、二酸化珪素、窒化珪素またはオキシ窒化珪
素から構成できる。それらの層は熱的成長または化学的
堆積により形成できる。浮遊ゲート層は、非晶質シリコ
ンまたはポリシリコンを含むシリコン物質から構成でき
る。制御ゲート層は、シリコン物質（例えば非晶質シリ
コンまたはポリシリコン）、珪化化合物、または金属お
よび金属化合物のような導電性物質から構成できる。イ
オン注入に続く熱酸化は、誘電層の化学的堆積に続く熱
アニール段階または緻密化段階に替えることができる。
ソース領域、ドレイン領域、浮遊ゲート層および制御ゲ
ート層は、炉ドーピング段階を使用してドーピングでき
る。浮遊ゲート層および制御ゲート層は、シリコン物質
堆積中にドーピングできる。ドーピング段階において使
用されるドーパントおよびドーピングパラメータは、ド
ーパントおよびドーピングパラメータが前述の限界以内
である限り変更できる。
実施例で使用できる。トンネル誘電層およびインタゲー
ト絶縁層は、二酸化珪素、窒化珪素またはオキシ窒化珪
素から構成できる。それらの層は熱的成長または化学的
堆積により形成できる。浮遊ゲート層は、非晶質シリコ
ンまたはポリシリコンを含むシリコン物質から構成でき
る。制御ゲート層は、シリコン物質（例えば非晶質シリ
コンまたはポリシリコン）、珪化化合物、または金属お
よび金属化合物のような導電性物質から構成できる。イ
オン注入に続く熱酸化は、誘電層の化学的堆積に続く熱
アニール段階または緻密化段階に替えることができる。
ソース領域、ドレイン領域、浮遊ゲート層および制御ゲ
ート層は、炉ドーピング段階を使用してドーピングでき
る。浮遊ゲート層および制御ゲート層は、シリコン物質
堆積中にドーピングできる。ドーピング段階において使
用されるドーパントおよびドーピングパラメータは、ド
ーパントおよびドーピングパラメータが前述の限界以内
である限り変更できる。
【００２７】上述の明細書において、本発明をその特定
の実施例を参照して説明してきた。しかしながら添付特
許請求の範囲に記載される本発明の広い精神と範囲とに
もとることなく、数多くの変更および修正を実行できる
ことは明らかである。したがって明細書と図面は、説明
を目的としたもので、それに限定するものではない。本
発明は、添付図面の図において一例として図示され、そ
れに限定されるものでなく、また図面における同一の参
照符号は同様の構成部を示す。
の実施例を参照して説明してきた。しかしながら添付特
許請求の範囲に記載される本発明の広い精神と範囲とに
もとることなく、数多くの変更および修正を実行できる
ことは明らかである。したがって明細書と図面は、説明
を目的としたもので、それに限定するものではない。本
発明は、添付図面の図において一例として図示され、そ
れに限定されるものでなく、また図面における同一の参
照符号は同様の構成部を示す。
【図１】１つの好ましい実施例のプロセス系統図であ
る。
る。
【図２】浮遊ゲート層のパターン付け前の基板の一部の
断面図である。
断面図である。
【図３】１つの好ましい実施例に従って浮遊ゲート層を
パターン付け後の図２の基板を示す。
パターン付け後の図２の基板を示す。
【図４】１つの好ましい実施例に従う浮遊ゲートストリ
ップの配向を示した図３の基板の平面図である。
ップの配向を示した図３の基板の平面図である。
【図５】１つの好ましい実施例に従って制御ゲート層を
形成後の図３の基板を示す。
形成後の図３の基板を示す。
【図６】１つの好ましい実施例に従って制御ゲート層上
にフォトレジスト形成後の図５の基板を示す。
にフォトレジスト形成後の図５の基板を示す。
【図７】制御ゲート層のパターン付け後の図６の基板を
示す。
示す。
【図８】１つの好ましい実施例に従う語線の配向を示す
図7 の基板の平面図である。
図7 の基板の平面図である。
【図９】１つの好ましい実施例に従って第１のｐ型ドー
パントドーピング段階におけるイオン注入中の図７の基
板を示す。
パントドーピング段階におけるイオン注入中の図７の基
板を示す。
【図10】１つの好ましい実施例に従って第２のｐ型ドー
パントドーピング段階におけるイオン注入中の図９の基
板を示す。
パントドーピング段階におけるイオン注入中の図９の基
板を示す。
【図11】１つの好ましい実施例に従ってドレイン領域上
にパターン付けしたマスキング層形成後の図10の基板を
示す。
にパターン付けしたマスキング層形成後の図10の基板を
示す。
【図12】１つの好ましい実施例に従ってソース領域へ燐
イオンを注入中の図11の基板を示す。
イオンを注入中の図11の基板を示す。
【図13】１つの好ましい実施例に従ってソース領域とド
レイン領域へ砒素イオンを注入中の図12の基板を示す。
レイン領域へ砒素イオンを注入中の図12の基板を示す。
【図14】１つの好ましい実施例に従って熱サイクル後の
図13の基板を示す。
図13の基板を示す。
10 堆積ゲート構造部の形成 1１ 傾斜角イオン注入を使用するｐ型ドーピング 1２ ソース領域とドレイン領域のｎ型ドーピング 1３ 熱酸化
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月１３日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｗ 7210−4Ｍ 27/10 ４３４
Claims (2)
- 【請求項１】 半導体基板のドーピングし、第１の領
域、第２の領域および第３の領域とを備え、第１の領域
と第３の領域は対向側部に設けられ、かつ第２の領域へ
直接隣接するようにした単結晶シリコン層内の第２の領
域上にトンネル誘電層を形成し、 トンネル誘電層上に浮遊ゲート層を堆積し、 浮遊ゲート層上に第１のパターン付けフォトレジスト層
を形成し、 浮遊ゲート層をパターン付けし、 浮遊ゲート層上にインタゲート絶縁層を形成し、 インタゲート絶縁層上に制御ゲート層を形成し、 制御ゲート層上に第２のパターン付けフォトレジスト層
を形成し、 制御ゲート層をパターン付けし、 第１のドーパントは単結晶シリコン層ドーパントと同一
種類のものであり、ドーピングは最小傾斜角以上の傾斜
角で、かつほぼ所定の方位角でのイオン注入により行わ
れ、すなわち十分な数のイオンが第１の領域と第１の領
域に近い第２の領域へ入射され、第３の領域へはイオン
が実質的に入射されず、一方傾斜角が最小傾斜角未満ま
たは方位角がほぼ所定の方位角でない場合、十分な数の
イオンが第３の領域へ入射されるようにして、第１のパ
ターン付けフォトレジスト層の形成後に、第１のドーパ
ントで基板をドープピングし、 第１の領域をマスキングし、 単結晶シリコン層ドーパントと反対の種類である第２の
ドーパントで第３の領域をドーピングし、および第２の
ドーパントと同一種類で、第１のドーパント添加量より
も多い量の第３のドーパントで第１の領域と第３の領域
をドーピングし、第２のドーパン拡散係数は第３のドー
パント拡散係数よりも大きくしたことを特徴とする半導
体基板上に電界効果メモリセルを備えた電気的消去可能
な不揮発性メモリ素子を形成する方法。 - 【請求項２】 半導体基板上にメモリ配列を備え、かつ
複数の電界効果メモリセルを有する電気的消去可能でか
つ電気的プログラム可能なメモリ素子を形成する方法に
おいて、 半導体基板のドーピングした単結晶シリコン層内の第２
の領域上にトンネル誘電層を形成する過程であって、単
結晶シリコン層は第１の領域、第２の領域および第３の
領域とを備え、メモリアレイは、実質的に方形であり、
かつ１つの領域おきに第２の領域が設けられ、各第２の
領域は第１の領域と第３の領域間にしかもそれに直接隣
接して設けられるように構成されるようにした基板の単
結晶シリコン層に誘電層を形成する過程と、 トンネル誘電層上に浮遊ゲート層を堆積する過程と、 浮遊ゲート層上に第１のパターン付けフォトレジスト層
を形成する過程と、 浮遊ゲート層をパターン付けする過程と、 浮遊ゲート層上にインタゲート絶縁層を形成する過程
と、 インタゲート絶縁層上に制御ゲート層を形成する過程
と、 制御ゲート層上に第２のパターン付けフォトレジスト層
を形成する過程と、 制御ゲート層をパターン付けする過程と、 第１のパターン付けフォトレジスト層の形成後に、第１
のドーパントで基板をドープピングする過程であって、
その第１のドーパントは単結晶シリコン層ドーパントと
同一種類のものであり、ドーピングは最小傾斜角以上の
傾斜角で、かつほぼ第１の方位角でのイオン注入により
行われ、すなわち十分な数のイオンが第１の領域と第１
の領域に近い第２の領域へ入射され、第３の領域へはイ
オンが実質的に入射されず、一方傾斜角が最小傾斜角未
満または方位角がほぼ第１の方位角でない場合、十分な
数のイオンが第３の領域へ入射されるようにした過程
と、 第１のパターン付けフォトレジスト層の形成後に、第２
のドーパントで基板をドープピングする過程であって、
その第２のドーパントは第１のドーパントと同一種類の
ものであり、ドーピングは第２の最小傾斜角以上の第２
の傾斜角で、かつほぼ第２の方位角でのイオン注入によ
り行われ、すなわち十分な数のイオンが第１の領域と第
１の領域に近い第２の領域へ入射され、第３の領域へは
イオンが実質的に入射されず、一方第２の傾斜角が第２
の最小傾斜角未満または方位角がほぼ第２の方位角でな
い場合、十分な数のイオンが第３の領域へ入射されるよ
うにした過程と、 第１の領域をマスキングする過程と、 第３のドーパントで第３の領域をドーピングする過程で
あって、その第３のドーパントは、単結晶シリコン層ド
ーパントと反対の種類のものとした過程と、 第４のドーパントで第１の領域と第３の領域をドーピン
グする過程であって、その第４のドーパントは、第３の
ドーパントと同一種類のものであり、各第１の領域内の
第４のドーパント添加量は第１のドーパント添加量と各
第１の領域内の第２のドーパント添加量との合計よりも
多く、第３のドーパン拡散係数は第４のドーパント拡散
係数よりも大きくした過程とからなるメモリ素子を形成
する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US815946 | 1991-12-30 | ||
| US07/815,946 US5190887A (en) | 1991-12-30 | 1991-12-30 | Method of making electrically erasable and electrically programmable memory cell with extended cycling endurance |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06237001A true JPH06237001A (ja) | 1994-08-23 |
Family
ID=25219252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4357770A Pending JPH06237001A (ja) | 1991-12-30 | 1992-12-25 | 不揮発性メモリ素子を形成する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5190887A (ja) |
| JP (1) | JPH06237001A (ja) |
| KR (1) | KR930014614A (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2817393B2 (ja) * | 1990-11-14 | 1998-10-30 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JP2723396B2 (ja) * | 1991-09-19 | 1998-03-09 | シャープ株式会社 | 不揮発性メモリ装置の製造方法 |
| JP3036565B2 (ja) * | 1992-08-28 | 2000-04-24 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| DE69413960T2 (de) * | 1994-07-18 | 1999-04-01 | St Microelectronics Srl | Nicht-flüchtiger EPROM und Flash-EEPROM-Speicher und Verfahren zu seiner Herstellung |
| JP3897826B2 (ja) * | 1994-08-19 | 2007-03-28 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型の表示装置 |
| US5518942A (en) * | 1995-02-22 | 1996-05-21 | Alliance Semiconductor Corporation | Method of making flash EPROM cell having improved erase characteristics by using a tilt angle implant |
| KR0172275B1 (ko) * | 1995-06-02 | 1999-02-01 | 김주용 | 플래쉬 이이피롬 셀의 접합부 형성방법 |
| JPH09148542A (ja) * | 1995-11-17 | 1997-06-06 | Sharp Corp | 半導体記憶装置及びその製造方法 |
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| US5896314A (en) * | 1997-03-05 | 1999-04-20 | Macronix International Co., Ltd. | Asymmetric flash EEPROM with a pocket to focus electron injection and a manufacturing method therefor |
| TW400641B (en) * | 1997-03-13 | 2000-08-01 | United Microelectronics Corp | The manufacture method of flash memory unit |
| US5861064A (en) * | 1997-03-17 | 1999-01-19 | Fsi Int Inc | Process for enhanced photoresist removal in conjunction with various methods and chemistries |
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| KR100284897B1 (ko) * | 1998-02-02 | 2001-03-15 | 박성기 | 자동정보게시장치및게시방법 |
| US6146944A (en) * | 1998-03-16 | 2000-11-14 | Advanced Micro Devices, Inc. | Large angle implantation to prevent field turn-on under select gate transistor field oxide region for non-volatile memory devices |
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