JPH0259633B2 - - Google Patents
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- JPH0259633B2 JPH0259633B2 JP58224567A JP22456783A JPH0259633B2 JP H0259633 B2 JPH0259633 B2 JP H0259633B2 JP 58224567 A JP58224567 A JP 58224567A JP 22456783 A JP22456783 A JP 22456783A JP H0259633 B2 JPH0259633 B2 JP H0259633B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7882—Programmable transistors with only two possible levels of programmation charging by injection of carriers through a conductive insulator, e.g. Poole-Frankel conduction
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、一般的には、半導体メモリ素子の製
造方法に係り、更に具体的には、電気的に消去可
能な、プログラム可能な読取専用メモリ
（E2PROM）又は電気的に書換え可能な読取専用
メモリ（EAROM）及び不揮発性ランダム・ア
クセス・メモリ（NVRAM）に於て、２つの多
結晶シリコン層の間に非連続的なジユアル電子注
入構造体（Dual Electron Injection Structure）
を形成するための方法に係る。
造方法に係り、更に具体的には、電気的に消去可
能な、プログラム可能な読取専用メモリ
（E2PROM）又は電気的に書換え可能な読取専用
メモリ（EAROM）及び不揮発性ランダム・ア
クセス・メモリ（NVRAM）に於て、２つの多
結晶シリコン層の間に非連続的なジユアル電子注
入構造体（Dual Electron Injection Structure）
を形成するための方法に係る。
半導体メモリ素子としてE2PROMを用いるこ
とは、従来技術に於て周知である。その様な素子
に於ては、各メモリ・セルのFETの浮遊ゲート
に貯蔵された電荷が、論理“０”又は論理“１”
をあらわすために用いられる。或る特定のメモ
リ・セルがアドレスされるとき、上記浮遊ゲート
上の電荷の状態が、該浮遊ゲートが１部を構成す
るFETのチヤンネルが導通しているか否か、従
つてその選択されたセルを経て流れる電流の量を
決定する。
とは、従来技術に於て周知である。その様な素子
に於ては、各メモリ・セルのFETの浮遊ゲート
に貯蔵された電荷が、論理“０”又は論理“１”
をあらわすために用いられる。或る特定のメモ
リ・セルがアドレスされるとき、上記浮遊ゲート
上の電荷の状態が、該浮遊ゲートが１部を構成す
るFETのチヤンネルが導通しているか否か、従
つてその選択されたセルを経て流れる電流の量を
決定する。
従来技術に於て、浮遊ゲートへそして浮遊ゲー
トから電荷を転送させるための方法が幾つか知ら
れている。しばしば、浮遊ゲートの充電は“プロ
グラミング”と呼ばれ、浮遊ゲートからの電荷の
転送即ち放電は“消去”と呼ばれている。
Electronics、1976年12月９日、第101頁以降に於
けるJ.W.Kelley等による“An Electrically
Alterable RDM and It Does′t Use Nitride”
と題する文献に於ては、ROMをプログラムする
ためになだれ現象による電子の注入が用いられ、
ROMを消去するためになだれ現象による正孔の
注入が用いられている。JSSCC Proceedings、
1977年２月、第188頁以降に於けるR.G.Miller等
による“Electrically Alterable 8192 Bit Ｎ−
Channel MOS PROM”と題する文献に於ては、
プログラミングのために熱い電子を注入する方法
が用いられ、消去のために謂ゆるFowler−
Nordheimの放出技術が用いられている。米国特
許第4099196号明細書は、プログラミング及び消
去の両方に酸化物の伝導を用いたメモリ・セルを
開示している。プログラミングに熱い電子の注入
を用いそして消去に酸化物の伝導（トンネリン
グ）を用いているメモリ素子は、米国特許第
4119995号明細書、及びIEEE JSSC、1979年４
月、第498頁以降に於ける“An Electrically
Alterable Nonvolatile Memory Cell Using ａ
Floating Gate Structure”と題する文献に記
載されている。
トから電荷を転送させるための方法が幾つか知ら
れている。しばしば、浮遊ゲートの充電は“プロ
グラミング”と呼ばれ、浮遊ゲートからの電荷の
転送即ち放電は“消去”と呼ばれている。
Electronics、1976年12月９日、第101頁以降に於
けるJ.W.Kelley等による“An Electrically
Alterable RDM and It Does′t Use Nitride”
と題する文献に於ては、ROMをプログラムする
ためになだれ現象による電子の注入が用いられ、
ROMを消去するためになだれ現象による正孔の
注入が用いられている。JSSCC Proceedings、
1977年２月、第188頁以降に於けるR.G.Miller等
による“Electrically Alterable 8192 Bit Ｎ−
Channel MOS PROM”と題する文献に於ては、
プログラミングのために熱い電子を注入する方法
が用いられ、消去のために謂ゆるFowler−
Nordheimの放出技術が用いられている。米国特
許第4099196号明細書は、プログラミング及び消
去の両方に酸化物の伝導を用いたメモリ・セルを
開示している。プログラミングに熱い電子の注入
を用いそして消去に酸化物の伝導（トンネリン
グ）を用いているメモリ素子は、米国特許第
4119995号明細書、及びIEEE JSSC、1979年４
月、第498頁以降に於ける“An Electrically
Alterable Nonvolatile Memory Cell Using ａ
Floating Gate Structure”と題する文献に記
載されている。
上記技術は、それらに意図されている目的を充
分に達成するが、それらは或る共通の欠点を有し
ている。それらの技術はすべて、比較的大きな電
力消費、高電界の導電路、及び長時間のプログラ
ミング及び消去を必要とする。
分に達成するが、それらは或る共通の欠点を有し
ている。それらの技術はすべて、比較的大きな電
力消費、高電界の導電路、及び長時間のプログラ
ミング及び消去を必要とする。
従来に於ては、浮遊ゲートを充電及び／若しく
は放電させるために酸化物構造体を経て電荷を転
送させることにより、上記問題を解決することが
試みられており、その様な構造体の１例が米国特
許第4203158号明細書に示されている。その特許
明細書に於ては、シリコン基板と金属電極との間
に、シリコンを豊富に含む二酸化シリコンの勾配
層が熱的二酸化シリコンとともに、電荷を転送さ
せるために用いられている。この構造体は、１つ
の極性の印加電界のための電子を注入するために
電界を低下させることが出来るので、シングル電
子注入構造体（SEIS）と呼ばれている。米国特
許第4099196号明細書は、E2PROMに用いられる
３層多結晶シリコンのセルについて記載してい
る。浮遊ゲートへの伝導路として二酸化シリコン
（SiO2）が用いられている。そのSiO2は、粗面化
された、低濃度にドープされた多結晶シリコン・
ゲート電極から熱的に成長される。
は放電させるために酸化物構造体を経て電荷を転
送させることにより、上記問題を解決することが
試みられており、その様な構造体の１例が米国特
許第4203158号明細書に示されている。その特許
明細書に於ては、シリコン基板と金属電極との間
に、シリコンを豊富に含む二酸化シリコンの勾配
層が熱的二酸化シリコンとともに、電荷を転送さ
せるために用いられている。この構造体は、１つ
の極性の印加電界のための電子を注入するために
電界を低下させることが出来るので、シングル電
子注入構造体（SEIS）と呼ばれている。米国特
許第4099196号明細書は、E2PROMに用いられる
３層多結晶シリコンのセルについて記載してい
る。浮遊ゲートへの伝導路として二酸化シリコン
（SiO2）が用いられている。そのSiO2は、粗面化
された、低濃度にドープされた多結晶シリコン・
ゲート電極から熱的に成長される。
更に改良された従来技術に於ては、浮遊ゲート
へそして浮遊ゲートから電子を伝導させる媒体と
して、ジユアル（二重）電子注入構造体（Dual
Electron Injection Structure−DEIS）が用いら
れている。そのDEISは、上層及び下層が過剰な
シリコン原子を有する様に化学的に気相付着され
た、３つの二酸化シリコン層より成る複合体であ
り、その上部及び下部の導電性多結晶シリコン電
極に隣接して配置されたとき、低電界に於て中間
の二酸化シリコン層を経て電子の伝導を生じる。
その中間の二酸化シリコン層は、より低い電界に
於ける電荷のトンネリングを防ぎ、不揮発性メモ
リ・セルに於ける浮遊ゲートからの電荷の損失を
防ぐ。
へそして浮遊ゲートから電子を伝導させる媒体と
して、ジユアル（二重）電子注入構造体（Dual
Electron Injection Structure−DEIS）が用いら
れている。そのDEISは、上層及び下層が過剰な
シリコン原子を有する様に化学的に気相付着され
た、３つの二酸化シリコン層より成る複合体であ
り、その上部及び下部の導電性多結晶シリコン電
極に隣接して配置されたとき、低電界に於て中間
の二酸化シリコン層を経て電子の伝導を生じる。
その中間の二酸化シリコン層は、より低い電界に
於ける電荷のトンネリングを防ぎ、不揮発性メモ
リ・セルに於ける浮遊ゲートからの電荷の損失を
防ぐ。
DEISを含む不揮発性メモリ・セルは、IEEE
Transactions on Electronic Devices、第ED−
28巻、第９号、1981年９月に於けるDiMaria等に
よる“Dual Electron Injector−Structure
Electrically Alterable Read−only Memory
Model Studies”と題する文献等に開示されてい
る。そのメモリ素子は、制御ゲートと多結晶シリ
コン浮遊ゲートとの間に配置されたDEISを有す
るＮチヤンネル型MOSトランジスタより成るセ
ル構造体を用いている。上記セルに書込を行うた
めには、負電圧が制御ゲートに加えられる。その
負電圧は、DEISに於ける上層のシリコンを豊富
に含むSiO2の注入層から多結晶シリコン浮遊ゲ
ートへの電子の注入を生ぜしめる。同様に、上記
セルは、制御ゲートに正電圧を加えることによつ
て消去される。そのゲートは、下層のシリコンを
豊富に含むSiO2の注入層から多結晶シリコン浮
遊ゲートへ電子を放出させる。
Transactions on Electronic Devices、第ED−
28巻、第９号、1981年９月に於けるDiMaria等に
よる“Dual Electron Injector−Structure
Electrically Alterable Read−only Memory
Model Studies”と題する文献等に開示されてい
る。そのメモリ素子は、制御ゲートと多結晶シリ
コン浮遊ゲートとの間に配置されたDEISを有す
るＮチヤンネル型MOSトランジスタより成るセ
ル構造体を用いている。上記セルに書込を行うた
めには、負電圧が制御ゲートに加えられる。その
負電圧は、DEISに於ける上層のシリコンを豊富
に含むSiO2の注入層から多結晶シリコン浮遊ゲ
ートへの電子の注入を生ぜしめる。同様に、上記
セルは、制御ゲートに正電圧を加えることによつ
て消去される。そのゲートは、下層のシリコンを
豊富に含むSiO2の注入層から多結晶シリコン浮
遊ゲートへ電子を放出させる。
浮遊ゲートFETへそして浮遊ゲートFETから
電荷を転送させるためにDEIS又は同種のものを
用いているメモリ・セルの他の例は、米国特許第
4363110号明細書等に開示されている。
電荷を転送させるためにDEIS又は同種のものを
用いているメモリ・セルの他の例は、米国特許第
4363110号明細書等に開示されている。
DEISは、浮遊ゲートへそして浮遊ゲートから
電荷を効果的に転送させるので、多層多結晶シリ
コン・メモリ構造体に用いられることが望まし
い。しかしながら、DEISは典型的な酸化工程中
に二酸化シリコンに迅速に酸化する。一旦酸化し
たDEISは、その効果を失う。DEISの酸化を防ぐ
適当な方法がないために、該構造体は多層多結晶
シリコン方法に於て有利に用いられていない。
電荷を効果的に転送させるので、多層多結晶シリ
コン・メモリ構造体に用いられることが望まし
い。しかしながら、DEISは典型的な酸化工程中
に二酸化シリコンに迅速に酸化する。一旦酸化し
たDEISは、その効果を失う。DEISの酸化を防ぐ
適当な方法がないために、該構造体は多層多結晶
シリコン方法に於て有利に用いられていない。
本発明の目的は、多層多結晶シリコン素子を有
する不揮発性メモリ中にDEISを用いることを可
能にする新規な方法を提供することである。
する不揮発性メモリ中にDEISを用いることを可
能にする新規な方法を提供することである。
その方法は、典型的なゲート酸化工程中に
DEISをマスクして該構造体の酸化を防ぐために
非酸化材料層を用いる。
DEISをマスクして該構造体の酸化を防ぐために
非酸化材料層を用いる。
具体的に云えば、シリコン基板上に、多結晶シ
リコン浮遊ゲートFETが形成される。各浮遊ゲ
ート構造体に関して、DEISが形成される。上記
DEIS上に多結晶シリコン層が配置される。窒化
シリコン（Si3N4）の如き非酸化材料の層が、上
記多結晶シリコン層上に付着される。上記Si3N4
層は、後にDEIS及び浮遊ゲートが表面安定化さ
れる処理工程中に、該DEISの酸化を防ぐ。上記
Si3N4層と上記多結晶シリコン層の一部とが食刻
され、最終的多結晶シリコン層が上記DEIS上に
付着される。その最終的多結晶シリコン層が、第
２層の相互接続層及びゲート電極を形成するため
に用いられる。
リコン浮遊ゲートFETが形成される。各浮遊ゲ
ート構造体に関して、DEISが形成される。上記
DEIS上に多結晶シリコン層が配置される。窒化
シリコン（Si3N4）の如き非酸化材料の層が、上
記多結晶シリコン層上に付着される。上記Si3N4
層は、後にDEIS及び浮遊ゲートが表面安定化さ
れる処理工程中に、該DEISの酸化を防ぐ。上記
Si3N4層と上記多結晶シリコン層の一部とが食刻
され、最終的多結晶シリコン層が上記DEIS上に
付着される。その最終的多結晶シリコン層が、第
２層の相互接続層及びゲート電極を形成するため
に用いられる。
第１図は、多結晶シリコン・ゲートFETを示
す縦断面図である。その構造体は、埋設酸化物領
域の形成、ゲートの酸化、及び多結晶シリコン・
ゲートの付着によつて形成される。第１図の構造
体を形成するために用いられた処理工程を以下に
示す。
す縦断面図である。その構造体は、埋設酸化物領
域の形成、ゲートの酸化、及び多結晶シリコン・
ゲートの付着によつて形成される。第１図の構造
体を形成するために用いられた処理工程を以下に
示す。
初めに、P-型シリコン基板２が、水蒸気及び
酸素中で、略40nｍの厚さ迄酸化される。ウエハ
が、周知の化学的気相付着（CVD）技術を用い
て、100nｍのSi3N4層で被覆される。フオトレジ
ストが上記Si3N4層上に被覆され、厚い埋設（フ
イールド）酸化物領域４の形成されるべき領域上
のSi3N4層が露出される様にパターン化され、露
出されたSi3N4層が高周波プラズマにより食刻さ
れる。上記領域における40nｍの酸化物層を経て
硼素がイオン注入されそしてフオトレジストが剥
離された後、ウエハが上記領域に於て水蒸気及び
酸素中で650nｍの厚さ迄熱酸化される。それか
ら、残りのSi3N4層が180℃のH3PO4／H2SO4に
よりマスクを用いずに食刻されて除去される。次
に、40nｍの酸化物層が緩衝されたHF中で除去
され、第１ゲート酸化物６及び６′が45nｍの厚
さ迄成長される。領域１０及び１２に形成される
べきFETのための所望の閾値電圧を得るために、
硼素がマスクを用いずに注入される。カツプリン
グ拡散領域８が、フオトレジスト・マスクを用い
てゲート酸化物６を経て注入される。それから、
第１多結晶シリコン層１４が、CVDを用いて
400nｍの厚さ迄付着される。その多結晶シリコ
ン層は、付着されるときに、燐でドープされるこ
とが好ましい。以上述べた技術は、シリコン基板
上に第１多結晶シリコン層を付着するために用い
られる、周知の従来技術の１つであり、他の方法
も用いられることは勿論である。
酸素中で、略40nｍの厚さ迄酸化される。ウエハ
が、周知の化学的気相付着（CVD）技術を用い
て、100nｍのSi3N4層で被覆される。フオトレジ
ストが上記Si3N4層上に被覆され、厚い埋設（フ
イールド）酸化物領域４の形成されるべき領域上
のSi3N4層が露出される様にパターン化され、露
出されたSi3N4層が高周波プラズマにより食刻さ
れる。上記領域における40nｍの酸化物層を経て
硼素がイオン注入されそしてフオトレジストが剥
離された後、ウエハが上記領域に於て水蒸気及び
酸素中で650nｍの厚さ迄熱酸化される。それか
ら、残りのSi3N4層が180℃のH3PO4／H2SO4に
よりマスクを用いずに食刻されて除去される。次
に、40nｍの酸化物層が緩衝されたHF中で除去
され、第１ゲート酸化物６及び６′が45nｍの厚
さ迄成長される。領域１０及び１２に形成される
べきFETのための所望の閾値電圧を得るために、
硼素がマスクを用いずに注入される。カツプリン
グ拡散領域８が、フオトレジスト・マスクを用い
てゲート酸化物６を経て注入される。それから、
第１多結晶シリコン層１４が、CVDを用いて
400nｍの厚さ迄付着される。その多結晶シリコ
ン層は、付着されるときに、燐でドープされるこ
とが好ましい。以上述べた技術は、シリコン基板
上に第１多結晶シリコン層を付着するために用い
られる、周知の従来技術の１つであり、他の方法
も用いられることは勿論である。
次に、第１図の構造体が本発明の方法に従つて
処理される。後の熱処理工程中に粒度が安定であ
る様に多結晶シリコン層１４を部分的に再結晶化
するために、第１図の構造体が窒素（N2）の如
き不活性雰囲気中に於て1000℃でアニールされ
る。その場で化学的に気相付着されて、第２図に
示されている如く、20nｍのシリコンを豊富に含
む酸化物（SRO）の層１６、15nｍのSiO2層１
８、及び20nｍのSRO層２０が付着される。それ
らのSRO層及びSiO2層の付着には、低圧CVD反
応炉が用いられることが好ましい。低圧CVD反
応炉中でのSRO層１６及び２０のための好まし
い条件として、毎分15c.c.の100％シラン（SiH4）
及び毎分165c.c.の亜酸化窒素（N2O）の流量、
750℃の温度、並びに650ミリトルの圧力が用いら
れる。それらの層の屈折率は略1.8である。SiO2
層１８は、毎分15c.c.のSiH4及び毎分730c.c.のN2O
の流量、750ミリトルの圧力、並びに725℃の温度
を用いて付着される。
処理される。後の熱処理工程中に粒度が安定であ
る様に多結晶シリコン層１４を部分的に再結晶化
するために、第１図の構造体が窒素（N2）の如
き不活性雰囲気中に於て1000℃でアニールされ
る。その場で化学的に気相付着されて、第２図に
示されている如く、20nｍのシリコンを豊富に含
む酸化物（SRO）の層１６、15nｍのSiO2層１
８、及び20nｍのSRO層２０が付着される。それ
らのSRO層及びSiO2層の付着には、低圧CVD反
応炉が用いられることが好ましい。低圧CVD反
応炉中でのSRO層１６及び２０のための好まし
い条件として、毎分15c.c.の100％シラン（SiH4）
及び毎分165c.c.の亜酸化窒素（N2O）の流量、
750℃の温度、並びに650ミリトルの圧力が用いら
れる。それらの層の屈折率は略1.8である。SiO2
層１８は、毎分15c.c.のSiH4及び毎分730c.c.のN2O
の流量、750ミリトルの圧力、並びに725℃の温度
を用いて付着される。
次に、薄い第２多結晶シリコン層２２が、
CVD反応炉中で、略50nｍの厚さ迄付着される。
この層はドープされない。
CVD反応炉中で、略50nｍの厚さ迄付着される。
この層はドープされない。
それから、30nｍのSi3N4層２４が、プラズマ
を用いたCVD反応炉中で付着される。
を用いたCVD反応炉中で付着される。
次に、第２図の構造体即ちウエハが、第３図に
示されている如く、フオトレジスト２６を用いて
パターン化される。露出されたウエハが、米国
Scientific Gas Products製のCF4＋O2混合物で
あるDE−100（商品名）を用いたプラズマ食刻に
より食刻される。上記混合物により、Si3N4層２
４が毎分70nｍで食刻さされてSi3N4領域２４′が
形成され、ドープされていない多結晶シリコン層
２２が毎分80nｍで食刻されて多結晶シリコン領
域２２′が形成され、SRO層２０が毎分1nｍで食
刻されてSRO領域２０′が形成され、該SRO層２
０はプラズマ食刻条件に於て食刻ストツプ層（食
刻速度が比較的遅い層）として働く。それから、
SRO層２０及び１６並びにSiO2層１８が、20対
１に希釈された緩衝されたHF中で食刻されて
SRO領域２０′及び１６′並びにSiO2領域１８′が
形成され、このとき多結晶シリコン層１４は食刻
ストツプ層として働く。第３図に示されている如
く、SRO領域１６′及び２０′と同一に限定され
た多結晶シリコン領域１４′を形成することが望
ましい場合には、この時点で、多結晶シリコン層
１４がDE−100を用いたプラズマ食刻により食刻
される。
示されている如く、フオトレジスト２６を用いて
パターン化される。露出されたウエハが、米国
Scientific Gas Products製のCF4＋O2混合物で
あるDE−100（商品名）を用いたプラズマ食刻に
より食刻される。上記混合物により、Si3N4層２
４が毎分70nｍで食刻さされてSi3N4領域２４′が
形成され、ドープされていない多結晶シリコン層
２２が毎分80nｍで食刻されて多結晶シリコン領
域２２′が形成され、SRO層２０が毎分1nｍで食
刻されてSRO領域２０′が形成され、該SRO層２
０はプラズマ食刻条件に於て食刻ストツプ層（食
刻速度が比較的遅い層）として働く。それから、
SRO層２０及び１６並びにSiO2層１８が、20対
１に希釈された緩衝されたHF中で食刻されて
SRO領域２０′及び１６′並びにSiO2領域１８′が
形成され、このとき多結晶シリコン層１４は食刻
ストツプ層として働く。第３図に示されている如
く、SRO領域１６′及び２０′と同一に限定され
た多結晶シリコン領域１４′を形成することが望
ましい場合には、この時点で、多結晶シリコン層
１４がDE−100を用いたプラズマ食刻により食刻
される。
本発明の好実施例に於ては、多結晶シリコン層
１４はSRO領域１６′及び２０′と異なるパター
ンが与えられる。そのためには、フオトレジスト
２６が剥離され、ウエハがN2中に於て800℃でア
ニールされる。このアニーリングは、プラズマ付
着されたSi3N4領域２４′を濃密化して、後の酸
化工程中の該領域２４′の表面に於けるオキシ窒
化物の形成を最小限にする。Si3N4領域２４′は、
限定されるべき第１多結晶シリコン領域を表面安
定化するために用いられる熱酸化工程中にSRO
領域の酸化を防ぐために設けられている。
１４はSRO領域１６′及び２０′と異なるパター
ンが与えられる。そのためには、フオトレジスト
２６が剥離され、ウエハがN2中に於て800℃でア
ニールされる。このアニーリングは、プラズマ付
着されたSi3N4領域２４′を濃密化して、後の酸
化工程中の該領域２４′の表面に於けるオキシ窒
化物の形成を最小限にする。Si3N4領域２４′は、
限定されるべき第１多結晶シリコン領域を表面安
定化するために用いられる熱酸化工程中にSRO
領域の酸化を防ぐために設けられている。
次に、第４図に於て、ウエハがフオトレジスト
２８を用いてパターン化される。フオトレジスト
２８は、既に限定されている領域１６′，１８′，
２０′，２２′及び２４′を保護する。フオトレジ
スト２８は又、多結晶シリコン領域即ち多結晶シ
リコン浮遊ゲート電極１４″を限定する。フオト
レジスト２８は更に、DE−100を用いたプラズマ
食刻中に他のゲート電極及び多結晶シリコン相互
接続体を保護する。
２８を用いてパターン化される。フオトレジスト
２８は、既に限定されている領域１６′，１８′，
２０′，２２′及び２４′を保護する。フオトレジ
スト２８は又、多結晶シリコン領域即ち多結晶シ
リコン浮遊ゲート電極１４″を限定する。フオト
レジスト２８は更に、DE−100を用いたプラズマ
食刻中に他のゲート電極及び多結晶シリコン相互
接続体を保護する。
次に、第５図に於て、露出されたゲート酸化物
６′が緩衝されたHFを用いてシリコン表面迄食
刻され、フオトレジスト２８が剥離されて、ウエ
ハが水蒸気及び酸素の雰囲気中に於て800℃で熱
酸化される。ゲート酸化物６′は45nｍ迄再成長
されるが、フイールド酸化部領域４は少ししか成
長せず、多結晶シリコン領域１４″は約200nｍよ
り早い速度で酸化する。多結晶シリコン領域２
２′は、露出されている側壁に於て、同量だけ酸
化する。SRO領域１６′及び２０′の露出されて
いる側壁もSiO2に酸化し、従つて多結晶シリコ
ン浮遊ゲート電極１４″が完全に絶縁される。
６′が緩衝されたHFを用いてシリコン表面迄食
刻され、フオトレジスト２８が剥離されて、ウエ
ハが水蒸気及び酸素の雰囲気中に於て800℃で熱
酸化される。ゲート酸化物６′は45nｍ迄再成長
されるが、フイールド酸化部領域４は少ししか成
長せず、多結晶シリコン領域１４″は約200nｍよ
り早い速度で酸化する。多結晶シリコン領域２
２′は、露出されている側壁に於て、同量だけ酸
化する。SRO領域１６′及び２０′の露出されて
いる側壁もSiO2に酸化し、従つて多結晶シリコ
ン浮遊ゲート電極１４″が完全に絶縁される。
それから、Si3N4領域２４′と多結晶シリコン
領域２２′の一部とが、DE−100を用いたプラズ
マ食刻により食刻される。その食刻剤は、窒化シ
リコン及び多結晶シリコンよりもずつと遅い速度
で、露出されているSiO2領域を食刻するので、
マスクは不要である。それから、ウエハ上に第３
多結晶シリコン層３１が付着される。第３多結晶
シリコン層３１は、第２層の相互接続体及びゲー
ト電極を形成するために用いられる。フオトレジ
ストがパターン化されて、多結晶シリコン領域即
ちプログラム／消去ゲート電極３２及び多結晶シ
リコン領域即ちゲート電極３４が高周波プラズマ
中でDE−100を用いた食刻により形成される。露
出された多結晶シリコン層３１が食刻されると
き、電極３２により覆われていない、多結晶シリ
コン領域２２′の残りの部分が除去されて、多結
晶シリコン領域２２″が残される。
領域２２′の一部とが、DE−100を用いたプラズ
マ食刻により食刻される。その食刻剤は、窒化シ
リコン及び多結晶シリコンよりもずつと遅い速度
で、露出されているSiO2領域を食刻するので、
マスクは不要である。それから、ウエハ上に第３
多結晶シリコン層３１が付着される。第３多結晶
シリコン層３１は、第２層の相互接続体及びゲー
ト電極を形成するために用いられる。フオトレジ
ストがパターン化されて、多結晶シリコン領域即
ちプログラム／消去ゲート電極３２及び多結晶シ
リコン領域即ちゲート電極３４が高周波プラズマ
中でDE−100を用いた食刻により形成される。露
出された多結晶シリコン層３１が食刻されると
き、電極３２により覆われていない、多結晶シリ
コン領域２２′の残りの部分が除去されて、多結
晶シリコン領域２２″が残される。
フオトレジストが除去された後、厚いフイール
ド酸化物領域４並びに多結晶シリコン領域１４″
及び３４をマスクとして用いて砒素を注入するこ
とにより、ソース／ドレイン領域３６及び３８が
形成される。
ド酸化物領域４並びに多結晶シリコン領域１４″
及び３４をマスクとして用いて砒素を注入するこ
とにより、ソース／ドレイン領域３６及び３８が
形成される。
第６図に於て、ソース／ドレイン領域は、それ
らの最終的な結合の深さが500nｍになる迄、水
蒸気及び／若しくは酸素中に於て1000℃でドライ
ブされ、それとともにそれらのソース／ドレイン
領域上に200nｍのSiO2が成長され、多結晶シリ
コン領域上及びそれらの側壁上にも300nｍの
SiO2が成長される。多結晶シリコン・ゲート電
極３２により覆われていないSRO領域１６′、
SiO2領域１８′及びSRO領域２０′も酸化されて、
第６図に示されている如く、SRO領域１６″、
SiO2領域１８″及びSRO領域２０″より成る構造
体が形成される。それから、ソース／ドレイン領
域及び多結晶シリコン・ゲート電極に電気接点を
形成するために、酸化物中に開孔（図示せず）が
食刻により形成される。金属パターン（図示せ
ず）が適当に限定されて、構造体が完成される。
第７図は上記処理工程により形成された浮遊ゲー
ト構造体を示す上面図である。第７図に於て、浮
遊ゲート・チヤンネル領域３３、ワード線４０、
ビツト線のプログラム・ノード４２、及びビツト
線の読取ノード４４も示されている。
らの最終的な結合の深さが500nｍになる迄、水
蒸気及び／若しくは酸素中に於て1000℃でドライ
ブされ、それとともにそれらのソース／ドレイン
領域上に200nｍのSiO2が成長され、多結晶シリ
コン領域上及びそれらの側壁上にも300nｍの
SiO2が成長される。多結晶シリコン・ゲート電
極３２により覆われていないSRO領域１６′、
SiO2領域１８′及びSRO領域２０′も酸化されて、
第６図に示されている如く、SRO領域１６″、
SiO2領域１８″及びSRO領域２０″より成る構造
体が形成される。それから、ソース／ドレイン領
域及び多結晶シリコン・ゲート電極に電気接点を
形成するために、酸化物中に開孔（図示せず）が
食刻により形成される。金属パターン（図示せ
ず）が適当に限定されて、構造体が完成される。
第７図は上記処理工程により形成された浮遊ゲー
ト構造体を示す上面図である。第７図に於て、浮
遊ゲート・チヤンネル領域３３、ワード線４０、
ビツト線のプログラム・ノード４２、及びビツト
線の読取ノード４４も示されている。
第１図乃至第６図は本発明の方法の各段階に於
けるE2PROMを示している一連の縦断面図、第
７図はE2PROMの単一のセルを示す上面図であ
る。 ２……P-型シリコン基板、４……埋設（フイ
ールド）酸化物領域、６，６′……ゲート酸化物、
８……カツプリング拡散領域、１０，１２……領
域、１４……第１多結晶シリコン層、１４′……
多結晶シリコン領域、１４″……多結晶シリコン
領域（浮遊ゲート電極）、１６，２０……シリコ
ンを豊富に含む酸化物の層（SRO層）、１６′，
１６″，２０′，２０″……SRO領域、１８……
SiO2層、１８′，１８″……SiO2領域、２２……
第２多結晶シリコン層、２２′，２２″……多結晶
シリコン領域、２４……Si3N4層、２４′……
Si3N4領域、２６，２８……フオトレジスト、３
１……第３多結晶シリコン層、３２……多結晶シ
リコン領域（プログラム／消去電極）、３３……
浮遊ゲート・チヤンネル領域、３４……多結晶シ
リコン領域（ゲート電極）、３６，３８……ソー
ス／ドレイン領域、４０……ワード線、４２……
ビツト線のプログラム・ノード、４４……ビツト
線の読取ノード。
けるE2PROMを示している一連の縦断面図、第
７図はE2PROMの単一のセルを示す上面図であ
る。 ２……P-型シリコン基板、４……埋設（フイ
ールド）酸化物領域、６，６′……ゲート酸化物、
８……カツプリング拡散領域、１０，１２……領
域、１４……第１多結晶シリコン層、１４′……
多結晶シリコン領域、１４″……多結晶シリコン
領域（浮遊ゲート電極）、１６，２０……シリコ
ンを豊富に含む酸化物の層（SRO層）、１６′，
１６″，２０′，２０″……SRO領域、１８……
SiO2層、１８′，１８″……SiO2領域、２２……
第２多結晶シリコン層、２２′，２２″……多結晶
シリコン領域、２４……Si3N4層、２４′……
Si3N4領域、２６，２８……フオトレジスト、３
１……第３多結晶シリコン層、３２……多結晶シ
リコン領域（プログラム／消去電極）、３３……
浮遊ゲート・チヤンネル領域、３４……多結晶シ
リコン領域（ゲート電極）、３６，３８……ソー
ス／ドレイン領域、４０……ワード線、４２……
ビツト線のプログラム・ノード、４４……ビツト
線の読取ノード。
Claims (1)
- 【特許請求の範囲】 １ (a) 厚い二酸化シリコン領域により包囲され
た少くとも１つの薄い二酸化シリコン領域を有
するシリコン基板を形成し、 (b) 上記基板上に第１多結晶シリコン・ゲート相
互接続層を付着し、 (c) 上記第１多結晶シリコン・ゲート相互接続層
上に、シリコンを豊富に含む二酸化シリコンの
第１層と、二酸化シリコン層と、シリコンを豊
富に含む酸化物の第２層と、第２多結晶シリコ
ン層と、非酸化材料層とを順次付着し、 (d) ジユアル電子注入構造体のプロフイルを限定
する第１フオトレジスト・マスクを上記非酸化
材料層上に設け、 (e) 上記第１フオトレジスト・マスクによつて覆
われていない上記非酸化材料層及び上記第２多
結晶シリコン層の領域を食刻し、 (f) 上記非酸化材料層及び上記第２多結晶シリコ
ンの食刻によつて露出された上記ジユアル電子
注入構造体の露出領域を上記第１多結晶シリコ
ン・ゲート相互接続層に達するまで食刻し、 (g) 上記第１フオトレジスト・マスクを剥離し、 (h) 上記ジユアル電子注入構造体をそれよりも広
い領域に亘つてとり囲み、少なくとも１つの多
結晶シリコン浮遊ゲート電極及び第１多結晶シ
リコン・ゲート相互接続体を限定する第２フオ
トレジスト・マスクを上記非酸化材料層及び上
記第１多結晶シリコン・ゲート相互接続層上に
設け、 (i) 上記第２フオトレジスト・マスクによつて覆
われていない上記第１多結晶シリコン・ゲート
相互接続層の領域を食刻し、 (j) 上記第２フオトレジスト・マスクを剥離し、 (k) 少くとも１つの浮遊ゲート電極を電気的に分
離させるために熱酸化を施し、 (l) 上記非酸化材料層を除去し、 (m) 上記第２多結晶シリコン層上に第３多結晶
シリコン層を付着し、 (n) 上記第３多結晶シリコン層中に相互接続体
及びゲート電極を形成する工程を含む、 ジユアル電子注入構造体の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US481212 | 1983-04-01 | ||
| US06/481,212 US4458407A (en) | 1983-04-01 | 1983-04-01 | Process for fabricating semi-conductive oxide between two poly silicon gate electrodes |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59186375A JPS59186375A (ja) | 1984-10-23 |
| JPH0259633B2 true JPH0259633B2 (ja) | 1990-12-13 |
Family
ID=23911080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224567A Granted JPS59186375A (ja) | 1983-04-01 | 1983-11-30 | ジユアル電子注入構造体の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4458407A (ja) |
| EP (1) | EP0123726B1 (ja) |
| JP (1) | JPS59186375A (ja) |
| DE (1) | DE3379132D1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116670A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPS61127159A (ja) * | 1984-11-26 | 1986-06-14 | Nippon Texas Instr Kk | スタテイツク形記憶素子 |
| US4656729A (en) * | 1985-03-25 | 1987-04-14 | International Business Machines Corp. | Dual electron injection structure and process with self-limiting oxidation barrier |
| IT1191755B (it) * | 1986-04-29 | 1988-03-23 | Sgs Microelettronica Spa | Processo di fabbricazione per celle eprom con dielettrico ossido-nitruro-ossido |
| EP0250611B1 (de) * | 1986-06-21 | 1990-12-19 | Deutsche ITT Industries GmbH | Verfahren zum Entfernen einer strukturierten Maskierungsschicht |
| JP2633541B2 (ja) * | 1987-01-07 | 1997-07-23 | 株式会社東芝 | 半導体メモリ装置の製造方法 |
| JP2633555B2 (ja) * | 1987-03-23 | 1997-07-23 | 株式会社東芝 | 半導体装置の製造方法 |
| CA1276314C (en) * | 1988-03-24 | 1990-11-13 | Alexander Kalnitsky | Silicon ion implanted semiconductor device |
| CA2051686C (en) * | 1990-01-22 | 2001-10-23 | Bing Yeh | Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate |
| US5763937A (en) * | 1990-03-05 | 1998-06-09 | Vlsi Technology, Inc. | Device reliability of MOS devices using silicon rich plasma oxide films |
| US5290727A (en) * | 1990-03-05 | 1994-03-01 | Vlsi Technology, Inc. | Method for suppressing charge loss in EEPROMs/EPROMS and instabilities in SRAM load resistors |
| US5266509A (en) * | 1990-05-11 | 1993-11-30 | North American Philips Corporation | Fabrication method for a floating-gate field-effect transistor structure |
| US5331189A (en) * | 1992-06-19 | 1994-07-19 | International Business Machines Corporation | Asymmetric multilayered dielectric material and a flash EEPROM using the same |
| US5427967A (en) * | 1993-03-11 | 1995-06-27 | National Semiconductor Corporation | Technique for making memory cells in a way which suppresses electrically conductive stringers |
| US5306657A (en) * | 1993-03-22 | 1994-04-26 | United Microelectronics Corporation | Process for forming an FET read only memory device |
| US5432749A (en) * | 1994-04-26 | 1995-07-11 | National Semiconductor Corporation | Non-volatile memory cell having hole confinement layer for reducing band-to-band tunneling |
| KR960039197A (ko) * | 1995-04-12 | 1996-11-21 | 모리시다 요이치 | 실리콘 산화막의 형성방법 및 반도체 장치의 제조방법 |
| US5724374A (en) * | 1996-08-19 | 1998-03-03 | Picolight Incorporated | Aperture comprising an oxidized region and a semiconductor material |
| US6285596B1 (en) * | 1997-04-25 | 2001-09-04 | Nippon Steel Corporation | Multi-level type nonvolatile semiconductor memory device |
| US5899713A (en) * | 1997-10-28 | 1999-05-04 | International Business Machines Corporation | Method of making NVRAM cell with planar control gate |
| US6445029B1 (en) | 2000-10-24 | 2002-09-03 | International Business Machines Corporation | NVRAM array device with enhanced write and erase |
| US20060189167A1 (en) * | 2005-02-18 | 2006-08-24 | Hsiang-Ying Wang | Method for fabricating silicon nitride film |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4355455A (en) * | 1979-07-19 | 1982-10-26 | National Semiconductor Corporation | Method of manufacture for self-aligned floating gate memory cell |
| DE3067881D1 (en) * | 1980-02-25 | 1984-06-20 | Ibm | Dual electron injector structures |
-
1983
- 1983-04-01 US US06/481,212 patent/US4458407A/en not_active Expired - Lifetime
- 1983-11-30 JP JP58224567A patent/JPS59186375A/ja active Granted
- 1983-12-01 DE DE8383112058T patent/DE3379132D1/de not_active Expired
- 1983-12-01 EP EP83112058A patent/EP0123726B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0123726A2 (en) | 1984-11-07 |
| JPS59186375A (ja) | 1984-10-23 |
| EP0123726A3 (en) | 1987-02-25 |
| EP0123726B1 (en) | 1989-02-01 |
| US4458407A (en) | 1984-07-10 |
| DE3379132D1 (en) | 1989-03-09 |
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