CN117337039A - 一次性编程存储单元及其存储器 - Google Patents

Abstract

本发明涉及一种反熔丝型一次性编程存储单元、存储单元组、及其存储器。所述存储单元包括：第一选择晶体管、一个检测晶体管、第二选择晶体管、和一个栅电容，位于一个衬底中；其中第一选择晶体管与检测晶体管串联，第二选择晶体管与栅电容串联；而且检测晶体管与栅电容共用一个栅极。本发明的存储单元及其存储器可以与先进的标准工艺兼容制备，而且性能稳定可靠，功耗低、编程和读出速度快、灵敏度高。

Description

一次性编程存储单元及其存储器

技术领域

本发明涉及一种非易失性存储单元及其存储器，尤其涉及一种一次性编程的非易失性存储单元及其存储器，具体涉及反熔丝型的一次性可编程的非易失性存储单元及其存储器。

背景技术

非易失性存储器具有存入数据后即使断电也不会消失，并且可以长时间保持数据的优点，因此，目前在电子设备中得到广泛应用。

非易失性存储器分为多次可擦除可编程存储器、和一次性可编程的存储器。多次可擦除可编程的存储器的存储单元的面积普遍很大，不能满足大容量存储的需求，而且成本高。因此，一次性可编程（OTP）的存储器，在一些应用和市场中很受欢迎。

一次编程存储器根据其特性，可分为浮栅型、电熔丝型、与反熔丝型的 OTP存储器。浮栅型OTP存储单元是基于电子或空穴注入浮栅后改变器件的阈值电压，从而实现高、低阻态切换。电熔丝型OTP存储单元尚未进行编程时，为低电阻值的存储状态，而进行编程之后，是高电阻值的存储状态，通常是基于多晶硅栅的电迁移来实现的。反熔丝型的存储单元尚未进行编程时，具备高电阻值的存储状态；而进行编程之后的存储单元，具备低电阻值的存储状态。

兼容标准工艺的浮栅型OTP存储器，都要求I/O器件栅极氧化层厚度大于65A ，以便于有比较好的数据保持能力。90nm及以上的工艺，可以满足栅极氧化层厚度大于65A的要求。但是在55nm/40nm或以下工艺平台上，2.5V及以下的I/O器件的栅氧厚度都低于60A。在这些工艺平台上，浮栅型OTP存储器不能保证有较好的数据保持能力，因而不能做到完全兼容标准工艺，也很难应用于较先进的工艺。另外，随着半导体制作工艺的持续微缩，在先进工艺上浮栅型OTP所俘获的电子或空穴，很容易泄露，造成数据的丢失。

电熔丝型OTP受限于多晶硅栅，如果先进工艺上用金属栅代替了多晶硅栅，其使用上又会受到限制。

反熔丝型OTP，是基于栅氧化物层物理击穿的机制进行编程，没有电子或空穴泄露的风险，而且其击穿方式是不可逆的，具有更好的可靠性。它也不会受制于多晶硅栅，还与先进工艺的兼容性非常高。由此近年来受到很多关注，获得很大进展。

目前，行业内持续需求结构和性能不断优化的反熔丝型OTP存储器，尤其需求低功耗、读出速度快的反熔丝型OTP存储器。

发明内容

本发明的第一方面涉及一种一次性编程存储单元，它包括：第一选择晶体管、一个检测晶体管、第二选择晶体管、和一个栅电容，位于一个衬底中；其中第一选择晶体管与检测晶体管串联，第二选择晶体管与栅电容串联；而且检测晶体管与栅电容共用一个栅极。

在一个优选的实施方式中，栅电容具有薄栅氧，其栅氧层厚度比两个选择晶体管的薄。更优选地，所述的检测晶体管也具有薄栅氧，其栅氧层厚度比两个选择晶体管的薄。

在另一个优选的实施方式中，所述的栅电容的栅氧层下方具有离子掺杂区，位于衬底中，与栅氧层的整个下表面全部交叠。

在另一个优选的实施方式中，所述的两个选择晶体管与检测晶体管的类型相同，栅电容的离子掺杂区的类型与三个晶体管的类型也相同。更优选地，两个选择晶体管和检测晶体管是NMOS晶体管，栅电容的栅氧层下方的离子掺杂区是N型掺杂区。

在再一个优选实施方式中，所述的第一选择晶体管与第二选择晶体管共用一个栅极。

本发明的第二方面涉及一种一次性编程存储单元组，它包括4个本发明上述的存储单元，排布成2行×2列的中心对称的阵列，所有存储单元的衬底合并成一体；组中每行中的两个存储单元呈左右镜像对称，其中两个单元中的两个检测晶体管共用一个源极，它们的漏极分别与其单元内的第一选择晶体管的源极重合；两个栅电容左右相邻居于该行的中间，互不接触，每个栅电容的离子掺杂区分别与其单元内的第二选择晶体管的源极接合；一个单元中的两个选择晶体管列于组的一侧边，另一个单元的两个选择晶体管列于组的另一侧边；每列中的两个存储单元呈上下镜像对称，该列中的所有选择晶体管上下对齐，两个单元中上下相邻的两个第二选择晶体管或两个第一选择晶体管的栅极相连。

在一个优选的实施方式中，组中的4个存储单元的结构、组成、和成分都相同。

在另一个优选的实施方式中，所述组中还包含：每行中有一根公用线，连接至该行中两个检测晶体管的共用源极；每行中有一根位线，连接至该行中各存储单元的第一选择晶体管的漏极；每行中有一根编程底线，连接至该行中各存储单元的第二选择晶体管的漏极；每行中有一根编程线，连接至该行中各存储单元的栅电容与检测晶体管的共用栅极；每列中有两根/或一根字线，分别连接至该列中各存储单元中的第一和第二选择晶体管的两个栅极/或第一与第二选择晶体管的共用栅极。

本发明的第三方面涉及一种一次性编程存储器，它包括：至少一个本发明上述的存储单元组，组成一个阵列，该阵列中每组的排布方式都相同，而且各组的存储单元的衬底合并成一体，形成阵列的衬底；其中：每行中相邻两组的左右相邻的两个第一选择晶体管共用一个漏极，左右相邻的两个第二选择晶体管也共用一个漏极；每列中相邻两组的上下相邻对齐的两个第二选择晶体管或两个第一选择晶体管的栅极相连；每行中各组的公用线、位线、编程底线、和编程线分别连通起来，形成该行的公用线、位线、编程底线、和编程线；每列中各组的两根/或一根字线分别连通/或连通起来，形成该列的两根/或一根字线。

在一个优选的实施方式中，所述的阵列中的各组的结构、组成、和成分，都完全相同。

本发明的反熔丝型一次性编程存储单元及其存储器，通过优化的结构和排布方式，可以快速高效地实施击穿编程，性能稳定可靠；而且功耗低、编程和读出速度快、读出灵敏度高，还可以与先进的标准工艺兼容制备。

本发明的一次性编程存储单元及其存储器，可以采用130nm、110nm、90nm、或自55nm以下至7nm的标准工艺制造。

附图说明

图1示出了本发明一个实施方式中的存储单元的俯视图。

图1a-1d分别示出了图1所示存储单元沿剖面线a-a、b-b、c-c、d-d得到的剖面图。

图2示出了本发明另一个实施方式中的存储单元的俯视图。

图3示出了本发明一个实施方式中的存储单元组的阵列俯视图。

图4示出了图3所示存储单元组的阵列电路图。

图5示出了图3所示存储单元组阵列在不同操作期间所连接的偏压信号。

图6示出了多个图3所示存储单元组所形成的阵列的俯视图。

具体实施方式

发明的详细描述

附图中相同的编号指示相似的元件。

本发明的实施方式通过示例方式来说明，不局限于附图的图片所示的例子。应当理解，附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的实施方式及其附图。

本发明的存储单元结构，可以与先进的标准工艺兼容制备，而且性能稳定可靠，功耗低、编程和读出速度快、灵敏度高。

在本发明的反熔丝型一次性编程（OTP）存储单元，包括两个选择晶体管、一个栅电容、和一个检测晶体管。其中第一选择晶体管与检测晶体管串联，第二选择晶体管与栅电容串联。检测晶体管与栅电容共用一个栅极。

所述三个晶体管各自包括栅极、栅极下方的栅氧层、和栅氧层下方的漏极和源极。栅电容包括栅极、栅极下方的栅氧层、和栅氧层下方的离子掺杂区。它们位于P阱（PW）或N阱中，具体地，所述漏极和源极、以及离子掺杂区位于P阱或N阱内。所述P阱或N阱位于P型衬底中，所述阱优选P阱。

栅电容的离子掺杂区与第二选择晶体管的源极重合。在编程操作中，使第二选择晶体管导通，由此栅电容的栅氧层下方的离子掺杂区，通过与其串联的第二选择晶体管得到低电势。同时向栅电容的栅极施加高电势，栅氧层在两侧电压差作用下发生击穿。

检测晶体管的漏极与第一选择晶体管的源极重合。在编程操作中，使第一选择晶体管导通，由此检测晶体管的漏极通过与其串联的第一选择晶体管得到高电势，同时向检测晶体管的源极也施加高电势，这样检测晶体管在击穿编程时受到保护，不被击穿；并在击穿编程后的读取操作中，放大读出电流，提高读出速度和灵敏度。

两个选择晶体管的栅氧层厚度为常规值，优选两者厚度相等。

栅电容优选具有薄栅氧，其栅氧层厚度比两个选择晶体管薄。这样，其操作电压可以降低，功耗也得以降低，而且编程速度也可以提高。同时，在本发明的结构中，检测晶体管也优选具有薄栅氧，由此可进一步降低功耗，并提高读出速度。更优选栅电容的栅氧层厚度与检测晶体管的栅氧层厚度相等。

选择晶体管与栅电容的栅氧层厚度之比为1.1:1-20:1，优选1.2:1-15:1，更优选1.3:1-10:1，再优选1.4:1-5:1，最优选1.5:1-3.5:1。相似地，选择晶体管与检测晶体管的栅氧层厚度之比为1.1:1-20:1，优选1.2:1-15:1，更优选1.3:1-10:1，再优选1.4:1-5:1，最优选1.5:1-3.5:1。

栅电容的栅氧层下方具有离子掺杂区，位于衬底中。在衬底中有阱的情形下，位于衬底中的阱中。所述离子掺杂区优选交叠栅氧层的整个下表面。这样可以有效阻止击穿编程和读出过程中栅极与衬底之间的漏电流。

在本发明的存储单元中，第一选择晶体管与检测晶体管类型相同，第二选择晶体管的类型与栅电容的离子掺杂区的类型相同。优选三个晶体管的类型均相同，栅电容的离子掺杂区类型与三个晶体管的源漏极类型也相同。

更优选地，两个选择晶体管和检测晶体管是NMOS晶体管，栅电容的栅氧层下方的离子掺杂区是N型掺杂区。在该情形下，优选衬底中有一个P阱，三个NMOS晶体管和栅电容位于该P阱中。

在两个选择晶体管类型相同的情形下，优选第一选择晶体管与第二选择晶体管的栅极连通，共用一个栅极，这样存储单元结构可以进一步简化，而且操作更便捷，可以同时导通或关闭两个选择晶体管。

两个选择晶体管也可以不共用栅极，这样在编程操作启动之前，可以先导通第一选择晶体管，使检测晶体管的漏极得到高电势，并向其源极施加高电势，然后导通第二选择晶体管，实施编程。这样可以更好地在编程过程中保护检测晶体管，不被击穿。

本发明的一次性编程存储单元组，包括4个本发明上述的存储单元，排布成2行×2列的中心对称的阵列，所有存储单元的衬底合并成一体。

组中每行中的两个存储单元呈左右镜像对称，其中两个单元的两个检测晶体管共用一个源极，两个栅电容左右相邻居于行中间，互不接触；一个单元中的两个选择晶体管列于组的一侧边，另一个单元的两个选择晶体管列于组的另一侧边。每列中的两个存储单元呈上下镜像对称，每列中的四个选择晶体管上下对齐，两个单元的上下相邻对齐的两个第二选择晶体管或两个第一选择晶体管的栅极上下连通成一体。

在每个单元中的第一和第二选择晶体管共用一个栅极的情形下，每列中的4个选择晶体管的栅极连通，形成一个共用栅极。

优选地，存储单元组中的4个存储单元的结构、组成、和成分都相同。

本发明的存储单元组优选还包含：每行中有一根公用线、位线、编程底线、和编程线，分别连接至该行中两个检测晶体管的共用源极、该行中各存储单元的第一选择晶体管的漏极、该行中各存储单元的第二选择晶体管的漏极、和该行中各存储单元的栅电容与检测晶体管的共用栅极；每列中有两根/或一根字线，分别连接至该列中各存储单元中的第一和第二选择晶体管的两个栅极/或第一与第二选择晶体管的共用栅极。

本发明的一次性编程存储器，包含至少一个本发明上述的存储单元组，组成一个阵列，该阵列中每组的排布方式都相同，而且各组的存储单元的衬底合并成一体，形成阵列的衬底。

在阵列中，每行中相邻两组的左右相邻的两个第一选择晶体管共用一个漏极，左右相邻的两个第二选择晶体管也共用一个漏极；每列中相邻两组的上下相邻对齐的两个第二选择晶体管或两个第一选择晶体管的栅极连通；每行中各组的公用线、位线、编程底线、和编程线分别连通起来，形成该行的公用线、位线、编程底线、和编程线；每列中各组的两根/或一根字线分别连通/或连通起来，形成该列的两根/或一根字线。

在每组中的每个单元的第一和第二选择晶体管共用一个栅极的情形下，每列中的所有选择晶体管的栅极连通，形成一个共用栅极。

优选地，在所述的阵列中，各组的结构、组成、和成分，都完全相同。

在本发明存储单元组及其阵列中，每个非易失性存储单元都可以独立地进行编程。

本发明的一次性编程存储单元及其存储器，可以采用行业内成熟的常规工艺制备，例如130nm、110nm、90nm标准工艺，也可以采用先进工艺制备，例如自55nm以下至7nm的标准工艺。

在两个选择管与栅电容的栅氧层厚度不同的情形下，在制备工艺中，不同的栅氧层厚度也由业界通用的生长方式形成。例如，通过热氧化方法，在欲生成选择管栅氧层和栅电容栅氧层的区域，先生长一层栅氧达到厚度1，然后将欲生成栅电容栅氧层的区域上已生成的栅氧层1通过湿法蚀刻全部去除；然后再次通过热氧化方法，在选择管和栅电容的栅氧区域同时形成一层新栅氧，达到所需的栅电容的厚度。其中厚度1为选择管栅氧层与栅电容栅氧层的厚度之差。具有薄栅氧层的检测管，其栅氧层的生长方式与上述栅电容的相同。

栅电容的栅氧层下方的N型离子掺杂区优选与栅氧层的整个下表面完全交叠，其通过掺杂区扩展步骤或离子布植步骤形成。具体地，在上述的标准工艺中，在形成晶体管的源漏极的常规步骤中，在栅电容的栅极两侧，同时形成两个N型离子掺杂区，然后将两个离子掺杂区扩展，使栅极及其栅氧层下方的通道区形成 N 型扩展区；或者在形成两个N型离子掺杂区之前，向两个掺杂区之间的通道区域进行N型离子布植，使栅极与栅氧层下方形成N 型掺杂通道区，然后在栅极两侧形成两个离子掺杂区。

下面结合附图对本发明的存储单元及其组结构和阵列结构进行描述。显然，附图中所描述的具体实施方式仅仅是本发明的一部分实施方式，而不是全部的实施方式。通常在此处附图中描述和示出的本发明实施方式的组件可以以各种不同的配置来布置和设计。因此，以下对附图中提供的本发明的实施方式的详细描述，并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施方式。基于本发明的实施方式，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施方式，都属于本发明保护的范围。

图1示出了本发明一个实施方式中的存储单元的俯视图。图1a-1d分别示出了该存储单元沿剖面线a-a、b-b、c-c、d-d得到的剖面图。

该存储单元包含第一选择晶体管S1、与S1串联的检测晶体管T1、第二选择晶体管S2、和与S2串联的栅电容C1。其中检测管T1与栅电容C1共用一个栅极，而且两个选择晶体管S1和S2共用一个栅极。

S1、S2、和T1类型相同，都是NMOS晶体管，各自包括栅极、栅极下方的栅氧层、和栅氧层下方的N型漏极和N型源极。栅电容C1包括栅极、栅极下方的栅氧层、和栅氧层下方的N型离子掺杂区。它们均位于P阱（PW）中，P阱位于P型衬底中。

其中两个选择晶体管S1和S2中的栅氧层厚度相等，T1和C1中的栅氧层厚度相等。两个选择管的栅氧层厚度是常规值，T1和C1的栅氧层厚度比选择管的薄。选择管与检测管T1（或栅电容C1）的栅氧层厚度之比为3.5:1。

检测管T1、栅电容C1、和选择管S1与S2是在同一110nm标准工艺平台上制备得到的器件，其中检测管T1和栅电容C1是1.5V器件，选择管S1与S2是5V器件。检测管T1和栅电容C1是薄栅氧的低压器件，位于低压P阱（LVPW）中，选择管S1和S2是厚栅氧的中压器件，位于中压P阱（MVPW）中。

第一选择晶体管S1的漏极连接位线（BL），源极与检测晶体管T1的漏极重合，检测晶体管T1的源极连接公用线（COM）。

第二选择晶体管S2的漏极连接编程底线（PS），源极与栅电容C1的N型掺杂区接合。栅电容C1的N型掺杂区交叠其栅氧层的整个下表面。

两个选择晶体管的共用栅极连接字线（WL），检测管与栅电容的共用栅极连接编程线（PL）。该存储单元中只有一根字线WL。

图1c-1d中的FOX是浅沟槽隔离区，里面填充有厚场氧化物。晶体管和栅电容均被浅沟槽围绕。

两个选择晶体管S1和S2的栅极也可以不共用，如图2所示。在该情形下，第一选择晶体管的栅极连接字线1（WL1）,第二选择晶体管的栅极连接字线2（WL2）。

图3示出了4个图1所示存储单元所组成的组阵列的俯视图。图4是该组阵列的电路图。

该组阵列中的4个存储单元位于同一个P型衬底中，排布成2行×2列的中心对称的阵列。组中4个存储单元相同，包括结构、组成、和成分等完全相同，只是排布位置和方向不同。

第一行中的两个存储单元101和102，呈左右镜像对称，两个单元的两个检测晶体管T1共用一个源极，连接至一条公用线COM0。两个栅电容C1左右相邻居于行的中间，互不接触。单元101中的两个选择晶体管列于组的右侧边，单元102的两个选择晶体管列于组的左侧边。

第二行中的两个存储单元103和104，与第一行的排布相同，但与第一行呈上下镜像对称。

第一列中的两个存储单元101和103，呈上下镜像对称，两个单元的上下相邻的两个第二选择晶体管S2的栅极上下连通。因为每个单元内的第一与第二选择晶体管共用一个栅极，所以第一列中的4个选择晶体管共用一个栅极，均连接至一条字线WL0。

第二列中的两个存储单元102和104，与第一列的排布相同，但与第一列呈左右镜像对称。

每行中两个单元的紧邻的两个低压P阱（LVPW）合并成一体。

每列中两个单元的两个中压P阱（MVPW）合并成一体，两个低压P阱（LVPW）也合并成一体。

在阵列中，每行中有一根公用线COM，连接至该行中两个紧邻的检测晶体管的共用源极；每行有一根位线BL和编程底线PS，分别连接至该行中各存储单元的第一选择晶体管S1的漏极和第二选择晶体管S2的漏极；有一根编程线PL，连接至该行中各存储单元的栅电容与检测晶体管的共用栅极。每列中有一根字线WL，连接至该列中存储单元的选择晶体管的共用栅极。

图5示出了图3所示存储单元组阵列在不同操作期间所连接的偏压信号。

所述组中每个存储单元都可以独立地进行编程。在编程期间，编程单元的栅电容的栅极与栅氧层下方的N掺杂区元之间被施加高电压差，导致栅氧层击穿，从N掺杂区至栅极形成导电通路。

例如，指定组中的存储单元101为编程单元。存储单元101这样进行编程：分别驱动字线WL和编程线PL的电势至5.0v和4.5v，驱动位线BL和公用线COM的电势为1.5v，PS和P阱（LVPW和MVPW）电势为0v。字线WL的高电势使选择晶体管S1和S2快速导通，由此栅电容C1的N离子掺杂区获得与编程底线PS相等的电势0v；同时检测晶体管T1的漏极获得与选择管S1的漏极相等的电势，即位线BL的电势1.5v。栅电容的栅极通过编程线PL得到高电势4.5v，其下方的N离子掺杂区的电势为0v，由此在栅氧层的两侧形成高电压差，导致栅氧层击穿，发生编程。虽然检测晶体管T1的栅极也通过编程线PL得到高电势4.5v，但是其漏极和源极（COM）的电势为1.5，栅氧层两侧的电压差不足以导致击穿发生。

存储单元102的字线WL的电势为0v，其他的驱动电势与单元101相同。两个选择管不能导通，由此栅电容C1的下方的N离子掺杂区呈悬空态。虽然栅电容的栅极（编程线PL）的电势为4.5v，栅氧层两侧缺乏导致击穿的电压差，不能被击穿编程。

存储单元103的编程线PL的电势为0v，其他的驱动电势与单元101相同。栅电容的栅极电势0v与下方的N离子掺杂区的电势0v相等，栅氧层不能被击穿。

存储单元104的字线WL、编程线PL、和编程底线PS的电势均为0v。选择管不能导通，而且栅电容的栅极电势为0v，栅氧层不能被击穿。

在读出操作中，串联的检测管T1和选择管S1均需要导通，而且检测管T1的源极（COM）与漏极之间存在电压差，那么自检测管T1的源极（COM）至选择管S1的漏极（BL）之间，就产生读出电流。

指定存储单元101为读单元。驱动字线WL和位线BL的电势为1.5v，编程底线PS为1v，公用线COM和P阱电势为0v，编程线PL呈悬浮态。字线WL的1.5v电势使选择管S1和S2导通，由此栅电容C1的N型掺杂区获得与编程底线PS相等的电势1v，检测晶体管T1的漏极获得与选择管S1的漏极相等的电势，即位线BL的电势1.5v。由于栅电容的栅氧层击穿，形成导电通路，其栅极的电势与下方的N型掺杂区相等。该栅极电势大于薄栅氧检测管T1的阈值，导致检测管T1导通。由于检测管T1的源极（COM）电势0v与漏极电势1.5v之间有电压差，自源极至漏极之间，产生读出电流。

存储单元102的字线WL为0v，其他的驱动电势与单元101相同。选择管不能导通，而且栅电容C1的栅氧层也没有被击穿编程，编程线PL又呈悬浮态，因此栅电容的栅极不能获得电势，由此检测管T1不能导通，而且其源极与漏极之间没有电压差，不能产生读出电流。

存储单元103的位线BL和编程底线PS的电势为0v，其他的驱动电势与单元101相同。由于字线WL为1.5v，选择管S1和S2导通，栅电容C1的下方的N型掺杂区获得0v电势。由于栅电容的栅氧层没有击穿编程，而且编程线PL悬浮，栅极不能获得电势，由此检测管T1不能导通，不能产生读出电流。

存储单元104的相关驱动电势均为0v，而且编程线PL悬浮。两个选择管和检测管T1均不能导通，不能自检测管T1的源极（COM）至漏极（BL）产生读出电流。

与图1所示存储单元相同，图2所示的存储单元也可以排布成图3所示的2×2阵列，其阵列排布方式、阵列结构、与操作方式，均与上述图1所示的存储单元的相同；其操作期间的偏压信号与图5所示的相似，不同在于：图2所示存储单元阵列中，每列有两条位线，分别连接该列中各存储单元的第一选择晶体管和第二选择晶体管，两条位线在各操作过程中的电势值均相同，也与图5中的位线BL的各操作过程中的电势相同。

图6示出了多个图3所示存储单元组所形成的阵列的俯视图。阵列中每组的排布方式都相同，而且各组的存储单元的衬底合并成一体，形成阵列的衬底。

在该阵列中，每行中相邻两组的左右相邻的两个第一选择晶体管共用一个漏极，左右相邻的两个第二选择晶体管也共用一个漏极；每列中相邻两组的上下相邻对齐的两个第一选择晶体管S1的栅极上下连通。因为每列中每组的4个选择晶体管共用一个栅极，所以每列中所有的选择晶体管连通，形成一个共用栅极。每行中各组的公用线、位线、编程底线、和编程线分别连通起来，形成该行的公用线、位线、编程底线、和编程线；每列中各组的字线连通起来，形成该列的字线。

每行中相邻两组的紧邻的两个中压P阱（MVPW）合并成一体。每列中所有组的低压P阱（LVPW）合并成一体，中压P阱（MVPW）也合并成一体。

本发明的反熔丝型一次性编程（OTP）存储单元及其存储阵列，可以与先进的标准工艺兼容制备，而且性能稳定可靠，功耗低、编程和读出速度快、灵敏度高。

Claims (12)

1.一种一次性编程存储单元，其特征在于，包括：第一选择晶体管、一个检测晶体管、第二选择晶体管、和一个栅电容，位于一个衬底中；其中第一选择晶体管与检测晶体管串联，第二选择晶体管与栅电容串联；而且检测晶体管与栅电容共用一个栅极。

2.如权利要求1所述的存储单元，其中所述的栅电容具有薄栅氧，其栅氧层厚度比两个选择晶体管的薄。

3.如权利要求2所述的存储单元，其中所述的检测晶体管也具有薄栅氧，其栅氧层厚度比两个选择晶体管的薄。

4.如权利要求1-3中任一项所述的存储单元，其中所述的栅电容的栅氧层下方具有离子掺杂区，位于衬底中，交叠栅氧层的整个下表面。

5.如权利要求1-3中任一项所述的存储单元，其中所述的两个选择晶体管与检测晶体管的类型相同。

6.如权利要求5所述的存储单元，其中所述的两个选择晶体管和检测晶体管是NMOS晶体管，栅电容的栅氧层下方的离子掺杂区是N型掺杂区。

7.如权利要求5所述的存储单元，其中所述的第一选择晶体管与第二选择晶体管共用一个栅极。

8.一种一次性编程存储单元组，其特征在于，它包括4个权利要求1-7中任一项所述的存储单元，排布成2行×2列的中心对称的阵列，所有存储单元的衬底合并成一体；

每行中的两个存储单元呈左右镜像对称，其中两个单元中的两个检测晶体管共用一个源极，它们的漏极分别与其单元内的第一选择晶体管的源极重合；两个栅电容左右相邻居于该行的中间，互不接触，每个栅电容的离子掺杂区分别与其单元内的第二选择晶体管的源极接合；一个单元中的两个选择晶体管列于组的一侧边，另一个单元的两个选择晶体管列于组的另一侧边；

每列中的两个存储单元呈上下镜像对称，该列中所有选择晶体管上下对齐，两个单元中上下相邻的两个第二选择晶体管或两个第一选择晶体管的栅极相连。

9.如权利要求8所述的存储单元组，组中的4个存储单元的结构、组成、和成分都相同。

10.如权利要求8-9中任一项所述的存储单元组，它还包含：

每行中有一根公用线，连接至该行中两个检测晶体管的共用源极；

每行中有一根位线，连接至该行中各存储单元的第一选择晶体管的漏极；

每行中有一根编程底线，连接至该行中各存储单元的第二选择晶体管的漏极；

每行中有一根编程线，连接至该行中各存储单元的栅电容与检测晶体管的共用栅极；

每列中有两根/或一根字线，分别连接至该列中各存储单元中的第一和第二选择晶体管的两个栅极/或第一与第二选择晶体管的共用栅极。

11.一种一次性编程存储器，其特征在于，它包括：至少一个权利要求8-10中任一项所述的存储单元组，组成一个阵列，该阵列中每组的排布方式都相同，而且各组的存储单元的衬底合并成一体，形成阵列的衬底；其中：

每行中相邻两组的左右相邻的两个第一选择晶体管共用一个漏极，左右相邻的两个第二选择晶体管也共用一个漏极；

每列中相邻两组的上下相邻对齐的两个第二选择晶体管或两个第一选择晶体管的栅极相连；

每行中各组的公用线、位线、编程底线、和编程线分别连通起来，形成该行的公用线、位线、编程底线、和编程线；

每列中各组的两根/或一根字线分别连通/或连通起来，形成该列的两根/或一根字线。

12.如权利要求11所述的存储器结构，其中所述的阵列中，各组的结构、组成、和成分，都完全相同。