TW202401436A - 一次性編程記憶單元及其記憶體 - Google Patents
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Abstract
本發明涉及一種反熔絲型一次性編程記憶單元、記憶單元組、及其記憶體。所述記憶單元包括：第一選擇電晶體、一個檢測電晶體、第二選擇電晶體、和一個閘電容，位於一個基底中；其中第一選擇電晶體與檢測電晶體串聯，第二選擇電晶體與閘電容串聯；而且檢測電晶體與閘電容共用一個閘極。本發明的記憶單元及其記憶體可以與先進的標準工藝兼容製備，而且性能穩定可靠，功耗低、編程和讀出速度快、靈敏度高。
Description
本發明涉及一種非易失性記憶單元及其記憶體，尤其涉及一種一次性編程的非易失性記憶單元及其記憶體，具體涉及反熔絲型的一次性可編程的非易失性記憶單元及其記憶體。
非易失性記憶體具有存入數據後即使斷電也不會消失，並且可以長時間保持數據的優點，因此，目前在電子設備中得到廣泛應用。
非易失性記憶體分為多次可擦除可編程記憶體、和一次性可編程的記憶體。多次可擦除可編程的記憶體的記憶單元的面積普遍很大，不能滿足大容量儲存的需求，而且成本高。因此，一次性可編程（OTP）的記憶體，在一些應用和市場中很受歡迎。
一次編程記憶體根據其特性，可分為浮閘型、電熔絲型、與反熔絲型的OTP記憶體。浮閘型OTP記憶單元是基於電子或電洞注入浮閘後改變器件的閾值電壓，從而實現高、低阻態切換。電熔絲型OTP記憶單元尚未進行編程時，為低電阻值的儲存狀態，而進行編程之後，是高電阻值的儲存狀態，通常是基於多晶矽閘的電遷移來實現的。反熔絲型的記憶單元尚未進行編程時，具備高電阻值的儲存狀態；而進行編程之後的記憶單元，具備低電阻值的儲存狀態。
兼容標準工藝的浮閘型OTP記憶體，都要求I/O器件閘極氧化層厚度大於65Å，以便於有比較好的數據保持能力。90nm及以上的工藝，可以滿足閘極氧化層厚度大於65Å的要求。但是在55nm/40nm或以下工藝平臺上，2.5V及以下的I/O器件的閘氧厚度都低於60Å。在這些工藝平台上，浮閘型OTP記憶體不能保證有較好的數據保持能力，因而不能做到完全兼容標準工藝，也很難應用於較先進的工藝。另外，隨著半導體製作工藝的持續微縮，在先進工藝上浮閘型OTP所俘獲的電子或電洞，很容易洩露，造成數據的丟失。
電熔絲型OTP受限於多晶矽閘，如果先進工藝上用金屬閘代替了多晶矽閘，其使用上又會受到限制。
反熔絲型OTP，是基於閘氧化物層物理擊穿的機制進行編程，沒有電子或電洞洩露的風險，而且其擊穿方式是不可逆的，具有更好的可靠性。它也不會受制於多晶矽閘，還與先進工藝的兼容性非常高。由此近年來受到很多關注，獲得很大進展。
目前，行業內持續需求結構和性能不斷優化的反熔絲型OTP記憶體，尤其需求低功耗、讀出速度快的反熔絲型OTP記憶體。
本發明的第一方面涉及一種一次性編程記憶單元，它包括：第一選擇電晶體、一個檢測電晶體、第二選擇電晶體、和一個閘電容，位於一個基底中；其中第一選擇電晶體與檢測電晶體串聯，第二選擇電晶體與閘電容串聯；而且檢測電晶體與閘電容共用一個閘極。
在一個優選的實施方式中，閘電容具有薄閘氧，其閘氧層厚度比兩個選擇電晶體的薄。更優選地，所述的檢測電晶體也具有薄閘氧，其閘氧層厚度比兩個選擇電晶體的薄。
在另一個優選的實施方式中，所述的閘電容的閘氧層下方具有離子摻雜區，位於基底中，與閘氧層的整個下表面全部交疊。
在另一個優選的實施方式中，所述的兩個選擇電晶體與檢測電晶體的類型相同，閘電容的離子摻雜區的類型與三個電晶體的類型也相同。更優選地，兩個選擇電晶體和檢測電晶體是NMOS電晶體，閘電容的閘氧層下方的離子摻雜區是N型摻雜區。
在再一個優選實施方式中，所述的第一選擇電晶體與第二選擇電晶體共用一個閘極。
本發明的第二方面涉及一種一次性編程記憶單元組，它包括4個本發明上述的記憶單元，排佈成2行×2列的中心對稱的陣列，所有記憶單元的基底合併成一體；組中每行中的兩個記憶單元呈左右鏡像對稱，其中兩個單元中的兩個檢測電晶體共用一個源極，它們的汲極分別與其單元內的第一選擇電晶體的源極重合；兩個閘電容左右相鄰居於該行的中間，互不接觸，每個閘電容的離子摻雜區分別與其單元內的第二選擇電晶體的源極接合；一個單元中的兩個選擇電晶體列於組的一側邊，另一個單元的兩個選擇電晶體列於組的另一側邊；每列中的兩個記憶單元呈上下鏡像對稱，該列中的所有選擇電晶體上下對齊，兩個單元中上下相鄰的兩個第二選擇電晶體或兩個第一選擇電晶體的閘極相連。
在一個優選的實施方式中，組中的4個記憶單元的結構、組成、和成分都相同。
在另一個優選的實施方式中，所述組中還包含：每行中有一根公用線，連接至該行中兩個檢測電晶體的共用源極；每行中有一根位線，連接至該行中各記憶單元的第一選擇電晶體的汲極；每行中有一根編程底線，連接至該行中各記憶單元的第二選擇電晶體的汲極；每行中有一根編程線，連接至該行中各記憶單元的閘電容與檢測電晶體的共用閘極；每列中有兩根/或一根字線，分別連接至該列中各記憶單元中的第一和第二選擇電晶體的兩個閘極/或第一與第二選擇電晶體的共用閘極。
本發明的第三方面涉及一種一次性編程記憶體，它包括：至少一個本發明上述的記憶單元組，組成一個陣列，該陣列中每組的排佈方式都相同，而且各組的記憶單元的基底合併成一體，形成陣列的基底；其中：每行中相鄰兩組的左右相鄰的兩個第一選擇電晶體共用一個汲極，左右相鄰的兩個第二選擇電晶體也共用一個汲極；每列中相鄰兩組的上下相鄰對齊的兩個第二選擇電晶體或兩個第一選擇電晶體的閘極相連；每行中各組的公用線、位線、編程底線、和編程線分別連通起來，形成該行的公用線、位線、編程底線、和編程線；每列中各組的兩根/或一根字線分別連通/或連通起來，形成該列的兩根/或一根字線。
在一個優選的實施方式中，所述的陣列中的各組的結構、組成、和成分，都完全相同。
本發明的反熔絲型一次性編程記憶單元及其記憶體，通過優化的結構和排佈方式，可以快速高效地實施擊穿編程，性能穩定可靠；而且功耗低、編程和讀出速度快、讀出靈敏度高，還可以與先進的標準工藝兼容製備。
本發明的一次性編程記憶單元及其記憶體，可以採用130nm、110nm、90nm、或自55nm以下至7nm的標準工藝製造。
附圖中相同的編號指示相似的元件。
本發明的實施方式通過示例方式來說明，不局限於附圖的圖片所示的例子。應當理解，附圖僅示出了本發明的某些實施例，因此不應被看作是對範圍的限定，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他相關的實施方式及其附圖。
本發明的記憶單元結構，可以與先進的標準工藝兼容製備，而且性能穩定可靠，功耗低、編程和讀出速度快、靈敏度高。
在本發明的反熔絲型一次性編程（OTP）記憶單元，包括兩個選擇電晶體、一個閘電容、和一個檢測電晶體。其中第一選擇電晶體與檢測電晶體串聯，第二選擇電晶體與閘電容串聯。檢測電晶體與閘電容共用一個閘極。
所述三個電晶體各自包括閘極、閘極下方的閘氧層、和閘氧層下方的汲極和源極。閘電容包括閘極、閘極下方的閘氧層、和閘氧層下方的離子摻雜區。它們位於P井（PW）或N井中，具體地，所述汲極和源極、以及離子摻雜區位於P井或N井內。所述P井或N井位於P型基底中，所述井優選P井。
閘電容的離子摻雜區與第二選擇電晶體的源極重合。在編程操作中，使第二選擇電晶體導通，由此閘電容的閘氧層下方的離子摻雜區，通過與其串聯的第二選擇電晶體得到低電勢。同時向閘電容的閘極施加高電勢，閘氧層在兩側電壓差作用下發生擊穿。
檢測電晶體的汲極與第一選擇電晶體的源極重合。在編程操作中，使第一選擇電晶體導通，由此檢測電晶體的汲極通過與其串聯的第一選擇電晶體得到高電勢，同時向檢測電晶體的源極也施加高電勢，這樣檢測電晶體在擊穿編程時受到保護，不被擊穿；並在擊穿編程後的讀取操作中，放大讀出電流，提高讀出速度和靈敏度。
兩個選擇電晶體的閘氧層厚度為常規值，優選兩者厚度相等。
閘電容優選具有薄閘氧，其閘氧層厚度比兩個選擇電晶體薄。這樣，其操作電壓可以降低，功耗也得以降低，而且編程速度也可以提高。同時，在本發明的結構中，檢測電晶體也優選具有薄閘氧，由此可進一步降低功耗，並提高讀出速度。更優選閘電容的閘氧層厚度與檢測電晶體的閘氧層厚度相等。
選擇電晶體與閘電容的閘氧層厚度之比為1.1:1～20:1，優選1.2:1～15:1，更優選1.3:1～10:1，再優選1.4:1～5:1，最優選1.5:1～3.5:1。相似地，選擇電晶體與檢測電晶體的閘氧層厚度之比為1.1:1～20:1，優選1.2:1～15:1，更優選1.3:1～10:1，再優選1.4:1～5:1，最優選1.5:1～3.5:1。
閘電容的閘氧層下方具有離子摻雜區，位於基底中。在基底中有井的情形下，位於基底中的井中。所述離子摻雜區優選交疊閘氧層的整個下表面。這樣可以有效阻止擊穿編程和讀出過程中閘極與基底之間的漏電流。
在本發明的記憶單元中，第一選擇電晶體與檢測電晶體類型相同，第二選擇電晶體的類型與閘電容的離子摻雜區的類型相同。優選三個電晶體的類型均相同，閘電容的離子摻雜區類型與三個電晶體的源汲極類型也相同。
更優選地，兩個選擇電晶體和檢測電晶體是NMOS電晶體，閘電容的閘氧層下方的離子摻雜區是N型摻雜區。在該情形下，優選基底中有一個P井，三個NMOS電晶體和閘電容位於該P井中。
在兩個選擇電晶體類型相同的情形下，優選第一選擇電晶體與第二選擇電晶體的閘極連通，共用一個閘極，這樣記憶單元結構可以進一步簡化，而且操作更便捷，可以同時導通或關閉兩個選擇電晶體。
兩個選擇電晶體也可以不共用閘極，這樣在編程操作啟動之前，可以先導通第一選擇電晶體，使檢測電晶體的汲極得到高電勢，並向其源極施加高電勢，然後導通第二選擇電晶體，實施編程。這樣可以更好地在編程過程中保護檢測電晶體，不被擊穿。
本發明的一次性編程記憶單元組，包括4個本發明上述的記憶單元，排佈成2行×2列的中心對稱的陣列，所有記憶單元的基底合併成一體。
記憶單元組中每行中的兩個記憶單元呈左右鏡像對稱，其中兩個單元的兩個檢測電晶體共用一個源極，兩個閘電容左右相鄰居於行中間，互不接觸；一個單元中的兩個選擇電晶體列於組的一側邊，另一個單元的兩個選擇電晶體列於組的另一側邊。每列中的兩個記憶單元呈上下鏡像對稱，每列中的四個選擇電晶體上下對齊，兩個單元的上下相鄰對齊的兩個第二選擇電晶體或兩個第一選擇電晶體的閘極上下連通成一體。
在每個記憶單元中的第一和第二選擇電晶體共用一個閘極的情形下，每列中的4個選擇電晶體的閘極連通，形成一個共用閘極。
優選地，記憶單元組中的4個記憶單元的結構、組成、和成分都相同。
本發明的記憶單元組優選還包含：每行中有一根公用線、位線、編程底線、和編程線，分別連接至該行中兩個檢測電晶體的共用源極、該行中各記憶單元的第一選擇電晶體的汲極、該行中各記憶單元的第二選擇電晶體的汲極、和該行中各記憶單元的閘電容與檢測電晶體的共用閘極；每列中有兩根/或一根字線，分別連接至該列中各記憶單元中的第一和第二選擇電晶體的兩個閘極/或第一與第二選擇電晶體的共用閘極。
本發明的一次性編程記憶體，包含至少一個本發明上述的記憶單元組，組成一個陣列，該陣列中每組的排佈方式都相同，而且各組的記憶單元的基底合併成一體，形成陣列的基底。
在陣列中，每行中相鄰兩組的左右相鄰的兩個第一選擇電晶體共用一個汲極，左右相鄰的兩個第二選擇電晶體也共用一個汲極；每列中相鄰兩組的上下相鄰對齊的兩個第二選擇電晶體或兩個第一選擇電晶體的閘極連通；每行中各組的公用線、位線、編程底線、和編程線分別連通起來，形成該行的公用線、位線、編程底線、和編程線；每列中各組的兩根/或一根字線分別連通/或連通起來，形成該列的兩根/或一根字線。
在每組中的每個單元的第一和第二選擇電晶體共用一個閘極的情形下，每列中的所有選擇電晶體的閘極連通，形成一個共用閘極。
優選地，在所述的陣列中，各組的結構、組成、和成分，都完全相同。
在本發明記憶單元組及其陣列中，每個非易失性記憶單元都可以獨立地進行編程。
本發明的一次性編程記憶單元及其記憶體，可以採用行業內成熟的常規工藝製備，例如130nm、110nm、90nm標準工藝，也可以採用先進工藝製備，例如自55nm以下至7nm的標準工藝。
在兩個選擇電晶體與閘電容的閘氧層厚度不同的情形下，在製備工藝中，不同的閘氧層厚度也由業界通用的生長方式形成。例如，通過熱氧化方法，在欲生成選擇電晶體閘氧層和閘電容閘氧層的區域，先生長一層閘氧達到厚度1，然後將欲生成閘電容閘氧層的區域上已生成的閘氧層1通過濕式蝕刻全部去除；然後再次通過熱氧化方法，在選擇電晶體和閘電容的閘氧區域同時形成一層新閘氧，達到所需的閘電容的厚度。其中厚度1為選擇電晶體閘氧層與閘電容閘氧層的厚度之差。具有薄閘氧層的檢測電晶體，其閘氧層的生長方式與上述閘電容的相同。
閘電容的閘氧層下方的N型離子摻雜區優選與閘氧層的整個下表面完全交疊，其通過摻雜區擴展步驟或離子佈植步驟形成。具體地，在上述的標準工藝中，在形成電晶體的源汲極的常規步驟中，在閘電容的閘極兩側，同時形成兩個N型離子摻雜區，然後將兩個離子摻雜區擴展，使閘極及其閘氧層下方的通道區形成N型擴展區；或者在形成兩個N型離子摻雜區之前，向兩個摻雜區之間的通道區域進行N型離子佈植，使閘極與閘氧層下方形成N型摻雜通道區，然後在閘極兩側形成兩個離子摻雜區。
下面結合附圖對本發明的記憶單元及其組結構和陣列結構進行描述。顯然，附圖中所描述的具體實施方式僅僅是本發明的一部分實施方式，而不是全部的實施方式。通常在此處附圖中描述和示出的本發明實施方式的組件可以以各種不同的配置來佈置和設計。因此，以下對附圖中提供的本發明的實施方式的詳細描述，並非旨在限制要求保護的本發明的範圍，而是僅僅表示本發明的選定實施方式。基於本發明的實施方式，本領域技術人員在沒有做出創造性勞動的前提下所獲得的所有其他實施方式，都屬本發明保護的範圍。
圖1A示出了本發明一個實施方式中的記憶單元的俯視圖。圖1B～1E分別示出了該記憶單元沿剖面線a-a、b-b、c-c、d-d得到的剖面圖。
該記憶單元包含第一選擇電晶體S1、與S1串聯的檢測電晶體T1、第二選擇電晶體S2、和與S2串聯的閘電容C1。其中檢測電晶體T1與閘電容C1共用一個閘極，而且兩個選擇電晶體S1和S2共用一個閘極。
S1、S2、和T1類型相同，都是NMOS電晶體，各自包括閘極、閘極下方的閘氧層、和閘氧層下方的N型汲極和N型源極。閘電容C1包括閘極、閘極下方的閘氧層、和閘氧層下方的N型離子摻雜區。它們均位於P井（PW）中，P井位於P型基底中。
其中兩個選擇電晶體S1和S2中的閘氧層厚度相等，T1和C1中的閘氧層厚度相等。兩個選擇電晶體的閘氧層厚度是常規值，T1和C1的閘氧層厚度比選擇電晶體的薄。選擇電晶體與檢測電晶體T1（或閘電容C1）的閘氧層厚度之比為3.5:1。
檢測電晶體T1、閘電容C1、和選擇電晶體S1與S2是在同一110nm標準工藝平台上製備得到的器件，其中檢測電晶體T1和閘電容C1是1.5V器件，選擇電晶體S1與S2是5V器件。檢測電晶體T1和閘電容C1是薄閘氧的低壓器件，位於低壓P井（LVPW）中，選擇電晶體S1和S2是厚閘氧的中壓器件，位於中壓P井（MVPW）中。
第一選擇電晶體S1的汲極連接位線（BL），源極與檢測電晶體T1的汲極重合，檢測電晶體T1的源極連接公用線（COM）。
第二選擇電晶體S2的汲極連接編程底線（PS），源極與閘電容C1的N型摻雜區接合。閘電容C1的N型摻雜區交疊其閘氧層的整個下表面。
兩個選擇電晶體S1,S2的共用閘極連接字線（WL），檢測電晶體與閘電容的共用閘極連接編程線（PL）。該記憶單元中只有一根字線WL。
圖1D～1E中的FOX是淺溝槽隔離區，裡面填充有厚場氧化物。電晶體和閘電容均被淺溝槽圍繞。
兩個選擇電晶體S1和S2的閘極也可以不共用，如圖2所示。在該情形下，第一選擇電晶體S1的閘極連接字線1（WL1），第二選擇電晶體S2的閘極連接字線2（WL2）。
圖3示出了4個圖1A所示記憶單元所組成的組陣列的俯視圖。圖4是該組陣列的電路圖。
該組陣列中的4個記憶單元位於同一個P型基底中，排佈成2行×2列的中心對稱的陣列。組中4個記憶單元相同，包括結構、組成、和成分等完全相同，只是排佈位置和方向不同。
第一行中的兩個記憶單元101和102，呈左右鏡像對稱，兩個單元的兩個檢測電晶體T1共用一個源極，連接至一條公用線COM0。兩個閘電容C1左右相鄰居於行的中間，互不接觸。記憶單元101中的兩個選擇電晶體列於組的右側邊，記憶單元102的兩個選擇電晶體列於組的左側邊。
第二行中的兩個記憶單元103和104，與第一行的排佈相同，但與第一行呈上下鏡像對稱。
第一列中的兩個記憶單元101和103，呈上下鏡像對稱，兩個記憶單元101、103的上下相鄰的兩個第二選擇電晶體S2的閘極上下連通。因為每個記憶單元內的第一與第二選擇電晶體共用一個閘極，所以第一列中的4個選擇電晶體共用一個閘極，均連接至一條字線WL0。
第二列中的兩個記憶單元102和104，與第一列的排佈相同，但與第一列呈左右鏡像對稱。
每行中兩個記憶單元的緊鄰的兩個低壓P井（LVPW）合併成一體。
每列中兩個記憶單元的兩個中壓P井（MVPW）合併成一體，兩個低壓P井（LVPW）也合併成一體。
在陣列中，每行中有一根公用線COM，連接至該行中兩個緊鄰的檢測電晶體的共用源極；每行有一根位線BL和編程底線PS，分別連接至該行中各記憶單元的第一選擇電晶體S1的汲極和第二選擇電晶體S2的汲極；有一根編程線PL，連接至該行中各記憶單元的閘電容與檢測電晶體的共用閘極。每列中有一根字線WL，連接至該列中記憶單元的選擇電晶體的共用閘極。
圖5示出了圖3所示記憶單元組陣列在不同操作期間所連接的偏壓信號。
所述記憶單元組中的每個記憶單元都可以獨立地進行編程。在編程期間，編程單元的閘電容的閘極與閘氧層下方的N摻雜區元之間被施加高電壓差，導致閘氧層擊穿，從N摻雜區至閘極形成導電通路。
例如，指定組中的記憶單元101為編程單元。記憶單元101這樣進行編程：分別驅動字線WL和編程線PL的電勢至5.0v和4.5v，驅動位線BL和公用線COM的電勢為1.5v，PS和P井（LVPW和MVPW）電勢為0v。字線WL的高電勢使選擇電晶體S1和S2快速導通，由此閘電容C1的N離子摻雜區獲得與編程底線PS相等的電勢0v；同時檢測電晶體T1的汲極獲得與選擇電晶體S1的汲極相等的電勢，即位線BL的電勢1.5v。閘電容的閘極通過編程線PL得到高電勢4.5v，其下方的N離子摻雜區的電勢為0v，由此在閘氧層的兩側形成高電壓差，導致閘氧層擊穿，發生編程。雖然檢測電晶體T1的閘極也通過編程線PL得到高電勢4.5v，但是其汲極和源極（COM）的電勢為1.5，閘氧層兩側的電壓差不足以導致擊穿發生。
記憶單元102的字線WL的電勢為0v，其他的驅動電勢與單元101相同。兩個選擇電晶體不能導通，由此閘電容C1的下方的N離子摻雜區呈懸空態。雖然閘電容的閘極（編程線PL）的電勢為4.5v，閘氧層兩側缺乏導致擊穿的電壓差，不能被擊穿編程。
記憶單元103的編程線PL的電勢為0v，其他的驅動電勢與記憶單元101相同。閘電容的閘極電勢0v與下方的N離子摻雜區的電勢0v相等，閘氧層不能被擊穿編程。
記憶單元104的字線WL、編程線PL、和編程底線PS的電勢均為0v。選擇電晶體不能導通，而且閘電容的閘極電勢為0v，閘氧層不能被擊穿編程。
在讀出操作中，串聯的檢測電晶體T1和選擇電晶體S1均需要導通，而且檢測電晶體T1的源極（COM）與汲極之間存在電壓差，那麼自檢測電晶體T1的源極（COM）至選擇電晶體S1的汲極（BL）之間，就產生讀出電流。
指定記憶單元101為讀取單元。驅動字線WL和位線BL的電勢為1.5v，編程底線PS為1v，公用線COM和P井電勢為0v，編程線PL呈懸浮態。字線WL的1.5v電勢使選擇電晶體S1和S2導通，由此閘電容C1的N型摻雜區獲得與編程底線PS相等的電勢1v，檢測電晶體T1的汲極獲得與選擇電晶體S1的汲極相等的電勢，即位線BL的電勢1.5v。由於閘電容的閘氧層擊穿，形成導電通路，其閘極的電勢與下方的N型摻雜區相等。該閘極電勢大於薄閘氧檢測電晶體T1的閾值，導致檢測電晶體T1導通。由於檢測電晶體T1的源極（COM）電勢0v與汲極電勢1.5v之間有電壓差，自源極至汲極之間，產生讀出電流。
記憶單元102的字線WL為0v，其他的驅動電勢與記憶單元101相同。選擇電晶體不能導通，而且閘電容C1的閘氧層也沒有被擊穿編程，編程線PL又呈懸浮態，因此閘電容的閘極不能獲得電勢，由此檢測電晶體T1不能導通，而且其源極與汲極之間沒有電壓差，不能產生讀出電流。
記憶單元103的位線BL和編程底線PS的電勢為0v，其他的驅動電勢與單元101相同。由於字線WL為1.5v，選擇電晶體S1和S2導通，閘電容C1的下方的N型摻雜區獲得0v電勢。由於閘電容的閘氧層沒有擊穿編程，而且編程線PL懸浮，閘極不能獲得電勢，由此檢測電晶體T1不能導通，不能產生讀出電流。
記憶單元104的相關驅動電勢均為0v，而且編程線PL懸浮。兩個選擇電晶體和檢測電晶體T1均不能導通，不能自檢測電晶體T1的源極（COM）至汲極（BL）產生讀出電流。
與圖1A所示記憶單元相同，圖2所示的記憶單元也可以排佈成圖3所示的2×2陣列，其陣列排佈方式、陣列結構、與操作方式，均與上述圖1A所示的記憶單元的相同；其操作期間的偏壓信號與圖5所示的相似，不同在於：圖2所示記憶單元陣列中，每列有兩條位線，分別連接該列中各記憶單元的第一選擇電晶體和第二選擇電晶體，兩條位線在各操作過程中的電勢值均相同，也與圖5中的位線BL的各操作過程中的電勢相同。
圖6示出了多個圖3所示記憶單元組所形成的陣列的俯視圖。陣列中每組的排佈方式都相同，而且各組的記憶單元的基底合併成一體，形成陣列的基底。
在該陣列中，每行中相鄰兩組的左右相鄰的兩個第一選擇電晶體共用一個汲極，左右相鄰的兩個第二選擇電晶體也共用一個汲極；每列中相鄰兩組的上下相鄰對齊的兩個第一選擇電晶體S1的閘極上下連通。因為每列中每組的4個選擇電晶體共用一個閘極，所以每列中所有的選擇電晶體連通，形成一個共用閘極。每行中各組的公用線、位線、編程底線、和編程線分別連通起來，形成該行的公用線、位線、編程底線、和編程線；每列中各組的字線連通起來，形成該列的字線。
每行中相鄰兩組的緊鄰的兩個中壓P井（MVPW）合併成一體。每列中所有組的低壓P井（LVPW）合併成一體，中壓P井（MVPW）也合併成一體。
本發明的反熔絲型一次性編程（OTP）記憶單元及其儲存陣列，可以與先進的標準工藝兼容製備，而且性能穩定可靠，功耗低、編程和讀出速度快、靈敏度高。
101~104:記憶單元
S1:第一選擇電晶體
S2:第二選擇電晶體
T1:檢測電晶體
C1:閘電容
LVPW:低壓P井
MVPW:中壓P井
BL,BL0,BL1:位線
COM,COM0,COM1:公用線
WL,WL0,WL1,WL2:字線
PL,PL0,PL1:編程線
PS,PS0,PS1:編程底線
FOX:淺溝槽隔離區
圖1A示出了本發明一個實施方式中的記憶單元的俯視圖。
圖1B～1E分別示出了圖1A所示記憶單元沿剖面線a-a、b-b、c-c、d-d得到的剖面圖。
圖2示出了本發明另一個實施方式中的記憶單元的俯視圖。
圖3示出了本發明一個實施方式中的記憶單元組的陣列俯視圖。
圖4示出了圖3所示記憶單元組的陣列電路圖。
圖5示出了圖3所示記憶單元組陣列在不同操作期間所連接的偏壓信號。
圖6示出了多個圖3所示記憶單元組所形成的陣列的俯視圖。
S1:第一選擇電晶體
S2:第二選擇電晶體
T1:檢測電晶體
C1:閘電容
LVPW:低壓P井
MVPW:中壓P井
BL:位線
COM:公用線
WL:字線
PL:編程線
PS:編程底線
Claims (12)
- 一種一次性編程記憶單元，包括： 第一選擇電晶體、一個檢測電晶體、第二選擇電晶體、和一個閘電容，位於一個基底中； 其中第一選擇電晶體與檢測電晶體串聯，第二選擇電晶體與閘電容串聯；而且檢測電晶體與閘電容共用一個閘極。
- 如請求項1所述的一次性編程記憶單元，其中所述的閘電容具有閘氧層，所述閘電容的閘氧層厚度比兩個選擇電晶體的閘氧層薄。
- 如請求項2所述的一次性編程記憶單元，其中所述的檢測電晶體也具有閘氧層，所述檢測電晶體的閘氧層厚度比兩個選擇電晶體的閘氧層薄。
- 如請求項1至3中任一項所述的一次性編程記憶單元，其中所述的閘電容的閘氧層下方具有離子摻雜區，位於基底中，交疊閘氧層的整個下表面。
- 如請求項1至3中任一項所述的一次性編程記憶單元，其中所述的兩個選擇電晶體與檢測電晶體的類型相同。
- 如請求項4所述的一次性編程記憶單元，其中所述的兩個選擇電晶體和檢測電晶體是NMOS電晶體，閘電容的閘氧層下方的離子摻雜區是N型摻雜區。
- 如請求項5所述的一次性編程記憶單元，其中所述的第一選擇電晶體與第二選擇電晶體共用一個閘極。
- 一種一次性編程記憶單元組，包括： 4個如請求項1至7中任一項所述的一次性編程記憶單元，排佈成2行×2列的中心對稱的陣列，所有的一次性編程記憶單元的基底合併成一體； 每行中的兩個一次性編程記憶單元呈左右鏡像對稱，其中兩個一次性編程記憶單元中的兩個檢測電晶體共用一個源極，它們的汲極分別與其一次性編程記憶單元內的第一選擇電晶體的源極重合；兩個閘電容左右相鄰居於該行的中間，互不接觸，每個閘電容的離子摻雜區分別與其一次性編程記憶單元內的第二選擇電晶體的源極接合；一個一次性編程記憶單元中的兩個選擇電晶體列於所述一次性編程記憶單元組的一側邊，另一個一次性編程記憶單元的兩個選擇電晶體列於所述一次性編程記憶單元組的另一側邊； 每列中的兩個一次性編程記憶單元呈上下鏡像對稱，該列中所有選擇電晶體上下對齊，兩個一次性編程單元中上下相鄰的兩個第二選擇電晶體或兩個第一選擇電晶體的閘極相連。
- 如請求項8所述的一次性編程記憶單元組，所述的4個一次性編程記憶單元的結構、組成、和成分都相同。
- 如請求項8或9所述的一次性編程記憶單元組，還包含： 每行中有一根公用線，連接至該行中兩個檢測電晶體的共用源極； 每行中有一根位線，連接至該行中各一次性編程記憶單元的第一選擇電晶體的汲極； 每行中有一根編程底線，連接至該行中各一次性編程記憶單元的第二選擇電晶體的汲極； 每行中有一根編程線，連接至該行中各一次性編程記憶單元的閘電容與檢測電晶體的共用閘極； 每列中有兩根/或一根字線，分別連接至該列中各一次性編程記憶單元中的第一選擇電晶體和第二選擇電晶體的兩個閘極/或第一選擇電晶體與第二選擇電晶體的共用閘極。
- 一種一次性編程記憶體，包括： 至少一個如請求項8至10中任一項所述的一次性編程記憶單元組，組成一個陣列，該陣列中每個一次性編程記憶單元組的排佈方式都相同，而且各個一次性編程記憶單元組中的一次性編程記憶單元的基底合併成一體，形成陣列的基底；其中： 每行中相鄰兩個一次性編程記憶單元組的左右相鄰的兩個第一選擇電晶體共用一個汲極，左右相鄰的兩個第二選擇電晶體也共用一個汲極； 每列中相鄰兩個一次性編程記憶單元組的上下相鄰對齊的兩個第二選擇電晶體或兩個第一選擇電晶體的閘極相連； 每行中各個一次性編程記憶單元組的公用線、位線、編程底線、和編程線分別連通起來，形成該行的公用線、位線、編程底線、和編程線； 每列中各個一次性編程記憶單元組的兩根/或一根字線分別連通/或連通起來，形成該列的兩根/或一根字線。
- 如請求項11所述的一次性編程記憶體，其中在所述的陣列中，各個一次性編程記憶單元組的結構、組成、和成分，都完全相同。
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