JP2782501B2

JP2782501B2 - 不揮発性半導体メモリ装置の作製方法

Info

Publication number: JP2782501B2
Application number: JP7113841A
Authority: JP
Inventors: 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1995-04-14
Filing date: 1995-04-14
Publication date: 1998-08-06
Anticipated expiration: 2013-08-06
Also published as: JPH07288292A

Description

【発明の詳細な説明】【０００１】【発明の概要】この発明によって作製される不揮発性メ
モリは、ＭＥＳ−ＦＥＴ（ショットキ障壁を利用した金
属−半導体構造を有する電界効果トランジスタ）とＭＩ
Ｓ−ＦＥＴ（金属−絶縁物−半導体構造を有する絶縁ゲ
イト型電界効果トランジスタ）との特徴をかねそなえた
ものであって、ＤＬＣ−ＭＩＳ−ＦＥＴ（ディプレッシ
ョン領域制御型電界効果トランジスタ、以下本発明にお
いては略してＤＩＳ−ＦＥＴと称する）の特徴を生かし
た不揮発性メモリ装置の作製方法に関するものである。【０００２】本発明方法により作製される不揮発性メモ
リは、従来のＭＩＳ−ＦＥＴが単にその素子の大きさを
微細化していったが、ソース、ドレイン間をオフ状態で
不本意に流れてしまうリーク電流が発生するショートチ
ャネル効果によりそのパターンをスケールダウン（微細
化）できない限界すなわち０．１〜１μのチャネル長を
有するＭＩＳ−ＦＥＴと同等またはそれ以上のスピード
を有するものであり、従来にはみられない効果を有する
半導体装置である。【０００３】本発明方法により作製される不揮発性メモ
リは、その基本的な特徴として、(1) 低電圧動作を行な
うこと（０．１〜２Ｖ）、(2) バルクモビリティ（μ_e
〜１５００cm ² ／Ｖsec,μ_i〜５００cm ² ／Ｖsec ）を
利用し従来より知られている表面移動度が支配的なＭＩ
Ｓ−ＦＥＴより３〜８倍の速度を同一パターン、スケー
ルにて有する、(3) 空乏層障壁をゲイト電極の仕事関数
または不純物レベルにより制御すること、(4) ＭＥＳ−
ＦＥＴに比べて相補型を同一基板上に製造できること、
(5) 絶縁膜に窒化珪素を用いることによりＭＥＳ−ＦＥ
Ｔに比べて高信頼性、耐熱性を有すること、(6) セルフ
アライン型であり従来よりのＭＩＳ−ＦＥＴの特徴をそ
のまま利用できること、(7) バルクの多数キャリアを利
用するため、チャネル長が０．１μｍにすることもで
き、またサブスレッシュホールド電流のリークがきわめ
て少ないこと、(8) システム設計に公知のＬＳＩ技術、
ＣＡＤ技術がそのまま応用できること、(9) ＤＩＳ−Ｆ
ＥＴの領域の耐熱性を有するため多層配線が可能なこ
と、(10)不揮発性ＲＡＭへの応用が可能であること、が
あげられる。【０００４】以上のこれまでのＩＣ、ＬＳＩ、ＶＬＳＩ
業界も望んでいた多くの特徴をすべてかねそなえること
ができるというきわめて大きな効果を有する。【０００５】【従来の技術】従来、本発明方法により作製される半導
体装置と比較的相似の構造を有するトランジスタとして
ＭＥＳ−ＦＥＴが知られている。これを図１にそのたて
断面図を示した。基板半導体（１）は逆導電型の領域
（２）をソース（５）ドレイン（６）よりもライトドー
ピングのイオン注入法により作製する。さらにこの半導
体領域（２）に対し白金（３）のショットキ障壁を作
る。このショットキ障壁により半導体領域中に空乏層を
作りソースからドレインに流れる電流を制御しようとす
るものである。【０００６】【従来技術の問題点】しかしこの構造において白金が直
接シリコン半導体（２）に接するため、製造ばらつきを
有する。さらに従来はＰチャネル型ができない。加えて
耐熱性がない。電極（３）とソース（５）、ドレイン
（６）がショートしやすいため空隙（６０）を設けなけ
ればならない等の多くの欠点があった。【０００７】本発明の不揮発性メモリ装置の作製方法で
作製される不揮発性メモリは、ＭＥＳＦＥＴの有する低
電圧動作、バルクモビリティを利用しているという特徴
を生かしつつ前記した欠点を除去しようとしたＤＩＳ−
ＦＥＴの特徴を生かした発明であって、以下にＤＩＳ−
ＦＥＴの構造及び作製方法を詳細を説明する。【０００８】図２に示す半導体装置は、本発明の前提と
なるＤＩＳ−ＦＥＴのたて断面図の実施例を示す。図２
（Ａ）に示すように、半導体例えば珪素（結晶方位（１
００）のＰ^-（ρ≧１０Ωcm以上）型を半導体基板
（１）として用いた。さらにこの上面を選択的に窒化珪
素等によりマスクをし、公知の高圧（約１０〜１５気
圧）中で８００〜１０００℃にて０．５〜２μｍの厚さ
に選択酸化をしてフィールド絶縁物（７）を形成させ
た。さらにこの基板にＰ型領域（１０）を０．３〜１μ
ｍの厚さにイオン注入法を用いて形成せしめ、加えてこ
の上面に半導体領域（２）を５０〜３０００Å特に１０
０〜５００Åの厚さに第２回目のイオン注入法を用いて
作製した。この半導体領域（２）は空乏層を作りその空
乏層はその下面すなわち（２）−（１０）の接合面にま
で容易に電極の電位により拡がりうる程度にライトドー
プでなければならない。その不純物濃度は１０¹⁴〜３×
１０¹⁶cm^-3に制御した。さらにソース（５）、ドレイン
（６）を第３のイオン注入により１０¹⁷〜１０¹⁹cm^-3の
濃度に作製した。この一対の不純物領域間は０．１〜１
μｍの距離とした。ソース（５）、ドレイン（６）の製
造は半導体領域（２）及びその下側にノーマリーオフの
状態で例えば０．１〜１μｍとチャネル長を短くしたソ
ース、ドレイン間に不本意の１０^-9〜１０^-12 Ａ（アン
ペア）のオーダの前記リーク電流が流れてしまうという
ショートチャネル効果の発生を予防する半導体層（１
０）の作製とその順序を変更してもよい。【０００９】前記構造のＦＥＴは、半導体層の表面を十
分清浄にした後、この上面に窒化珪素被膜（８）を２〜
１００Åの厚さに形成させた。この窒化珪素の作製は以
下の２つを使用した。すなわちプラズマ窒化法を用いる
ことができる。このプラズマ窒化法とはこの半導体を
０．１〜１０ｔｏｒｒの圧力の雰囲気にひたしこの雰囲
気をアンモニア（ＮＨ₃）または窒素（Ｎ₂）と水素
（Ｈ₂）との混合気体にひたし加えてこの気体を５〜５
０００ＭＨ_z例えば１３．５６ＭＨ_zにて誘導プラズマ
化した。反応性窒化物気体を化学的に活性にして半導体
表面を窒化したものである。半導体基板の温度を室温度
〜３００℃にて２〜３０Åの膜厚が３００〜８００℃に
おいて２０〜２００Åの膜厚を得ることができる。【００１０】このように半導体表面に窒化珪素膜を形成
することにより、この窒化被膜がトンネル電流を流しう
る程度にうすくても実質的にＭＩＳ−ＦＥＴの変型とし
てのＤＩＳ−ＦＥＴとして作用しうる。かかるプラズマ
窒化法において形成される被膜はＳi₃Ｎ₄の構成を有す
る窒化珪素膜となるが、半導体基板（１）の表面にナチ
ュラル・オキサイドが存在する場合は、ＳｉＯ_x Ｎ_yの
構成になる。【００１１】プラズマ窒化法ではなくイオン注入法によ
り半導体の表面近傍に窒素を注入して窒化被膜を作って
もよい。【００１２】さらにかかる絶縁膜ではなく、半絶縁膜を
用いることもできる。半絶縁膜は半導体表面上に０．０
０１〜１ｔｏｒｒの圧力にてＳｉＨ₄ ／ＮＨ₃／Ｈ₂＝
１／０．５〜１０／０〜５０の割合にて混合し半導体上
の被形成面上に気相成長（５００〜８００℃）させた。
またプラズマ気相法（室温〜５００℃）により２〜１０
０Åの膜厚に形成してもよい。かかる場合はＳｉ₃ Ｎ
_4-x（０．５＜ｘ＜４）であり半絶縁膜が形成された。【００１３】前記構造のＦＥＴにおいては、かかる絶縁
膜の存する界面準位密度は３×１０¹⁰cm^-2以下特に１×
１０¹⁰cm^-2以下であり、界面電荷によるＶ_THのドリフト
は０．１Ｖ以下特に０．０１Ｖ以下であることがきわめ
て重要である。界面準位が大きい場合は、この準位によ
り半導体基板（１）に発生させるエネギバンドの曲がり
の方が電極によるそれを上まわりＣ／ＤＩＳ−ＦＥＴ
（相補型ＤＩＳ−ＦＥＴ）構成等が作りにくくなってし
まう。【００１４】そして、かかる絶縁または半絶縁膜（８）
上に次の工程としてホウ素を１０¹⁸cm^-3以上ドープした
半導体を減圧気相法またはプラズマ気相法により、０．
０３〜０．３μｍ特に０．１μｍの厚さに形成して電極
（９）を得た。このＦＥＴはＮチャネルであるため電極
（９）をＰ型にした。そしてその電極直下の半導体領域
（２）には電極（９）に電圧を加えない状態にて空乏層
（１１）（DEPLATIONLAYER ）が発生する。この空乏層
の下面はその下側（半導体領域の底面）にまで至ってい
るため、ノーマリ・オフ状態を作ることが重要である。【００１５】前記構造のＦＥＴは、絶縁または半絶縁膜
（８）を窒化珪素にて作製したためその不純物に対する
きわめてすぐれたマスク作用により電極中のホウ素は半
導体領域（８）の上表面にまで拡散等により至っていな
い。さらにこの不純物が窒化珪素中に入っていないた
め、この被膜中の電気伝導はその膜厚がうすいためによ
るトンネル電流またはフロアノードハイム電流によるリ
ーク電流のみであり、その電流値がばらつくことがなか
った。【００１６】絶縁または半絶縁膜（８）が２〜２００Å
特に３０〜８０Åとうすいため、初めてゲイト電極の仕
事関数の電位をそのまま半導体領域におよぼすことがで
きた。特にこの絶縁または半絶縁膜（８）が２〜２００
Å特に３０〜８０Åとしたのは図６に示した関係がある
からである。特にゲート絶縁膜の厚さを可変し、半導体
電極をＰ⁺型として、Ｎチャネル型ＤＩＳ−ＦＥＴにお
いて、基板のチャネル形成領域の不純物濃度をＮ^-の５
×１０¹⁵ｃｍ^-3とした場合、ゲート電極のフェルミレベ
ルと基板のフェルミレベルとは0.８Ｖの差がある。この
差を無くすべく半導体表面のエネルギバンドが曲がり、
お互いの差を無くそうとする。結果として半導体内部と
半導体表面との差は0.８Ｖと大きい。しかしゲート電極
と半導体表面との間に絶縁膜を介すると、その厚さが厚
くなるにつれてこの誘電体の部分で電位降下が生じ、結
果として半導体の表面でのエネルギーバンドの曲がりが
小さくなる。図６にこの関係を示す。即ち、この厚さの
関係より半導体の表面でのエネルギーバンドを実用上さ
しつかえない範囲で曲げるには２００Å以下の特に８０
Å以下にすると0.３Ｖ以上の差を作ることができる。し
かしその厚さが薄すぎるとゲート電極と基板との間にト
ンネル電流が流れすぎてしまうため、トンネル電流が流
れない範囲の３０Å以上となればよいことが判明した。
この厚さは、界面準位密度が３×１０¹⁰ｃｍ^-2以下でこ
の準位の影響が十分少ないことによって初めて成就でき
ることは明らかである。【００１７】前記構造のＦＥＴにおいて、前記膜（８）
にピンホールがある場合は、そのホールを通じて電極の
不純物が半導体領域の上部に拡散し、そこでＰＮ接合を
作る。この場合は局部的に作られたいわゆる接合型ＦＥ
Ｔ（JUNCTION TYPE FET またはJFET）ができる。このた
め空乏層のひろがりに局部性が発生してしまい周波数特
性が悪くなる。しかし、前記構造のＦＥＴの場合、かか
るピンホールがあってもそれがこのＤＩＳ・ＦＥＴの動
作を完全に否定するものでない。【００１８】この後ソース（５）及びドレイン（６）に
対して電極リード（１５）及び（１６）を同一導電型の
半導体または金属にてオーム接触を電極部で行なわしめ
て作製した。【００１９】図２（Ｂ）（Ｃ）は、（Ａ）のＡ−Ａ' に
対してそのエネルギバンド図を示したものである。図２
（Ｂ）は（Ａ）における半導体基板（１）または（１
０）に対応して（１０’）また半導体領域（２）に対応
して（２’）が、絶縁または半絶縁膜（８）に対応して
（８’）、電極（９）に対応して（９’）が、それぞれ
エネルギバンド巾にて示されている。（１１’）は空乏
層である。この空乏層があるためバンドは上に凸にな
り、このＤＩＳ−ＦＥＴはＮチャネルであり、電子をソ
ースからドレインに通すことができない。【００２０】しかし図２（Ｃ）に示す如く電極（９）に
０．１〜２Ｖ例えば０．３Ｖという電圧、この電圧はＩ
Ｇ−ＦＥＴ（絶縁ゲイト型電界効果トランジスタの２〜
２０Ｖの電圧）よりきわめて低い電圧であるが、かかる
低い正の電圧を加えることにより、エネルギバンドは
（２’）の部分が下側に下がり（１２）の部分を電流が
流れることができる。すなわちディプレッションレイヤ
ーが電気伝導を制御しているノーマリ・オフ型のＭＩＳ
型デバイスであるため、かかる半導体装置をＤＩＳ−Ｆ
ＥＴ(DEPLETION LAYER CONTROLLED METAL(SEMICONDUCTO
R)−INSULATION−SEMICONDUCTOR TYPE FIELD EFFCT TRA
NSISTOR)と呼ぶ。この電子はバルクキャリアであり、そ
の移動度として表面伝導のＩＧ−ＦＥＴがμ_e≒３００
〜５００cm ² ／Ｖsec に対し、μ_e≒１３００〜１５０
０cm ² ／Ｖsec と３〜５倍の移動度を有する。このバル
クモビリティが用いられることが前記構造のＦＥＴのき
わめて大きな特徴である。【００２１】さらに前記構造のＦＥＴの特徴として、チ
ャネルを形成するＮ型領域の下側にＰ^-型の基板よりも
高濃度のＰ型半導体領域を形成したため、ショートチャ
ネルリークがソース、ドレイン間に生じることを防ぐこ
とができた。そのため、チャネル長を１μ以下の０．１
〜１μｍにまで微細化可能となった。またゲイト電極は
Ｎチャネル型のＤＩＳ−ＦＥＴにおいてはＰ型の半導体
電極を用いた。これは白金、タングステン、金、モリブ
デン、タンタル、チタン、クロム、ニッケルまたはこれ
らの合金または混合物（例えばニクロム、モリブデン・
シリサイド、タングステン・シリサイド）であっても同
様の効果が期待できる。【００２２】前記構造のＦＥＴにおいては、従来のＭＥ
Ｓ−ＦＥＴが電極に白金しか使えなかったが、逆に仕事
関数の小さな金属またはＮ⁺型の半導体をも絶縁または
半絶縁膜を電極と半導体領域との間に介在させているた
め可能である。この場合はＰチャネル型のＤＩＳ−ＦＥ
Ｔができる。かかる場合の金属としてはアルミニュー
ム、マグネシューム、ベリリュームまたはバリュームの
如き仕事関数が４ｅＶよりも小さい金属であることが求
められる。これらを表にしてまとめると以下のようにな
る。【００２３】【表１】【００２４】前記構造のＦＥＴにおいて、電極に透明電
極を加えると光感性の半導体装置にすることができる。
すなわち導電性透明電極によりこの電極を通って照射さ
れた光がその下側の半導体領域中にて電子−ホール対を
発生させるとこの電子がＮチャネルにおいてはドレイン
に到り、きわめて高速のフオトセルを作ることができ
る。【００２５】図３（Ａ）、図３（Ｂ）は、本発明方法の
前提となる他の構造のＦＥＴを示している。図３（Ａ）
に示すように、Ｎ型の半導体上には選択酸化法等により
フイルド絶縁物（７）が設けられ、さらに第１のイオン
注入法により半導体領域（２）がＰ^-型にて５０〜３０
００Å特に５００〜８００Åの厚さに形成される。この
後これらの表面に窒化珪素膜を２０〜２００Åの厚さに
形成した後、ソース（５）、ドレイン（６）間の開口を
あけ、これらの上面全体にアモルフアスまたは多結晶の
非単結晶半導体珪素を形成する。さらにこの半導体膜
（０．０３〜０．３μｍ）を選択酸化して電極、リード
の部分を除き、酸化珪素に変成する。この選択酸化は酸
化される部分に対し酸素のイオン注入を行っても、また
電極、リードとなる部分上にマスク作用を有する窒化珪
素膜を形成し、水蒸気等の酸化性気体により酸化しても
よい。かくして第２のフイールド絶縁物（１４）が形成
される。この後ソース（５）、ドレイン（６）およびそ
れぞれのリード（１５）、リード（１６）に対し、硼素
の如きＰ⁺型不純物を１０¹⁷〜１０²¹cm^-3の濃度に添加
してＰ⁺の半導体をつくり、さらに電極（９）に対して
選択的にリンを１０¹⁸〜１０²²cm^-3の濃度に添加する。
この不純物は５００〜１０００℃特に６００〜７００℃
の温度での拡散で十分な程度に電極（９）、リード（１
５）、リード（１６）はうすく０．０５〜０．１μｍ程
度の厚さにすればよい。この後これら電極、リード上に
選択的にその導電性を増すため、多重構造に金属（１
９）、（１９’）を０．１〜０．５μｍの厚さに形成し
た。この金属はタングステン、モリブデンの如き高融点
金属であっても、またアルミニューム、チタン等の金属
であってもよい。【００２６】この上面に多重配線を行うためには、この
上面にＰＩＱ等のポリアミド系の有機被膜を形成し、そ
の電極、コンタクト穴を形成し、さらにその上面に第２
の配線を行えばよい。【００２７】この構造のＦＥＴは、Ｐチャネル型ＤＩＳ
−ＦＥＴであるが、ソース（５）、ドレイン（６）及び
電極（９）が一枚のマスクで形成されることソース
（５）、ドレイン（６）とそれぞれの電極、リード（１
５）、リード（１６）が同一主成分材料からなり同一材
料より完全なオームコンタクトが成就されていること、
電極、リードに対しても選択酸化を行っていることが特
徴である。【００２８】もちろんこの電極（９）のかわりに、表１
のＰチャネルＤＩＳ−ＦＥＴに対応する材料を用いても
よいことはいうまでもない。図３（Ｂ）は、図３（Ａ）
の製造工程の一部を修正したものである。図３（Ｂ）は
Ｎチャネル型ＤＩＳ−ＦＥＴであるが、図３（Ａ）にお
ける半導体領域（２）と同時に作られた半導体領域（１
３）の内側にさらに第２の半導体領域（１２）がイオン
注入法により設けられている。【００２９】また、図３（Ａ）におけるソース（５）、
ドレイン（６）のＢのイオンの添加には、図３（Ｂ）に
おける電極（９）の電極に同時に同一不純物を添加す
る。さらに（Ａ）における電極（９）のリンの添加時に
同時に図３（Ｂ）におけるソース（５）、ドレイン
（６）及びその電極、リード（１５）、リード（１６）
にも同一不純物を添加する。このようにすることにより
同一半導体基板（１）上にＰチャネルＤＩＳ−ＦＥＴ
（図３（Ａ））及びＮチャネルＤＩＳ−ＦＥＴ（図３
（Ｂ))を同時に一体化して作ることができる。【００３０】以上のように、ＭＥＳ−ＦＥＴはショット
キ構造の電極を用いるためＮチャネル型のみしか作り得
なかったが、相補型のＤＩＳ−ＦＥＴ（Ｃ／ＤＩＳ−Ｆ
ＥＴまたはＣ／ＤＩＳ）を作ることができた。このＣ／
ＤＩＳ−ＦＥＴは勿論その回路上の応用により直列接続
または並列接続をすればよい。また、図３（Ｂ）の他の
作製方法は図３（Ａ）と同様である。【００３１】以上の半導体装置においてＶ＝０．５とし
た時、それぞれtdは０．１〜０．５ｎｓｅｃを得ること
ができ、きわめて高速動作が可能になった。【００３２】図４には本発明の前提となるＦＥＴ及び本
発明のＦＥＴを示している。図４（Ａ）は、前記図２
（Ａ）に示す構造のＦＥＴとその表示の記号および機能
は同じである。これまでの図１に示すＭＩＳ−ＦＥＴは
ソース（５）、ドレイン（６）と白金電極（３）とは電
気的に離れていなければならなかった。しかし電極
（９）とソース（５）、ドレイン（６）とはその間に絶
縁または半絶縁膜（８）が介在しているため、（２０）
のように重なっていてもよい。図４（Ａ）はかかる構造
のＦＥＴを示している。【００３３】図４（Ｂ）は、図４（Ａ）に示す重なり
（２０）をなくし、電極（９）の電流とソース（５）、
ドレイン（６）の電流とを概略一致せしめたものであ
る。【００３４】すなわち電極（９）とその上面に金属層
（１９）を合わせて形成した後それをマスクとしてソー
ス（５）、ドレイン（６）をイオン注入法により作製
し、さらにそれぞれ電極、リード（１５）（１６）を形
成している。ソース（５）、ドレイン（６）の電極、リ
ードは電極（９）とは異なり、ポリイミド等の層間絶縁
物（１３）を介して２層目の配線がなされている。【００３５】図４（Ｃ）はＮチャネル型のＤＩＳ−ＦＥ
Ｔでありながら電極（９）をＮ⁺型にしたものである。
こうすると電極（９）下には空乏層ができないいわゆる
ディプレッション型のノーマリ・オンのＤＩＳ−ＦＥＴ
を作ることができる。このためＮチャネルＤＩＳ−ＦＥ
Ｔのインバータを作ろうとした時のロードには、図４
（Ｄ）に示すようにチャネル中にさらに第２の不純物
（ＮチャネルＤＩＳ−ＦＥＴにおいてはＮ型とするため
のリン）を界面にドープすることなく、電極の導電型お
よびその不純物濃度により決定できるという大きな特徴
を有する。【００３６】この図４（Ｄ）は、前記各ＤＩＳ−ＦＥＴ
の特徴を利用した本発明の不揮発性メモリの構造を示し
ている。ここで、第１の絶縁膜（８）上に形成されたフ
ローティングゲートを構成する電極（９）はＰ⁺型であ
り、その上側面に２０〜２００Åの厚さの第２の絶縁膜
（３９）でとり囲まれており（この場合は窒化珪素
膜）、該第２の絶縁膜（３９）の上面には制御用の電極
（９’）が設けられている。【００３７】この構造はこれまでの本発明人による発明
の不揮発性メモリ特公昭５０−３６９５５号／登録番
号第８８６３４３号をさらに発展させたものである。特
に重要なことはフローティングゲートを構成する電極
（９）に不純物がドープされ、そのドーピングによるフ
ェルミレベルによりその直下の半導体領域（２）に空乏
層ができることがある。その空乏層の厚さを制御するた
め、さらにトンネル電流により（９）に正または負の電
位を与えることによりオンまたはオフを制御することで
ある。【００３８】この不揮発性メモリは書き込み電圧が３〜
１０Ｖ例えば５Ｖであり読み出し電圧は０〜２Ｖ例えば
０．５Ｖであり、従来より知られた電圧の書き込み電圧
は２０〜５０Ｖ、読み出し電圧が８〜１０Ｖに比べて１
／１０になっていることである。さらにこの書き込み電
圧が２〜１０Ｖも低いため電極下の被膜（８）に局部電
荷が生まれることがなく、その結果劣化することがない
ため不揮発性ＲＡＭとして使用することができる。【００３９】またこの電極（９）とドレイン（６）とは
離間しており、これまでの不揮発性メモリの劣化がドレ
イン近傍の絶縁膜中に捕獲される電荷が悪い影響を与え
ていたが、本発明はかかる電荷の捕獲が絶縁膜に窒化珪
素膜を用いることおよびドレインが離れて設けられてい
ることよりないという大きな特徴を有する。【００４０】図５に示す回路は、前記図２〜図４に示す
ＦＥＴの構造を記号化しさらにその応用を求めたもので
ある。【００４１】図５（Ａ）はひとつのＤＩＳ−ＦＥＴ（４
０）を示しているが、ソース（４５）、ドレイン（４
６）、半導体領域（４７）、電極（４９）が図２（Ａ）
におけるソース（５）、ドレイン（６）、半導体領域
（２）、電極（９）に対応して設けられてある。【００４２】図５（Ｂ）は、図３（Ａ）すなわちＰチャ
ネルＤＩＳ−ＦＥＴを（４１）にまた図３（Ｂ）すなわ
ちＮチャネルＤＩＳ−ＦＥＴを（４０）に示したもので
ある。入力（４２）、出力（４４）が示され、電極はそ
れぞれ（４８）、（４９）に示されている。【００４３】図５（Ｃ）の（４０）はＰチャネル、Ｎチ
ャネルのＤＩＳ−ＦＥＴを並列接続したもので、信号が
（４５）より（４６）に至るスイッチング速度を速める
ために設けたのである。トランスミッション回路であ
る。【００４４】図５（Ｄ）は一つのＤＩＳ−ＦＥＴ（４
０）とそれに直列に接続されたキャパシタ（４７）より
なる１Ｔｒ／ｂｉｔ型メモリに応用したものである。【００４５】図５（Ｅ）は図４（Ｃ）のデイプレッショ
ン型ＤＩＳ−ＦＥＴのロードを（４７）に、エンヘンス
メント型ＤＩＳ−ＦＥＴのドライバを（４０）に示した
もので、入力（４２）に対しインバータとして出力が
（４４）より取り出される。【００４６】図５（Ｆ）は、本発明の不揮発性メモリ
（５０）であり、図４（Ｄ）に対応して図５（Ｆ）がし
めされている。ここで、フローテイング電極（４９）が
電極（９）に対応し、制御用電極（４９’）が電極
（９’）に対応して設けられている。【００４７】図５（Ｇ）は表１に示したが、Ｎチャネル
型ＤＩＳ−ＦＥＴ（５０’）であってかつ電極（４９）
をＩＴＯにより形成したもので、照射光（６０）により
ソース（４５）よりドレイン（４６）に電流が流れるよ
にしたもので、光照射により発生した電子・ホール対を
ドレインにバルク拡散させることによりフオトセンサ用
のＤＩＳ−ＦＥＴとしたものである。【００４８】以上の説明より明らかな如く、本発明の不
揮発性メモリは、構造が公知のＭＩＳ−ＦＥＴまたはＭ
ＥＳーＦＥＴと類似であり、またそれらを組み合わせ
たという感じを与えるかもしれない。しかし本発明はそ
れぞれの長所のみを引き出すためになされたものであっ
て、ゲイト電極はＭＩＳ−ＦＥＴと同様に、チャネル領
域はＭＥＳ−ＦＥＴと同様にして形成した。その膜厚は
それぞれの長所のみを引き出すため絶縁膜または半絶縁
膜は２０〜２００Å特に３０〜８０Åときわめて薄く形
成したこと、そのためＭＩＳ−ＦＥＴはスレッシュホー
ルド電圧（Ｖ_th）以下のリーク及び低電圧化（３〜１
Ｖ）にすること、Ｖ_thの下限が０．８〜１Ｖであること
により現実的にはＶ_G、Ｖ_Dを２Ｖ以下にして作ること
ができなかった。しかし本発明はかかるＶ_thを電極の有
する材料的な仕事関数または（電子親和力）＋（フエル
ミレベル）により実質的に固有的に与えることができ
た。このため動作電圧を０．１〜２Ｖときわめて小さく
しえたことおよびそれにともないスケーリングが可能に
なり、さらにショートチャネル効果がないためチャネル
長を０．１〜１μｍにまで縮めることができるようにな
った。このためｔｄ≒０．０１〜０．５ｎｓをも作るこ
とが可能となるきわめて工業的に重要な半導体装置であ
る。【００４９】以上の説明において、絶縁または半絶縁膜
は窒化珪素を用いたが、窒化珪素ではなく酸化珪素、炭
化珪素であっても実用化は可能である。また半導体も珪
素に限らず、ゲルマニューム、炭化珪素、ＧａＡｌＡ
ｓ、ＧａＰ等のIII −Ｖ化合物半導体またはＣｄＳ等の
II−VI化合物半導体であってもよいことはいうまでもな
い。【００５０】電極としては半導体であり基板と同一主成
分であることが製造のしやすさからいって好ましかっ
た。しかし他の半導体または酸素または窒素が添加され
た広いエネルギバンド幅を持つ半導体によりさらに空乏
層のまがりを大きくする半導体を用いてもよいことはい
うまでもない。特に半導体領域が珪素単結晶であり、電
極は酸素または窒素が５〜５０モル％添加されたりＰ⁺
またはＮ⁺型の不純物が０．０１〜３モル％添加された
半導体を用いてもエネルギバンド幅が１．０ｅＶではな
く１．５〜２．０ｅＶとなるため空乏層をさらに広げる
ことができ、そのため実用上の使用電圧は０．１〜２Ｖ
より０．５〜４Ｖにも高くすることができた。

【図面の簡単な説明】【図１】従来のＭＥＳ−ＦＥＴの縦断面図である。【図２】本発明の前提となるＤＩＳ−ＦＥＴの縦断面図
（Ａ）、それを示すエネルギーバンド図 (Ｂ)(Ｃ) であ
る。【図３】本発明の他の前提となるＦＥＴの縦断面図であ
る。【図４】本発明の他の前提となるＦＥＴ及び本発明の不
揮発性メモリの縦断面図である。【図５】本発明の前提となるＤＩＳ−ＦＥＴ及び本発明
不揮発性メモリの回路記号、その応用回路の結線図を示
す。【図６】ゲイト絶縁膜の厚さに対する基板表面と半導体
内部のフェルミレベルの差を示した図である。【符号の説明】１半導体基板５ソース６ドレイン２半導体領域８絶縁または半絶縁膜９フローティングゲート電極３９絶縁膜９’ 制御用電極

Claims

(57)【特許請求の範囲】１．半導体基板上部に一対の前記半導体基板と逆導電型
の不純物領域と前記不純物領域間に前記一対の不純物領
域と同一導電型のチャネル形成領域を有し、前記半導体
基板上に第１の絶縁膜と該第１の絶縁膜上に前記半導体
基板と同一導電型の半導体でなるフローティングゲート
と、該フローティングゲート上には第２の絶縁膜と、制
御用電極とが設けられた不揮発性メモリ装置の作製方法
において、前記第１の絶縁膜は、イオン注入法により前記半導体基
板の表面から窒素を注入して２０〜２００Åの厚さの窒
化珪素膜として形成することを特徴とする不揮発性メモ
リ装置の作製方法。