CN1692449B - 具有可编程阈值电压的dmos器件 - Google Patents

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Abstract

提供一种设置有浮栅(45)的DMOS器件，该浮栅具有紧密接近于其的第一(49)和第二(51)电极。通过一薄电介质材料层(53)将浮栅(45)与第一(49)和第二(51)电极中的一个隔开，该电介质材料层的尺寸和成分允许带电载流子从浮栅(45)或向浮栅(45)隧穿电介质层(53)。通过在器件的编程电极与本体/源极和栅极电极之间设置电压，该隧穿现象可以用于产生可以调节的阈值电压以提供精确的电流。

Description

具有可编程阈值电压的DMOS器件
技术领域
本发明一般涉及MOS-栅器件，更为具体地，涉及MOS-栅器件制造技术和结构。
发明技术
金属氧化物半导体场效应晶体管(MOSFET)是一种在导电栅极与半导体区之间具有电介质层的晶体管。可以将MOSFET设计成按照增强模式或耗尽模式工作。增强型MOSFET，通过产生贯穿栅极下方的倒置半导体表面的导电沟道，即，通过向栅电极施加电压并在半导体中产生其中“少数”载流子(n型半导体情况下为空穴，而p型半导体情况下为导电电子)的浓度被增加直到其超出“多数”载流子的平衡浓度的区域，来工作(相比较，耗尽型器件，通过向栅极施加电压并将载流子的数量减小至比已经存在的导电沟道中的平衡值低的值，来工作)。如此产生的导电沟道通常在器件的源极与漏极之间横向或垂直延伸。
功率MOSFET为一种设计成处理高电压和/或高电流的MOSFET。在一种功率MOSFET——双扩散MOSFET(DMOS)中，从同一边缘扩散本体和源极区。取决于电流在源极与漏极之间是横向流动还是垂直流动，DMOS器件可以分别为横向或垂直器件。垂直DMOS技术用于制造各种器件，包括高压和高电流晶体管以及IGBT(绝缘栅双极晶体管)。由于与p沟道器件相比n沟道器件提供的开态电阻较低或每单位面积的电压降比较低，所以这些垂直DMOS器件的大多数为n沟道而不是p沟道器件。这种较低的开态电阻或每单位面积的电压降是由于导电电子在硅中的迁移率比空穴的迁移率高所导致的。
与其它MOSFET一样，垂直DMOS器件可以为增强型或耗尽型器件。在n沟道增强型器件中，器件的阈值电压，即，需要施加到栅极以在源极与漏极之间产生导电沟道的电压，这也是需要实现倒置的电压，通常被选择成相对于源极电压足够正性以允许器件在栅极与源极之间出现0伏时完全“关闭”。相比较，在n沟道耗尽型器件中，阈值电压通常被选择成相对于源极电压足够负性以允许器件在栅极与源极之间出现0伏时完全“导通”。在耗尽型n沟道器件中，一般通过在本体区的表面引入n型掺杂剂以产生没有栅极至源极电压的永久的沟道区或者将永久带电离子注入到栅极电介质中以在没有栅极至源极电压的情况下在下面的本体区的表面处产生沟道来形成器件中的导电沟道。
图1中示出常规的垂直DMOS。例如，在National SemiconductorApplication Note 558(December 1988)中的R.Lcoher的“Introduction toPower MOSFETS and Their Applications”中描述了这种类型的器件。器件1由n+衬底2构成，在衬底2的一个表面上沉积外延层3，而在其另一表面上沉积用作具有漏极端子6的漏极接触的金属层5。远离中心(deep)的本体区7与源极和本体端子4电接触并形成在外延层中。在示出的器件中，浅扩散区10为p本体区而深扩散区为p+本体区。p本体区的一部分13延伸到n+源极区9与漏极区21之间的栅极下方且能够经受倒置以形成沟道。
将导电多晶硅栅极15沉积在沟道上。该栅极被电介质材料17(通常为SiO2)包围。在栅极下面的那部分电介质材料被称之为栅电介质。在栅极和外延层上沉积仅与源极和本体区接触的源极和本体金属层19。
当栅极相对于源极被正性偏置并存在施加的漏极至源极电压时，p型本体13中的空穴被排斥而远离栅极区而导电电子则被朝向栅极区吸引，因此栅极下方的p型本体区被倒置。该栅极至源极电压产生路径或沟道以便于从源极来的载流子可以流向栅极下方的表面处的漏极区，然后垂直穿过漏极区21，并流向n+衬底2。与横向MOSFET相比较，这些器件的垂直几何结构允许可能实现相同的截止电压下的较低的开态电阻和较快的转换。
增强型和耗尽型DMOS器件的阈值电压随器件不同而不同。一组器件的阈值电压变化程度由各种制造变量包括在本体区中的精确掺杂剖面、栅电介质厚度和成分、以及栅极导体的成分来确定。在一般的切换应用中，制造的阈值电压的变化相对于增强型DMOS器件不会存在问题，因为选择驱动信号来将器件完全“导通”或完全“关闭”。然而，在以相似的方式采用耗尽型DMOS器件时，对于n沟道DMOS晶体管，耗尽型DMOS器件的电流对电压特性(参见图2)允许它们在需要在栅极与源极之间为零伏下的特定电流的应用中的两端结构中使用。在这种结构中，仅需要两个端子，因为栅极电连接于源极。例如，在PCIM，Vol.26，No.1，p.63(2000年1月)的S.Ochi的“SemiconductorCurrent Regulators Protect Circuits”中描述了一些这些应用。在许多这些应用中，提供特定电流(在设计规格的限制内)的能力对于它们的使用是必需的。然而，由于上述DMOS器件的阈值电压的变化，即使在使用相同的工艺流程制作的器件中，在栅极与源极之间零伏下流动的电流也会显著改变。
因此，本领域中需要一种耗尽型MOS-栅器件，该器件具有可调节的阈值电压以便于在栅极与源极之间为零伏下提供期望的电流。本领域中，还需要用于制造这种器件的方法和用于调节其阈值电压的方法。通过本发明来满足这些和其它需要，如下文中所描述那样。
发明内容
在第一个方案中，本发明涉及一种晶体管，其包括浮栅、编程电极、电介质材料、源极、本体和源极/本体金属化层，其中该源极/本体金属化层与源极和本体电接触并且还用作器件的栅极。源极/本体接触与栅极金属层用作浮栅的参考电压。通过使电子隧穿电介质材料以便改变浮栅上的净电荷，可以将晶体管的阈值电压从初始电压V0调节至新电压Vn，其中|V0-Vn|＞0，且Vn＜0(在n沟道器件中)。优选地，|Vn|至少为0.1伏，且更为优选地，在大约1.0至大约10.0伏的范围内。晶体管优选为MOSFET，且更为优选地，为横向或垂直功率MOSFET。在优选的实施例中，电介质材料，例如可以为氧化物层、氮化物层或复合电介质层，被置于浮栅与一个编程电极之间，且充足薄(例如，小于大约250
Figure 10003_0
，且更为优选地在大约50
Figure 10003_1
至大约250的范围内)，以允许在浮栅与该编程电极之间福勒-诺顿隧穿(Fowler-Nordheim tunneling)或者其它类型的场辅助电隧穿。在n沟道晶体管中采用的源极优选为n+源极。晶体管还优选包括双扩散源极与本体区。
本发明的第二个方案与第一个方案的不同之处仅在于：与源极和本体电接触的金属化层不用作器件的栅极。栅极是相对于源极和本体可以被独立偏置的分离区。
在本发明的上述方案的特殊变形中，其中发生隧穿的薄电介质层可以设置在源极/本体金属化层与浮栅之间、浮栅与分离的多编程层之间、硅的n掺杂或p掺杂区与浮栅之间、或者器件栅极与浮栅之间。在所有的情况中，都存在顶部和底部编程电极。在这些变形中，使得隧穿或者发生在浮栅与顶部编程电极之间或者发生在浮栅与底部编程电极之间。编程电极通过电介质层各自与浮栅分离。通过比将浮栅与另一编程电极分离的电介质层薄的电介质层，将载流子向其隧穿和从其隧穿的编程电极与浮栅分离。
在另一个方案中，本发明涉及用于调节MOS栅器件的阈值电压的方法。根据该方法，提供包括浮栅、编程电极、电介质材料、源极和漏极、以及与源极和本体电接触且还用作器件栅极的源极/本体金属化层的MOS栅器件。源极/本体和栅极金属优选还用作浮栅的参考电压。MOS栅器件可以为上述本发明方案中所述的类型。通过使电子隧穿电介质材料以改变浮栅上的净电荷，可以将晶体管的阈值电压从初始电压V0调节至新电压Vn，其中|V0-Vn|＞0。该浮栅相对于参考栅极来调节器件的阈值电压。
在另一个方案中，本发明涉及用于调节MOS栅器件的阈值电压的方法。根据该方法，提供包括浮栅、编程电极、电介质材料、源极和漏极、源极/本体金属化层以及相对于源极/本体金属化层偏置的栅极的MOS栅器件。MOS栅器件可以为上述本发明方案中所述的类型。通过使电子隧穿电介质材料以改变浮栅上的净电荷，将晶体管的阈值电压从初始电压V0调节至新电压Vn，其中|V0-Vn|＞0。该浮栅相对于栅极来调节器件的阈值电压。
在本发明的又一方案中，提供DMOS电流源，该电流源包括第一和第二编程电极、设置在第一与第二编程电极之间的浮栅、以及设置在浮栅与所述第一和第二编程电极中的至少一个之间的电介质材料。通过在所述第一与第二编程电极之间施加足以使带电载流子隧穿电介质材料以改变所述浮栅上的净电荷的电压，DMOS电流源的阈值电压可从初始电压V0调节至新电压Vn，其中|V0-Vn|＞0。
在再一方案中，提供一种MOSFET，其包括第一和第二电极、设置在第一和第二电极之间的浮栅、以及设置在浮栅与第一电极之间的电介质材料。设置在浮栅与第一电极之间的电介质材料的厚度在大约50
Figure 10003_3
至大约250的范围内，且优选在大约80至大约200的范围内。
在另一方案中，提供一种MOSEFET，其包括第一和第二电极、设置在第一和第二电极之间的浮栅、以及设置在浮栅与第一电极之间的电介质材料。通过在所述第一与第二电极之间施加充足电压，MOS栅器件的阈值电压可调节。
下面将更加详细地描述本发明的这些和其它方案，并经常参考n沟道DMOS器件作为实例。
附图说明
图1是描述常规DMOS晶体管的结构的示意图；
图2是两端耗尽型n沟道DMOS晶体管的电流作为电压特性的函数的曲线图；
图3a是根据本发明的DMOS可编程电流源的实施例的横截面图，该电流源具有两个多晶层和设置在底部编程电极与浮栅之间的隧道氧化物，且其中顶部编程电极还是源极/本体和栅极金属；
图3b是根据本发明的DMOS可编程电流源的实施例的横截面图，该电流源具有两个多晶层和设置在顶部编程电极与浮栅之间的隧道氧化物，且其中顶部编程电极与源极/本体和栅极金属分离；
图3c是根据本发明的DMOS可编程电流源的实施例的横截面图，该电流源具有两个多晶层和设置在浮栅与源极金属之间的隧道氧化物，且其中顶部编程电极还是源极/本体和栅极金属；
图3d是根据本发明的DMOS可编程电流源的实施例的横截面图，该电流源具有两个多晶层和设置在浮栅与源极金属之间的隧道氧化物，且其中顶部编程电极与源极/本体和栅极金属分离；
图4a是根据本发明的DMOS可编程电流源的实施例的横截面图，该电流源具有两个多晶层和在衬底的掺杂区与浮栅之间的隧道氧化物；
图4b是根据本发明的DMOS可编程电流源的实施例的横截面图，该电流源具有两个多晶层和在两个多晶层之间的隧道氧化物；
图5a-b是示出单个多晶硅可编程电流源结构的两种形式的横截面示意图，该电流源结构具有金属顶部编程电极和作为底部电极的p+扩散区；
图6a-b是示出单个多晶硅可编程电流源结构的两种形式的横截面示意图，该电流源结构具有作为顶部编程电极的源极/本体和栅极金属与作为底部编程电极的单独的p+扩散区；
图7是具有用于底部编程电极的物理分离的p+扩散区的几何结构的顶视图；
图8a-b是示出单个多晶硅可编程电流源结构的两种形式的横截面示意图，该电流源结构具有包含用于底部编程电极的n+扩散区的物理分离的p+扩散区，且其中顶部编程电极与源极/本体和栅极金属一样；
图8c-d是示出单个多晶硅可编程电流源结构的两种形式的横截面示意图，该电流源结构具有包含用于底部编程电极的n+扩散区的物理分离的p+扩散区，且其中顶部编程电极与源极/本体和栅极金属分离；
图9a-d是示出在使阈值电压可编程的附加步骤之前可以用于制造DMOS器件的一种可能的制造工序的横截面图；
图10是示出在使阈值电压可编程的附加步骤之前可以用于制造DMOS器件的一种可能的制造工序的流程图；
图11是根据本发明的DMOS可编程电流源的实施例的横截面图，该电流源具有浮栅和控制栅；
图12是是根据本发明的DMOS可编程电流源的实施例的横截面图，该电流源具有浮栅和控制栅，且其中浮栅或栅极仅设置在沟道区上面；
图13a-13e是示出可以用于制造根据本发明的晶体管的浮栅和编程电极的步骤的可能工序的一个具体实例的横截面图；
图14a是根据本发明的沟槽DMOS可编程电流源的实施例的横截面图，该电流源具有两个多晶层和设置在两个多晶层之间的隧道氧化物；
图14b是根据本发明的沟槽DMOS可编程电流源的实施例的横截面图，该电流源具有两个多晶层和设置在上部多晶层与源极/本体金属化层之间的隧道氧化物；
图15是示出能够用于制造根据本发明晶体管的步骤的可能工序的流程图；
图16a-161是具有可编程阈值电压的各种DMOS晶体管的横截面图，这些晶体管利用多层多晶硅且采用多晶硅层用于浮栅和控制栅。
具体实施方式
根据本发明，提供一种耗尽型MOS栅器件，优选为DMOS器件且更为优选的为两端DMOS器件，其具有可以被调节的阈值电压以在现存的特定栅极至源极电压下提供精确的电流。在器件制造工序完成后，可以有利地实施阈值电压调节步骤。可以在组装之前的晶片阶段由器件制造商设置精确流动的电流，或者在器件处于封装体内时由器件制造商或者用户设置精确流动的电流。该耗尽型MOS栅器件可以使用本领域公知的各种技术中的一种来提供初始耗尽型特性，然后可以使用本发明的一种技术来获得精确的电流值。选择地，可以使用本发明的一种技术自身来产生耗尽型特性和精确的电流值。下文中描述用于调节DMOS器件的阈值电压以在两端结构中获得精确电流的技术以及用于制造这些器件的方法。
可以利用三端耗尽型垂直DMOS晶体管，通过将源极/本体与栅极端子电连接来制造两端电流源。然而，由于始终没有在源极/本体电极与栅电极之间施加电压，所以能够将这两个电极的功能合并为单个电极，如在U.S.5,956,582(Ayela et al.)中所示出的。在一个实施例中，本发明将其上具有精确电荷量的浮栅放置在合并的源极/本体和栅极金属与其中形成沟道的本体区域之间。
图3a和3b示出根据本发明制造的晶体管的第一实例。这里描述的器件为垂直DMOS结构30，其由n+衬底31构成，在该衬底的一个表面上沉积外延层33，而在其另一表面上沉积用作漏电极的金属层35。该器件还设置有漏极引线36。本体37注入在外延层的表面中，并由浅扩散区38和深扩散区41组成。在示出的器件中，浅扩散区为p本体区而深扩散区为p+本体区。可以通过采用硼的离子注入来形成深扩散区和浅扩散区。可以通过采用磷、锑或砷的离子注入来形成浅扩散源极区39。多晶硅浮栅45被沉积在沟道上并由诸如二氧化硅或氮化硅的栅极电介质材料47包围。p本体区的一部分43延伸至浮栅的下方并能够经受倒置以形成沟道。将本体/源极接触和栅极金属层49沉积在浮栅上且其具有引线34。
图3a和3b仅描绘出具有源极、本体和沟道的栅极区的一侧。该表面几何结构仅是大量本领域中公知的几何结构中的一种，其可以用于根据本发明的教导制造的器件中。因此，应当理解本发明考虑到了，例如，在编程电极附近仅具有一个沟道区的器件以及具有两个或多个沟道区的器件。这些器件可以具有蜂窝状、交叉形、网眼形等表面几何结构。
当浮栅相对于源极具有正性电荷时，p外延层中的空穴被排斥离开栅极区同时导电电子被吸引，由此反转栅极下方的p层。栅极上的电荷产生电流路径或沟道43，以便于源极载流子在栅极下方流向漏极区然后垂直流经漏极。与横向MOSFET相比较，这些器件的垂直结构和电流流动对于相同的截止电压能够获得较低的开态电和较快的转换，因为耗尽区垂直地扩展到外延层，使用了较少的表面面积并具有较小的电容。
图3a和3b的本体/源极接触栅极金属和浮栅的结合与常规器件的栅极不同之处在于几个重要的方面。首先，虽然常规器件中的栅极通常与电极或电引线电接触，而在图3a和3b的器件中，一个栅极为电浮栅。通过利用在浮栅下方延伸的底部编程电极51来给予浮栅电荷，可以将该浮栅相对于本体/源极接触和栅极金属被负性或正性偏置(例如，使其承载净的负性或正性电荷)。在编程步骤发生后，将由与浮栅相同材料制成的底部编程电极放置成与顶部编程电极(此处为源极/本体接触和栅极金属)电接触。p+区55用作器件30中的周界区域以最大化击穿电压，并与p+本体区41电连续。
在图3a和3b中，通过电介质材料薄层53将底部编程电极与浮栅分离，电介质材料例如可以包括氧化硅、氮化硅或复合电介质膜。该薄层的厚度通常小于大约250
Figure 10003_7
，更为优选地在大约50至大约250的范围内。将其称之为“隧穿电介质”，由于非常谨慎地选择其厚度和其它特性，以允许当在顶部与底部编程电极之间施加足够的电压(编程电压)时，在浮栅与底部编程电极之间发生场辅助隧穿机理，诸如福勒-诺顿隧穿。该条件导致电荷位于浮栅上，由此允许通过控制浮栅上的电荷量来编程器件的阈值电压。浮栅与顶部编程电极(源极/本体和栅极金属)之间的电介质层57的厚度通常是隧穿电介质层53的厚度的大约3至大约10倍(例如，其通常在大约150
Figure 10003_10
至大约2500的范围内)。
在图3a和3b中，底部电极用作“隧穿电极”(即，它涉及其自身与浮栅之间的带电载流子的隧穿)。另一方面，顶部编程电极主要用作这两个结构中的“参考电极”(因此，为了编程的目的，它主要用以限定编程电压)。
通过比较，在图3c和3d的器件中，示出在本文中公开的器件的另一实施例，顶部编程电极65用作隧穿电极，而底部编程电极63用作参考电极。而且，虽然图3c和3d的器件60与图3a-b中描绘的那些在其它大部分方面相似，但是这些器件中，在底部编程电极63与浮栅65之间的电介质层61比设置在顶部编程电极65与浮栅之间设置的电介质层67厚大约3至大约10倍。与图3a和3b的实施例一样，隧穿电极与浮栅之间的电介质层67足够薄(通常在大约50至大约250的范围内)以允许为了编程阈值电压的目的而在隧穿电极与浮栅之间发生隧穿。
福勒-诺顿隧穿和其它场辅助电子隧穿机理，包括沟道热电子注入和源极侧注入是本领域公知的，例如在W.Brown，J.Brewer的“Non-Volatile Semiconductor Memory Technology-A Comprehensive Guide toUnderstanding and Using NVSM Devices”的pp.10-17(1998)中描述。这些各种场辅助电子隧穿机理可以用于改变根据本发明制作的器件中的浮栅上的电荷量。
通过福勒-诺顿电流密度来表现福勒-诺顿隧穿的特点，这通过公式1给出：
J = α E inj 2 exp [ - E c E inj ] (公式1)
其中
α = q 3 8 πh φ b m m * (公式2)
其中
(公式3)
且其中
h＝普朗克常数
φb＝注入界面处的能量势垒，或对于Si-SiO2为3.2eV；
Einj＝注入界面处的电场
q＝1.6×10-19C(单个电子的电荷)
m＝9.1×10-31kg(自由电子的质量)
m*＝0.42m(在SiO2带隙中的电子的有效质量)
从公式1中，可以看出福勒-诺顿隧穿电流密度几乎呈指数规律依赖于所施加的电场。
公式1为福勒-诺顿电流密度的简化形式。也可以使用电流密度表达式的其它形式，这可以包括，例如，用于像力势垒降低的修正因子和温度的影响。然而，公式1通常足以表现本发明的器件中的福勒-诺顿隧穿。
如上所述，隧穿电介质优选具有在大约50至大约250范围内的厚度。该范围涵盖了在单晶硅上热生长的氧化物。然而，在本发明的一些实施例中，取而代之的，可以在多晶硅上生长隧穿氧化物。这种被称之为“多氧化物(polyoxides)”的氧化物的使用在注入表面产生的电场远远大于在单晶硅上生长的氧化物的电场。结果，可以使用增加厚度的隧穿电介质层，这是有利的，因为它可以更可靠地生长。而且，通过使用多氧化物隧穿电介质，可以在适度的平均氧化物电场水平下，且因此，在适度的施加电压下，获得相当大的电流水平。该增加的厚度提高了器件的可靠性，因为在编程期间隧穿氧化物不受大电场施加的作用，由此避免电介质击穿故障。
图3a和3b的器件的阈值电压的编程通常在器件制造之后完成。通过利用两个编程电极供给电压来使电子隧穿隧道氧化物层而从浮栅到达底部编程电极，可以将器件的阈值电压负性偏置。在图3a中，顶部编程电极为源极/本体和栅极电极，而在图3b中，顶部编程电极54与源极/本体和栅极电极分离且具有自己的引线56。
在浮栅上形成的净的正性电荷产生DMOS器件的阈值电压的负偏移。当然，应意识到，还可以使电子隧穿从底部编程电极到浮栅的隧穿氧化物层，由此将净的负电荷给予栅极并产生DMOS器件的阈值电压的正性偏移。通过在编程的同时测量在漏极与源极之间流动的电流来监测阈值电压偏移。当获得期望的电流值时，停止编程。
一旦编程，只要两个编程电极之间的电压不超出编程电压，则器件的阈值电压会保持不变。当器件旨在永久编程时，至少有两种确保满足该条件的方法，两端电流源：
(1)在利用在两个区之间键合布线或者通过将这两个区键合到公共点的组装期间，可以将两个编程电极连接在一起；或者
(2)将两个编程电极键合到封装体的分离引线上，且这些因线连接于封装体的外部。
根据本发明制造的器件可以具有提供编程到精确值的电流。而且，只要编程电极不永久地连接于源极/本体接触和栅极金属，则可以改变该值。通过在顶部编程电极与底部编程电极之间设置适当的电压可以增加或减小浮栅上的电荷量，由此改变存在于浮栅上的电荷量。
图3a-d示出硅衬底与浮栅之间的多晶硅编程电极。然而，通过将浮栅放置在硅衬底与多晶硅编程电极之间，该结构可以被反转，如图4a-b中所示。产生两个附加的双多晶结构。在图4a中示出的第一结构141中，将隧穿电介质143设置在衬底147的掺杂区145与浮栅149之间。在该实施例中的掺杂区用作编程电极。在第二结构151中，图4b中示出，隧穿电介质153在浮栅155与设置在其上的多晶硅编程电极157之间。在图4a和4b中描述的结构中，为了编程的目的，源极/本体接触和栅极金属用作底部电极。
该发明的其他实施例仅需要一层多晶层，该多晶层是阈值调节电荷存在于其上的浮栅。在表1中描述制造仅具有一层多晶层的可编程电流源的可能结构。
表1：单层多晶可编程电流源的可能结构
  顶部编程电极   底部编程电极   隧穿电介质的位置   需要用于电极的物理分离的p+扩散   p+扩散内部的n+扩散   工艺要点或关系
  专用金属   p+扩散区   浮栅之下   否   否   -
  专用金属   p+扩散区   浮栅之上   否   否   -
  源极/本体和栅极金属   p+扩散区   浮栅之下   是   否   p+扩散区的间隔
  源极/本体和栅极金属   p+扩散区   浮栅之上   是   否   p+扩散区的间隔
  源极/本体和栅极金属   包含n+区的p+扩散区   浮栅之下   是   是   p+扩散区的间隔
  源极/本体和栅极金属   包含n+区的p+扩散区   浮栅之上   是   是   p+扩散区的间隔
  专用金属   包含n+区的p+扩散区   浮栅之下   否   是   -
  专用金属   包含n+区的p+扩散区   浮栅之上   否   是   -
通过参考图5a-8d，可以更好地理解表1中描述的实施例，下面将对其阐述。
图5a和5b示出具有分离的金属编程电极的单层多晶可编程电流源的两种形式。这些器件在其它大部分方面与图3的器件相似。在图5a的器件71中，隧穿电介质73设置在p+扩散区75与浮栅77之间。分离的金属编程栅极79设置在p+扩散区之上。在图5b的器件81中，相比较，隧穿电介质83设置在金属编程电极89与浮栅87之间。在图5a中，区75形成隧穿电极且金属79为参考电极。在图5b中，电极89为隧穿电极，同时，区85形成参考电极。
图6a和6b示出具有用于编程电极的物理分离的p+扩散区的单层多晶可编程电流源的两种形式。在图6a的器件91中，隧穿电介质93设置在p+扩散区95与浮栅97之间。在图6b的器件101中，相比较，隧穿电介质103设置在金属编程电极109与浮栅107之间。在图6a中，p+扩散区95为隧穿电极，而源极/本体和栅极金属99为参考电极。在图6b中，金属电极109用作隧穿电极和源极/本体和栅极金属，而p+扩散区105为参考电极。在两种形式中，通常需要分离的p+扩散区能够设置足够高的值的电压以使载流子在浮栅之上流动和流出浮栅。如果仅存在一个p+扩散区，在常规的构造中，不可能获得穿越编程电极的高电压，因为两个编程电极都连接于同一p+扩散区。
图7示出具有用于编程电极的物理分离的p+扩散区113的器件111的几何结构的顶视图。选择p+编程电极与主器件115之间的距离“d”以使得不减小击穿电压。取决于编程电介质的位置，沿着图7中的线A-A’的横截面，例如，可以与图6a或6b的情况相对应。
图8a至8d示出单层多晶可编程电流源结构的四种形式。图8a的器件121具有一个由物理分离的p+扩散区123组成的编程电极，该p+扩散区包含n+扩散区125。需要分离的p+扩散区允许足够高的电压施加于编程电极以用于发生隧穿。在一些情形中，需要n+扩散区来提供穿过隧穿电介质127的电子。n+扩散区设置在浮栅129之下。图8b的器件131，除了该器件的隧穿电介质133设置在浮栅135与金属编程电极137之间外，与图8a的等同，该金属编程电极137还是源极/本体和栅极金属。在形成n+扩散区之后，通过形成浮栅可以极其容易地实现这些结构。如果在浮栅之后形成n+扩散区，在n+扩散区上的浮栅区应该具有“网眼状”或手指状结构，以便于n+扩散区由于横向扩散而相邻于浮栅且略微位于浮栅的下方。
图8c和8d示出单层多晶可编程电流源结构的另外两种形式。图8c的器件141具有一个由p+扩散区143中的n+扩散区145构成的编程电极。p+扩散区145与其它p+扩散区146电连续。一个编程电极为n+扩散区，而第二编程电极为专用金属电极148。隧穿电介质147在n+扩散区143与浮栅149之间。图8d的器件151，除了该器件的隧穿电介质153设置在浮栅155与专用编程电极157之间外，与图8c的相同。在形成n+扩散区之后，通过形成浮栅可以极其容易地实现这些结构。如果在浮栅之后形成n+扩散区，在n+扩散区上的浮栅区应该具有“网眼状”或手指状结构，以便于由于横向的扩散使n+扩散区相邻于浮栅且略微位于浮栅的下方。
尽管在附图中未示出，然而还能够使图8c和8d中示出的金属编程电极与源极/本体接触和栅极金属连续，由此减少一个电极。然而，p+-n+结将可以设置在金属电极与接触n+扩散区的电极之间的电压在一个方向上限制为0.6伏，而在另一方向上限制为该结的击穿电压，这限制了器件的机动性。图8c和8d与图8a和8b相同，除了它们各自具有与源极/本体和栅极电极物理分离的顶部编程电极(分别为148和157)之外。
可以利用各种公知的制造技术来根据本发明制作器件。这些器件的制造工序通常与常规DMOS器件制造中使用的制造工序相似，且在一些实施例中，除包括用以形成隧穿区的额外光掩模和氧化工序之外，可以包括用于编程电极的多晶硅的附加层的沉积、掺杂和光掩模。下面描述用于使用两层多晶层且在两层多晶层之间具有隧穿氧化物的本发明的实施例的这些附加步骤。
1、在将要形成浮栅的区域下方沉积多晶硅“编程”电极。
控制隧穿氧化物区域下方的该多晶硅的晶粒尺寸、质地、几何结构、台阶的存在、掺杂浓度和其它特征，以最优化隧穿电流。
2、隧穿氧化物区掩模和蚀刻。
3、在通过在先步骤打开的编程电极的区域上形成薄隧穿电介质层。
仔细控制该电介质层的厚度和其它特性以允许通过向浮栅添加电荷或从浮栅中除去电荷来编程阈值电压。
在该实施例中接着形成浮栅。在本发明的具有两层多晶层的其它实施例中，需要相似的步骤来形成编程电极和浮栅，但是将隧穿电介质形成在浮栅与源极/本体和栅极金属之间、浮栅与源极/本体金属之间或者浮栅与分离的金属编程电极之间。
对于使用一层多晶层的实施例，仅需要下面列出的附加步骤。
1、隧穿氧化物区掩模和蚀刻。
2、在通过在先步骤打开的编程电极的区域上形成薄的隧穿电介质层。
仔细控制该电介质层的厚度和其它特性以允许通过向浮栅添加电荷或从浮栅中除去电荷来编程阈值电压。
在该实施例的下一步骤中形成浮栅。在本发明具有单个多晶层的其它实施例中，首先形成浮栅并在浮栅与源极/本体接触和栅极金属之间形成隧穿电介质。
图9a-d和图10示出产生隧穿氧化物的掩模和氧化物生长步骤之外的可以用于制造根据本发明一个实施例的单层多晶可编程电流源的步骤的可能工序的一个具体实例。图10的流程图中示出的工艺从在晶片衬底上沉积n-外延层201开始、随后进行场氧化203、p+掩模205、p+掺杂、扩散和再氧化207、以及有源层掩模和蚀刻209。在图9a中描绘出这些步骤之后形成的结构，该结构由n+晶片301、n-外延层303和氧化硅层305组成，该结构被掩模和蚀刻以形成有源区和p+扩散区310。
再次返回图10，在衬底的有源区中生长一层栅极氧化物层211，随后进行多晶沉积和掺杂213。然后利用多晶掩模，随后进行多晶蚀刻215，然后进行栅极氧化物蚀刻217。所形成的结构在图9b中描绘出，该结构除包括p+扩散区310之外，还包括完全形成的多晶硅区307和栅极氧化物层309。
再次返回图10，进行p-掺杂219(不使用掩模)。然后，利用n+掩模221，随后进行n+掺杂223。在敲进和氧化物沉积225之后，产生图9c中示出的结构，该结构现在包括由深p+扩散区和浅p-扩散区以及n+源极区312组成的扩散本体311。
再次返回图10，涂敷并限定接触掩模层227，随后进行接触蚀刻229、金属沉积231和金属掩模以及蚀刻233。产生图9d中示出的结构，该结构现在包括与源极和本体电接触的金属层313。一般将钝化层涂敷在顶表面上，然后将其掩模并蚀刻以允许接触顶部金属，而背表面被研磨并沉积金属层以形成与晶片的欧姆接触。
图11示出根据本文中的教导制作的能够用于DMOS器件的另一结构，该结构利用浮栅和控制栅。这里描述的器件是由n+衬底303组成的垂直DMOS301，在该衬底303的一个表面上沉积n-外延层305，而在另一表面上沉积用作漏电极的金属层307。该器件还设置有漏极引线309。源极和本体区311被注入在外延层的表面中，并由扩散源极区313、浅扩散本体区315和深扩散本体区317组成。在所示出的具体器件中，浅扩散本体区为p本体区，而深扩散区为p+本体区。例如，可以通过使用硼或其它适合材料的离子注入来形成扩散本体区。例如，可以通过使用磷、锑或砷的离子注入来形成扩散源极区。p本体区的一部分延伸到本体/源极-栅极电极321的下方并能够经受倒置以形成沟道。器件具有沉积在整个沟道和漏极区上的多晶硅浮栅327(未示出用于编程的浮栅区)。浮栅由诸如氧化硅或氮化硅的栅极电介质材料325包围。控制栅极323用以偏置器件，以随着偏压的改变而允许更多或更少的电流在漏极与源极之间流动。偏压被称之为源极/本体电压。
图12示出根据本发明的另一实施例的晶体管330。图12的晶体管与图11中示出的不同之处在于：浮栅或栅极331仅设置在沟道区上，且因此控制栅极333在器件的该区域中具有不同的横截面。
用于图11和12中示出的类型的器件的制造工序通常与在常规DMOS器件的制造中使用的制造工序相似，且除包括用于隧穿层或区的额外光掩模和氧化步骤之外，通常还包括用于编程电极的多晶硅的附加层的沉积、掺杂和光掩模。下面描述这些附加步骤：
1、沉积用于浮栅的多晶硅层，在一种形式中，它可以与“控制”栅的顶部同时被掩模。
2、编程区掩模和蚀刻。
3、在通过在先步骤打开的浮栅区上形成编程电介质氧化物层。仔细控制该氧化物层的厚度和其它特性以允许编程阈值电压。制造工序中的其它步骤与制造常规DMOS器件中使用的那些相似。钝化层的沉积、掩模和蚀刻在图9中未示出，但是通常在完成制造工艺之前执行。
图13a-13e示出能够用于制造根据本发明的晶体管的具有需要用于包括浮栅和编程电极的步骤的可能工序的一个具体实例，在图15的流程图中示出的工艺从初始氧化341、有源区掩模343和栅极氧化345开始。如图13a中所示，所形成的结构由n+晶片401、n-外延层403和氧化硅层405构成。
再次返回图15，沉积并掺杂第一多晶硅层347，随后进行第一多晶硅层的氧化349。接着，掩模并蚀刻编程区351、生长编程氧化物353、并沉积和掺杂第二多晶硅层355。如图13b中所示，所形成的结构现在包括被氧化物层411分离的第一和第二多晶硅层407和409。
再次返回图15，然后第二多晶硅层被掩模并蚀刻357，第一与第二多晶硅层之间的氧化层被蚀刻359，且第一多晶硅层被蚀刻361。被蚀刻的衬底然后经受氧化以产生图13c中示出的结构，该结构现在包括包封在氧化物基体415中的多晶硅控制栅411和浮栅413。
再次返回图15，掩膜并注入深本体区363，随后进行本体365的注入、源极掩模和注入367、以及推入和氧化369。图13d中示出的器件现在特征为n+源极417和由浅扩散区421和深扩散区423构成的本体区419。在示出的器件中，浅扩散区和深扩散区为p+本体区。
再次返回图15，利用接触掩模和蚀刻371以及金属沉积和蚀刻373来完成器件。图13e中示出的结构现在包含源极金属层425。
图14a-b示出本文中阐述的原理如何应用于沟槽DMOS器件。参考图14a，这里描述的器件为由n+衬底501构成的垂直DMOS结构，在该衬底的一个表面上沉积外延层503而在其另一表面上沉积用作漏电极的金属层505。外延层包括第一和第二沟槽509和511。每一沟槽包括通过电介质材料517被彼此分离的浮栅513和多晶硅电极515。多晶硅电极515与底部编程电极519电接触，底部编程电极519还用作隧穿电极并通过隧穿电介质521的一部分与浮栅分离开。在该实施例中，本体/源极和栅极金属522用作顶部编程电极。
本体523被注入在沟槽之间的外延层表面中，且其由浅扩散区525和深扩散区527构成。在示出的器件中，浅扩散区为p本体区而深扩散区为p+本体区。可以通过使用硼的离子注入来形成深扩散区和浅扩散区。还可以提供通过使用磷、锑或砷的离子注入来形成的扩散源极区529。
图14b示出，除底部编程电极533与浮栅535之间的电介质层531比设置在浮栅与还用作顶部编程电极的本体/源极和栅极金属539之间的电介质层537厚(例如大约2至大约10倍)之外，在大部分方面与图14a的器件相似的另一沟槽器件。在该实施例中，设置在浮栅与本体/源极和栅极金属之间的电介质层537足够薄(通常在大约80至大约250的范围内)以允许为了编程阈值电压而在编程电极金属与浮栅之间发生隧穿(即，本体/源极和栅极金属用作隧穿电极)。因此，在该实施例中，电介质层537用作隧穿电介质层，而底部编程电极533用作参考电极。
有许多制造具有可编程阈值电压的DMOS晶体管的可能结构。
表2列出了使用至少两层多晶硅层的结构。
表2：使用两层或多层多晶硅层的可编程MOS栅器件的结构
  顶部编程电极   底部编程电极   隧穿电介质位置   多晶硅层的数量     附图
  源极/本体金属   专用多晶硅   浮栅底部   3     16a
  源极/本体金属   专用多晶硅   浮栅顶部   3     16b
  控制栅极   专用多晶硅   浮栅底部   3     16c
  控制栅极   专用多晶硅   浮栅顶部   3     16d
  专用多晶硅   共同扩散区   浮栅底部   3     16e
  专用多晶硅   共同扩散区   浮栅顶部   3     16f
  源极/本体金属   专用扩散区   浮栅底部   2     16g
  源极/本体金属   专用扩散区   浮栅顶部   2     16h
  专用多晶硅   专用扩散区   浮栅底部   3     16i
  专用多晶硅   专用扩散区   浮栅顶部   3     16j
  控制栅极   专用扩散区   浮栅底部   2     16k
  控制栅极   专用扩散区   浮栅顶部   2     16l
  控制栅极   共同扩散区   浮栅底部   2     16m
  控制栅极   共同扩散区   浮栅顶部   2     16n
这些结构将用于平面和沟槽MOS栅器件。它们的实施方式在图16a-161中示出。为了便于说明，对于每一实施方式，仅示出器件的编程部分。
参考图16a，这里描绘的可编程MOS栅器件601利用源极/本体金属603作为顶部编程电极并用专用多晶硅电极605作为底部编程电极。通过施加跨接顶部与底部编程电极的电压来调节浮栅607上的电荷，这导致带电载流子隧穿设置在底部编程电极与浮栅之间的电介质材料609。图16b中示出的器件611利用相似于图16a的结构，除使后一器件中的隧穿贯穿设置在顶部编程电极613与浮栅615之间的电介质材料617发生。
参考图16c，这里描绘的可编程MOS栅器件621使用控制栅极623作为顶部编程电极并使用专用多晶硅电极625作为底部编程电极。通过施加跨接顶部与底部编程电极的电压来调节浮栅627上的电荷，这导致带电载流子隧穿设置在底部编程电极与浮栅之间的电介质材料629。图16d中示出的器件631利用相似于图16c的结构，除使后一器件中的隧穿贯穿设置在顶部编程电极635与浮栅637之间的电介质材料633发生。
参考图16e，这里描绘的可编程MOS栅器件641使用专用多晶硅电极643作为顶部编程电极并使用公共扩散区645作为底部编程电极。通过施加跨接顶部与底部编程电极的电压来调节浮栅647上的电荷，这导致带电载流子隧穿设置在底部编程电极与浮栅之间的电介质材料649。图16f中示出的器件651利用相似于图16e的结构，除使后一器件中的隧穿贯穿设置在顶部编程电极655与浮栅657之间的电介质材料653发生。
参考图16g，这里描绘的可编程MOS栅器件661使用源极/本体金属663作为顶部编程电极并使用专用扩散区665作为底部编程电极。通过施加跨接顶部与底部编程电极的电压来调节浮栅667上的电荷，这导致带电载流子隧穿设置在底部编程电极与浮栅之间的电介质材料669。图16h中示出的器件671利用相似于图16g的结构，除使后者器件中的隧穿贯穿设置在顶部编程电极675与浮栅677之间的电介质材料673发生。
参考图16i，这里描绘的可编程MOS栅器件681使用专用多晶硅电极683作为顶部编程电极并使用专用扩散区685作为底部编程电极。通过施加跨接顶部与底部编程电极的电压来调节浮栅687上的电荷，这导致带电载流子隧穿设置在底部编程电极与浮栅之间的电介质材料689。图16j中示出的器件691利用相似于图16i的结构，除使后者器件中的隧穿贯穿设置在顶部编程电极695与浮栅697之间的电介质材料693发生。
参考图16k，这里描绘的可编程MOS栅器件701使用控制栅极703作为顶部编程电极并使用专用扩散区705作为底部编程电极。通过施加跨接顶部与底部编程电极的电压来调节浮栅707上的电荷，这导致带电载流子隧穿设置在底部编程电极与浮栅之间的电介质材料709。图161中示出的器件711利用相似于图16k的结构，除使后者器件中的隧穿贯穿设置在顶部编程电极715与浮栅717之间的电介质材料713发生。
参考图16m，这里描绘的可编程MOS栅器件721使用控制栅极723作为顶部编程电极并使用专用扩散区725作为底部编程电极。通过施加跨接顶部与底部编程电极的电压来调节浮栅727上的电荷，这导致带电载流子隧穿设置在底部编程电极与浮栅之间的电介质材料729。图16n中示出的器件731利用相似于图16m的结构，除使后者器件中的隧穿贯穿设置在顶部编程电极735与浮栅737之间的电介质材料733发生。
用于无论是专用(即，与形成MOS栅器件的其它扩散区分离)还是公共(与形成MOS栅器件的扩散连续)底部编程电极的扩散区可以仅掺杂p型，如图6a和6b中所示，或者可以掺杂n型且可以位于深p型扩散区中，如图8a至8d中所示。
虽然本文中已经描述了用于制造根据本发明的两端电流源器件和三端增强或耗尽型晶体管的一些具体可能的制造流程，但是应该理解在不脱离本发明范围下，这些方法中的许多变形是可能的。例如，在根据本发明的器件制造中使用的步骤的工序可以包括一个或多个步骤中的LOCOS。此外，可以依序或同时扩散深本体(或深p+)区、本体区和源极区。同样，在根据本发明制造的各种晶体管和其它器件中，p+区比本体区浅，可以有多个本体区，或者在本体区中由一个或多个p型扩散。
此外，虽然附图示出n沟道MOSFET，但是也可以制造出n沟道IGBT、n沟道MCT和其它n沟道MOS栅器件以允许精确的电流量在没有电压施加于栅极的情况下流动。另外，通过将n型区改变为p型区并将所施加的电压的极性反向，还可以制造具有相应特性的p沟道MOSFET、IGBT、MCT和其它p沟道MOS栅器件。
因此，应意识到在不脱离本发明的范围的情况下，可以在上述实施例的基础上作出各种添加、替换和修改。因此，本发明的范围应该单独由附属的权利要求书来限定。

Claims (86)

1.一种DMOS电流源，包括：
第一和第二编程电极；
设置在所述第一与第二编程电极之间的浮栅；和
设置在所述浮栅与所述第一和第二编程电极中的至少一个之间的电介质材料；
其中通过在所述第一与第二编程电极之间施加充足的电压以使带电载流子隧穿电介质材料从而改变浮栅上的净电荷，将该DMOS电流源的阈值电压从初始电压V0调节至新电压Vn，且其中|V0-Vn|＞0。
2.权利要求1的DMOS电流源，其中将电介质材料设置在浮栅与第一和第二编程电极中的每一个之间，且其中浮栅与第一编程电极之间的电介质材料厚度的最小值是浮栅与第二编程电极之间的电介质材料的最小厚度的2至10倍。
3.权利要求2的DMOS电流源，其中浮栅与第二编程电极之间的电介质材料的厚度在至的范围内。
4.权利要求2的DMOS电流源，其中浮栅与第二编程电极之间的电介质材料的厚度在
Figure F200380024153601C00013
至
Figure F200380024153601C00014
的范围内。
5.权利要求2的DMOS电流源，其中浮栅与第二编程电极之间的电介质材料的厚度在至的范围内。
6.权利要求2的DMOS电流源，其中电介质材料为在单晶硅上热生长的氧化物。
7.权利要求1的DMOS电流源，其中电介质材料为在多晶硅上热生长的氧化物。
8.权利要求6的DMOS电流源，其中氧化物为氧化硅。
9.权利要求1的DMOS电流源，其中电介质材料为氮氧化硅。
10.权利要求2的DMOS电流源，其中第二编程电极为金属电极。
11.权利要求2的DMOS电流源，其中第二编程电极为多晶硅电极。
12.权利要求2的DMOS电流源，其中第二编程电极为源极与本体和栅极金属。
13.权利要求2的DMOS电流源，其中第二编程电极为扩散区。
14.权利要求13的DMOS电流源，其中扩散区包括p+扩散区。
15.权利要求13的DMOS电流源，其中扩散区包括n+扩散区。
16.权利要求13的DMOS电流源，其中扩散区包括包含n+扩散区的p+扩散区。
17.权利要求1的DMOS电流源，其中第一与第二编程电极中的至少一个为专用多晶硅电极。
18.权利要求1的DMOS电流源，其中第一编程电极为专用金属电极，且其中第二编程电极为n+扩散区。
19.权利要求1的DMOS电流源，其中第一编程电极为专用金属电极，且其中第二编程电极为专用多晶硅电极。
20.权利要求1的DMOS电流源，其中第一编程电极为源极与本体和栅极金属，且其中第二编程电极为p+扩散区。
21.权利要求20的DMOS电流源，其中p+扩散区包含n+扩散区。
22.权利要求1的DMOS电流源，其中第一编程电极为源极与本体和栅极金属，且其中第二编程电极为n+扩散区。
23.权利要求1的DMOS电流源，其中第一编程电极为源极与本体金属，且其中第二编程电极为专用多晶硅电极。
24.权利要求1的DMOS电流源，其中第一编程电极为控制栅极，且其中第二编程电极为专用多晶硅电极。
25.权利要求1的DMOS电流源，其中第一编程电极为专用多晶硅电极，且其中第二编程电极为公共扩散区。
26.权利要求1的DMOS电流源，其中第一编程电极为源极与本体金属，且其中第二编程电极为专用扩散区。
27.权利要求1的DMOS电流源，其中第一编程电极为专用多晶硅区，且其中第二编程电极为专用扩散区。
28.权利要求1的DMOS电流源，其中第一编程电极为控制栅极，且其中第二编程电极为专用扩散区。
29.权利要求1的DMOS电流源，其中所述第一和第二编程电极是第一与第二多晶硅编程电极，所述浮栅是多晶硅浮栅。
30.权利要求1的DMOS电流源，其中DMOS电流源为垂直MOSFET。
31.权利要求1的DMOS电流源，其中DMOS电流源为功率MOSFET。
32.权利要求1的DMOS电流源，其中DMOS电流源为耗尽型MOSFET。
33.权利要求1的DMOS电流源，其中DMOS电流源为n沟道MOSFET。
34.权利要求1的DMOS电流源，其中DMOS电流源具有至少有1伏量级的阈值电压。
35.权利要求1的DMOS电流源，其中DMOS电流源具有在1至10伏范围内的量级的阈值电压。
36.权利要求1的DMOS电流源，其中通过使带电载流子经受贯穿电介质材料的福勒-诺顿隧穿，来调节MOS栅器件的阈值电压。
37.权利要求1的DMOS电流源，其中电流源设置有至少一个沟槽，且其中浮栅的至少一部分设置在所述至少一个沟槽内。
38.权利要求1的DMOS电流源，还包括源极和本体，且其中源极和本体为双扩散。
39.一种具有可调节电流输出的DMOS电流源，所述电流源包括：
浮栅；
顶部编程电极和底部编程电极，所述浮栅位于所述顶部编程电极和底部编程电极之间；
电介质材料；
源极、本体与漏极；和
与源极和本体电通信的源极与本体金属化层，所述源极与本体金属化层还用作栅极，
其中通过使带电载流子隧穿电介质材料从而改变浮栅上的净电荷，将该DMOS电流源的阈值电压从初始电压V0调节至新电压Vn，其中|V0-Vn|＞0，由此改变电流源的电流输出。
40.权利要求39的DMOS电流源，其中将电介质材料设置在浮栅的至少一个表面上。
41.权利要求39的DMOS电流源，其中电介质材料包括氧化物。
42.权利要求39的DMOS电流源，其中浮栅包括多晶硅。
43.权利要求39的DMOS电流源，其中通过使带电载流子隧穿电介质材料，阈值电压可调节，且其中将电介质材料设置在浮栅与顶部和底部编程电极中的一个之间。
44.权利要求39的DMOS电流源，其中MOS栅器件为金属氧化物半导体场效应晶体管，即MOSFET。
45.权利要求44的DMOS电流源，其中MOSFET为功率MOSFET。
46.权利要求44的DMOS电流源，其中晶体管为耗尽型MOSFET。
47.权利要求39的DMOS电流源，其中电介质材料具有小于
Figure F200380024153601C00061
的厚度。
48.权利要求39的DMOS电流源，其中电介质材料具有在
Figure F200380024153601C00062
至范围内的厚度。
49.一种用于调节DMOS电流源的电流输出的方法，包括下述步骤：提供DMOS电流源，该电流源包括：浮栅、第一和第二编程电极、和设置在浮栅与第一和第二编程电极中的至少一个之间的电介质材料；和
通过在第一与第二编程电极之间施加电压并由此使带电载流子隧穿电介质材料从而改变浮栅上的净电荷，来将该DMOS电流源的阈值电压从初始电压V0调节至新电压Vn，其中|V0-Vn|＞0。
50.权利要求49的方法，其中第一和第二编程电极中的至少一个为专用金属电极。
51.权利要求50的方法，其中第一和第二编程电极中的至少一个为源极与本体和栅极金属。
52.权利要求50的方法，其中第一和第二编程电极中的至少一个为p+扩散区。
53.权利要求50的方法，其中第一和第二编程电极中的至少一个为n+扩散区。
54.权利要求49的方法，其中第一和第二编程电极中的至少一个为专用多晶硅电极。
55.权利要求49的方法，其中在将阈值电压调节至新电压Vn之后，第一和第二编程电极彼此被电短路。
56.一种用于调节DMOS电流源的电流输出的方法，包括下述步骤：
提供DMOS电流源，该电流源包括：浮栅、顶部和底部编程电极、电介质材料、源极、本体、漏极、以及与源极和本体电通信的源极与本体和栅极金属层；和
通过在顶部与底部编程电极之间施加电压而使带电载流子隧穿电介质材料从而改变浮栅上的净电荷，来将该DMOS电流源的阈值电压从初始电压V0调节至新电压Vn，其中|V0-Vn|＞0，由此改变电流输出。
57.权利要求56的方法，其中电介质材料设置在浮栅的至少一个表面上。
58.权利要求56的方法，其中电介质材料设置在浮栅与顶部编程电极之间。
59.权利要求56的方法，其中电介质材料设置在浮栅与底部编程电极之间。
60.权利要求56的方法，其中电介质材料包括氧化物。
61.权利要求60的方法，其中氧化物为二氧化硅。
62.权利要求56的方法，其中电介质材料为氮氧化硅。
63.权利要求56的方法，其中浮栅包括掺杂多晶硅。
64.权利要求56的方法，其中电介质材料设置在浮栅与源极与本体和栅极金属层之间。
65.权利要求56的方法，其中通过使带电载流子从一个编程电极隧穿电介质材料到达浮栅来调节阈值电压。
66.权利要求56的方法，其中通过使带电载流子从浮栅隧穿电介质材料到达一个编程电极来调节阈值电压。
67.权利要求56的方法，其中通过使带电载流子从源极与本体和栅极金属层隧穿电介质材料到达浮栅来调节阈值电压。
68.权利要求56的方法，其中通过使带电载流子从浮栅隧穿电介质材料到达源极与本体和栅极金属层来调节阈值电压。
69.权利要求56的方法，其中DMOS电流源为MOSFET。
70.权利要求69的方法，其中MOSFET为垂直MOSFET。
71.权利要求69的方法，其中MOSFET为功率MOSFET。
72.权利要求69的方法，其中MOSFET为耗尽型MOSFET。
73.权利要求69的方法，其中MOSFET为n沟道MOSFET。
74.权利要求56的方法，其中源极和本体为双扩散。
75.权利要求56的方法，其中电介质材料具有小于的厚度。
76.权利要求56的方法，其中电介质材料具有在
Figure F200380024153601C00082
至
Figure F200380024153601C00083
范围内的厚度。
77.权利要求56的方法，其中DMOS电流源具有至少有1伏量级的阈值电压。
78.权利要求56的方法，其中DMOS电流源具有在1伏至10伏范围内的量级的阈值电压。
79.权利要求56的方法，其中通过使带电载流子经受贯穿电介质材料的福勒-诺顿隧穿，来调节DMOS电流源的阈值电压。
80.权利要求56的方法，其中编程电极中的至少一个包括掺杂多晶硅。
81.权利要求56的方法，其中编程电极中的至少一个包括p+扩散区。
82.权利要求81的方法，其中顶部和底部编程电极中的至少一个还包括设置在p+扩散区内的n+扩散区。
83.权利要求56的方法，其中顶部编程电极包括金属化层，且其中底部编程电极包括p+扩散区。
84.权利要求82的方法，其中顶部编程电极为源极与本体和金属层。
85.权利要求84的方法，其中金属层还用作栅极。
86.权利要求56的方法，其中在将阈值电压调节至新电压Vn之后，顶部和底部编程电极彼此被电短路。
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