CN111180512A - 一种结合浮栅的igbt器件结构 - Google Patents
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Abstract
本发明提供了一种结合浮栅的IGBT器件结构，包括：IGBT结构及浮栅结构，所述IGBT结构包括有一金属集电极，所述金属集电极的上方依次设置有P+集电区、N型缓冲层、N‑漂移区、P型基区、N+源区和金属发射极，所述金属发射极使得位于同侧的N+源区与P型基区短接，且所述金属发射极均接源极电位；所述浮栅结构由隧道氧化层、浮栅电极、栅氧化层和控制栅电极组成，所述浮栅电极通过所述隧道氧化层与所述N‑漂移区、P型基区和N+源区隔离，所述控制栅电极通过所述栅氧化层与所述浮栅电极隔离；本发明具有缩短关断时间、提升关断稳定性和减小漏电流功能，同时不会增加导通电阻，并且浮栅结构制作工艺简单，拥有良好的应用效果。
Description
技术领域
本发明涉及功率半导体技术领域，特别涉及一种结合浮栅的IGBT器件结构。
背景技术
近年来，随着科技的发展，电力轨道机车、风力发电机、高功率大电流电网转换系统、消费电子、新能源电动汽车等大功率电力电子产品应用越来越广泛，而其中离不开IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)。IGBT结合了GTR通流能力强，静态功耗低和MOSFET开关速度快，驱动简单，热稳定性好的特点，被广泛应用于上述功率转换的领域，它是能源转换与传输的核心器件，是电力电子装置的“CPU”。
20世纪80年代，IGBT被研究成功并商业化的第一代产品是平面栅穿通型绝缘栅双极型晶体管，器件的主要工作区域采用外延技术实现，其结构如图1所示，在高掺杂浓度的P+集电区2上外延生长N型缓冲层3、N-漂移区4，然后采用传统MOSFET工艺制造MOSFET结构，形成绝缘栅双极型晶体管器件。由于N型缓冲层3的存在，电场终止于N型缓冲层3，形成梯形的电场分布，所以可采用较薄的N-漂移区4来实现较高的耐压效果，有效的降低了导通电阻和静态功耗，提升了IGBT的耐压，也有利于器件的散热。由于P+集电区2较厚，背发射结的注入效率较高，在器件关断时载流子不能从背发射结流出，只能靠在基区的复合消失，导致器件关断特性较差，关断时间长，关断之后没有保护措施，容易受到电压波动的干扰。
对于IGBT的关断过程，主要可分为沟道电流关断和过剩载流子复合两个种类，由于MOSFET是单载流子器件，关断速度比较快，主要的关断时间是消耗在PNP晶体管关断的过程。由于没有载流子泄放的通道，只有依靠载流子在基区的复合来实现关断后载流子的消耗，因此关断时间较长，且关断之后容易受到栅压波动的影响，产生漏电流；波动栅压也会促使IGBT内部寄生晶闸管导通，导致栅极对器件的控制失效，器件在闩锁效应的影响下失控。IGBT关断时间长，关断后漏电流大，关断后容易受波动栅压影响，其主要原因是关断后N-漂移区4内的载流子不能立即抽出，解决此问题的主要方法有三种：一是使少数载流子寿命降低，加快复合时间，如采用电子辐射、注入离子等方法，但少数载流子寿命的降低会引起导通压降温度系数变为负值，且导通电阻增大，器件功耗增加，不适合于IGBT关断特性的改进；二是减小背发射结的注入效率，同时也会带来导通电阻增大的后果；三是建立起新的载流子泄放通道，或者在关断时提升整个器件的阈值电压，使器件在原栅压条件下不满足导通条件，达到快速稳定关断的效果。
在IGBT的关断过程中，由于线路和器件内部分布杂散电感的存在，关断瞬态时IGBT集电极电流会快速下降到零，与之并接的反向恢复二极管逆向恢复时会感应出一个较高的开关浪涌电压，若电压尖峰过大，超出了IGBT正向耐压极限，就会发生器件过电压击穿，因此抑制关断瞬态时的电压尖峰的大小对提高器件和系统的可靠性具有重要的意义。电压尖峰大小与关断时电流变化率和杂散电感的大小有关，减小电压尖峰主要有效措施是增大关断时间，可采取增大栅极驱动电阻等方法，但会增大导通损耗。
现有非易失性存储技术如Flash存储器，其基础构成器件是浮栅晶体管，通过控制浮栅结构中电子的流入流出来实现信息的保存，其可以控制电子流入流出的基本原理是沟道热电子注入效应(Channel Hot Electron Injection，CHEI)与F-N隧穿效应(FowlerNordheim Tunnelling)。
沟道热电子注入效应是小尺寸的nMOSFETs中热电子所呈现出的一种现象，在栅漏电压大于阈值电压，漏端电压也较大的情况下，器件处于饱和状态。沟道夹断点与漏端之间的耗尽区中会形成较大的横向电场，电子在此横向电场的作用下，被大大加速，动能逐渐增大。当电子动能逐渐增加时，会与衬底其他粒子发生碰撞电离，形成电子空穴对。空穴在耗尽层电场的作用下会向衬底方向运动，大部分的电子仍会到达漏端，同时会有一少部分的电子由于栅端电压的“吸引”作用，会向栅极方向运动。如果电子能量增加到足够大，足以克服Si/SiO2界面势垒，则存在一定的几率越过氧化层势垒，进入氧化层。
F-N隧穿效应是指当栅氧化层很薄时，在外加强电场下，电子可以从硅导带隧穿到氧化层导带。在隧穿氧化层上的电场是由外加的偏压引起，当一个较大的电压施加在多晶硅-二氧化硅-硅结构上，会影响该结构的能带，以致导带有一个三角形的能量势垒。势垒宽度由外加电场决定，电场越高，势垒宽度会越窄，势垒高度由电极材料的性质和二氧化硅的能带结构决定。在薄氧化层的F-N隧穿过程中，注入电场等于平均的薄氧化层电场，势垒宽度足够窄，电子便可以从硅的导带隧穿过三角形势垒进入氧化硅的导带。
目前还没有一种设计将浮栅结构和IGBT器件有效合理的结合起来而用于功率半导体技术领域。
发明内容
本发明提供了一种结合浮栅的IGBT器件结构，其目的是为了解决传统IGBT器件关断损耗大、关断状态下容易受波动栅压影响以及导通电阻容易受到影响等缺点。
为了达到上述目的，本发明的实施例提供了一种结合浮栅的IGBT器件结构，包括：
IGBT结构，所述IGBT结构包括有一金属集电极，所述金属集电极的上方依次设置有P+集电区、N型缓冲层和N-漂移区或者所述金属集电极的上方依次为所述P+集电区和N-漂移区，所述N-漂移区的中部凸起，位于所述N-漂移区的中部凸起两侧均设置有P型基区，两个所述P型基区的中部均设置有凹槽，两个所述凹槽内均设置有N+源区，所述N+源区的顶面、P型基区的顶面与N-漂移区的顶面相互齐平，两个所述P型基区的顶面均设置有金属发射极，所述金属发射极使得位于同侧的N+源区与P型基区短接，且所述金属发射极均接源极电位；
浮栅结构，所述浮栅结构由隧道氧化层、浮栅电极、栅氧化层和控制栅电极组成，所述隧道氧化层设置在所述N-漂移区、P型基区和N+源区的顶面中部，所述隧道氧化层的上方依次设置有所述浮栅电极、栅氧化层和控制栅电极，所述浮栅电极通过所述隧道氧化层与所述N-漂移区、P型基区和N+源区隔离，所述控制栅电极通过所述栅氧化层与所述浮栅电极隔离。
其中，所述隧道氧化层采用的材料为氧化硅或MgF2或氧化铝或氮化硅。
其中，所述隧道氧化层的制造工艺为热氧化或外延或磁控溅射或等离子体增强型化学气相沉积。
其中，所述隧道氧化层的厚度为1nm～30nm。
其中，所述浮栅电极采用的材料为多晶硅或氮化硅或纳米硅量子点或锗硅混合量子点。
其中，所述浮栅电极的制造工艺为低压力化学气相沉积或等离子体增强型化学气相沉积或金属有机化合物化学气相沉积或分子束外延或脉冲激光沉积。
其中，所述浮栅电极厚度为5nm～300nm。
其中，所述控制栅电极采用的材料为多晶硅或氮化硅或氮化钽或氮化钛或金属。
其中，所述控制栅电极的制造工艺为低压力化学气相沉积或等离子体增强型化学气相沉积或金属有机化合物化学气相沉积或脉冲激光沉积或电镀或蒸发或磁控溅射。
其中，所述控制栅电极的厚度为5nm～300nm，长度为0.1μm～60μm。
本发明的上述方案有如下的有益效果：
本发明提出的一种结合浮栅的IGBT器件结构，在传统平面栅穿通型IGBT器件结构的基础上引入浮栅结构，通过该浮栅结构在器件开关时进行电子收集与释放，实现对IGBT开关状态的保护作用。在器件由正向导通转为关断状态之前，将控制栅电极与漏极加正向大电压，源极与集电极接地，在沟道热电子注入效应的作用下，使得浮栅电极收集电子。在断开所述控制栅电极与漏极的供电电压之后，浮栅电极内收集了足够多的电子，形成对沟道电子的排斥而使器件迅速关断，同时提高了器件的阈值电压，减小了漏电流，对关断状态下的器件进行了保护。在器件由关断状态转为正向导通状态时，由于浮栅电极内部存有电子，器件阈值电压升高，从而可承受比传统IGBT器件更大的正向栅压波动而不会使器件赝开启，从而起到保护作用。此时若先对此结合浮栅的IGBT器件加负栅压，在F-N隧穿效应的作用下，使浮栅电极释放所收集到的电子，同时由浮栅电极所释放的电子构成了IGBT器件中PNP三极管基极电流的一部分，然后再对此结合浮栅的IGBT器件施加正栅压，器件才能在较低正栅压下导通。本发明的制作工艺与传统IGBT器件制作工艺兼容，并且浮栅结构制作工艺简单，拥有良好的应用效果，具有广阔的产业化应用前景。
附图说明
图1为传统平面栅有缓冲层IGBT器件结构示意图；
图2为本发明的结合浮栅的IGBT器件结构的有缓冲层多晶硅材料浮栅电极IGBT器件结构示意图；
图3为本发明的结合浮栅的IGBT器件结构的无缓冲层多晶硅材料浮栅电极IGBT器件结构示意图；
图4为本发明的结合浮栅的IGBT器件结构的有缓冲层纳米硅量子点材料浮栅电极IGBT器件结构示意图；
图5为本发明的结合浮栅的IGBT器件结构的无缓冲层纳米硅量子点材料浮栅电极IGBT器件结构示意图；
图6为本发明的结合浮栅的IGBT器件结构的制备过程剖面图一；
图7为本发明的结合浮栅的IGBT器件结构的制备过程剖面图二；
图8为本发明的结合浮栅的IGBT器件结构的制备过程剖面图三；
图9为本发明的结合浮栅的IGBT器件结构的制备过程剖面图四；
图10为本发明的结合浮栅的IGBT器件结构的制备过程剖面图五；
图11为本发明的结合浮栅的IGBT器件结构的制备过程剖面图六。
【附图标记说明】
1-金属集电极；2-P+集电区；3-N型缓冲层；4-N-漂移区；5-P型基区；6-N+源区；7-金属发射极；8-隧道氧化层；9-浮栅电极；10-栅氧化层；11-控制栅电极；12-纳米硅量子点；100-衬底硅片。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
本发明针对现有的传统IGBT器件关断损耗大、关断状态下容易受波动栅压影响以及导通电阻容易受到影响等问题，提供了一种结合浮栅的IGBT器件结构。
本发明的实施例提供了一种结合浮栅的IGBT器件结构，包括：IGBT结构，所述IGBT结构包括有一金属集电极1，如图2所示，所述金属集电极1的上方依次设置有P+集电区2、N型缓冲层3和N-漂移区4，或者如图3所示，所述金属集电极1的上方依次为所述P+集电区2和N-漂移区4，所述N-漂移区4的中部凸起，位于所述N-漂移区4的中部凸起两侧均设置有P型基区5，两个所述P型基区5的中部均设置有凹槽，两个所述凹槽内均设置有N+源区6，所述N+源区6的顶面、P型基区5的顶面与N-漂移区4的顶面相互齐平，两个所述P型基区5的顶面均设置有金属发射极7，所述金属发射极7使得位于同侧的N+源区6与P型基区5短接，且所述金属发射极7均接源极电位；浮栅结构，所述浮栅结构由隧道氧化层8、浮栅电极9、栅氧化层10和控制栅电极11组成，所述隧道氧化层8设置在所述N-漂移区4、P型基区5和N+源区6的顶面中部，所述隧道氧化层8的上方依次设置有所述浮栅电极9、栅氧化层10和控制栅电极11，所述浮栅电极9通过所述隧道氧化层8与所述N-漂移区4、P型基区5和N+源区6隔离，所述控制栅电极11通过所述栅氧化层10与所述浮栅电极9隔离。
本发明上述实施例所述的结合浮栅的IGBT器件结构，如图2和图3所示，当本发明结构由正向导通转为关断状态前，通过将所述控制栅电极11与漏极加正向大电压，源极与集电极接地的方式，在沟道热电子注入效应的作用下，使所述浮栅电极9收集电子，为所述N-漂移区4提供载流子泄放通道，同时提高整个器件的阈值电压；本发明结构在断开所述控制栅电极11与漏极的供电电压之后，所述浮栅电极9内收集了足够多的电子，使器件迅速关断，同时提高了器件的阈值电压，使器件不会受到波动栅压的影响，减小了漏电流，对关断状态下的器件进行了保护；本发明结构在器件由关断状态转为正向导通状态时，由于所述浮栅电极9内部存有电子，器件阈值电压升高，从而可承受比传统IGBT器件更大的正向栅压波动而不会使器件赝开启，从而起到保护作用。。此时若先对此结合浮栅的IGBT器件加负栅压，在F-N隧穿效应的作用下，使所述浮栅电极9释放所收集到的电子，使器件阈值电压降低，同时由所述浮栅电极9所释放的电子构成了IGBT器件中PNP三极管基极电流的一部分；然后再对此结合浮栅的IGBT器件施加正栅压，器件才能在较低正栅压下导通。；所述N型缓冲层3起到了一定提高耐压的作用，如图3和图5所示，在一些IGBT器件中所述N型缓冲层3不存在，无论所述IGBT结构中是否存在有所述N型缓冲层3，设置有所述浮栅结构的IGBT器件均能起到上述作用，。
其中，所述隧道氧化层8采用的材料为氧化硅或MgF2或氧化铝或氮化硅。
其中，所述隧道氧化层8的制造工艺为热氧化或外延或磁控溅射或等离子体增强型化学气相沉积。
其中，所述隧道氧化层8的厚度为1nm～30nm。
其中，所述浮栅电极9采用的材料为多晶硅或氮化硅或纳米硅量子点12或锗硅混合量子点。
其中，所述浮栅电极9的制造工艺为低压力化学气相沉积或等离子体增强型化学气相沉积或金属有机化合物化学气相沉积或分子束外延或脉冲激光沉积。
本发明上述实施例所述的结合浮栅的IGBT器件结构，如图4和图5所示，当所述浮栅电极9材料为所述纳米硅量子点12时，相比于采用多晶硅作为所述浮栅电极9的材料时，其存储的电荷由原来的连续分布变成了独立分布，电荷存储在一个个独立的量子点中，极大的减少了电荷的横向移动。当所述隧穿氧化层在某处被击穿后，只有该处量子点的电荷会泄露，而其他位置量子点的电荷仍将继续保持，使器件的寿命更长，保持性也更强，同时所述隧穿氧化层的厚度也可有所降低，器件的功耗更低，器件整体开启关断速度更快；当采用所述纳米硅量子点12作为所述浮栅电极9的材料时，所述浮栅电极9的制作工艺需要采用分子束外延或者金属有机化合物化学气相沉积等微加工设备制备出量子阱，再利用电子束曝光配合反应离子干法刻蚀将量子阱加工成量子点。
其中，所述浮栅电极9厚度为5nm～300nm。
其中，所述控制栅电极11采用的材料为多晶硅或氮化硅或氮化钽或氮化钛或金属。
其中，所述控制栅电极11的制造工艺为低压力化学气相沉积或等离子体增强型化学气相沉积或金属有机化合物化学气相沉积或脉冲激光沉积或电镀或蒸发或磁控溅射。
其中，所述控制栅电极11的厚度为5nm～300nm，长度为0.1μm～60μm。
本发明上述实施例所述的结合浮栅的IGBT器件结构，所述N-漂移区4、隧道氧化层8、浮栅电极9、栅氧化层10和控制栅电极11所组成的浮栅结构可采用硅衬底-隧穿氧化硅-氮化硅-阻挡氧化硅-多晶硅(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)的复合结构代替。
本发明上述实施例所述的结合浮栅的IGBT器件结构，在具体实施时，主要制作工艺流程为：
1.选取衬底并处理：选择[100]晶向的单晶硅作为衬底硅片100的材料，如图6所示，所述衬底硅片100的厚度为500μm，采用N型掺杂的方式对衬底进行处理；处理过程中需要将所述衬底硅片100依次用丙酮、乙醇、去离子水各超声清洗10min，其中超声频率为100kHz，利用高速纯氮气气流将硅片吹干表面液体，并放入烘箱烘干，烘干温度为110℃，烘干时间为20min。
2.制作所述P型基区5：采用低压力化学气相沉积的方法沉积氧化硅，旋涂正胶，并对准放置掩膜版，对准曝光之后进行显影，刻蚀出窗口；采用离子注入的方法注入P型杂质，注入剂量为5×1013cm-2，形成所述P型基区5，如图7所示。
3.制作所述浮栅电极9：采用热氧化工艺制作所述隧道氧化层8，所述隧道氧化层8的厚度为10nm；首先使用等离子体增强型化学气相沉积的方法沉积多晶硅，温度为580摄氏度，如图8所示；当离子注入掺杂之后进行退火修复多晶硅层缺陷，退火在氮气保护环境下，温度为1000摄氏度，时间为30秒；随后使用化学机械抛光进行平坦化处理形成所述浮栅电极9，其最终厚度为40nm。若所述浮栅电极9材料采用的是所述纳米硅量子点12，则利用分子束外延或者金属有机化合物化学气相沉积等微加工设备制备出量子阱，再利用电子束曝光配合反应离子干法刻蚀将量子阱加工成量子点形成所述浮栅电极9。
4.制作所述控制栅电极11：使用等离子体增强型化学气相沉积工艺淀积SiO2制作所述栅氧化层10；首先使用等离子体增强型化学气相淀积的方法沉积多晶硅，如图9所示，温度为580摄氏度；当离子注入掺杂之后进行退火修复多晶硅层缺陷，退火在氮气保护环境下，温度为1000摄氏度，时间为30秒；随后使用化学机械抛光进行平坦化处理形成所述控制栅电极11，其最终厚度为100nm，长度为15μm。
5.去除多余浮栅结构材料：在所述衬底硅片100上旋涂正胶，并对准放置掩膜版，对准曝光之后进行显影，采用溅射刻蚀的方法刻蚀掉所述隧道氧化层8、浮栅电极9、栅氧化层10和控制栅电极11在器件两侧的多余材料，形成设计宽度的所述浮栅结构，如图10所示。
6.制作所述N+源区6：在所述衬底硅片100上旋涂正胶，并对准放置掩膜版，对准曝光之后进行显影，注入N型杂质高温推结形成局部N型重掺杂，形成所述N+源区6，如图11所示。
7.制作介质层：经过上述工艺流程，晶片表面会变得不平整，需要沉积BPSG后加高温使得BPSG融化回流，以实现晶片表面的平整。
8.形成欧姆接触并金属化：首先在所述衬底硅片100上旋涂正胶，并对准放置掩膜版，然后对准曝光之后进行显影，刻蚀出孔后注入高浓度的P型杂质形成欧姆接触，并刻蚀金属实现金属化。
9.背面减薄：采用化学机械抛光的方法对所述衬底硅片100背部进行减薄，并根据器件设计减薄到设计厚度。
10.制作N型缓冲层3：在所述衬底硅片100背面处旋涂正胶，并对准放置掩膜版，对准曝光之后进行显影，注入N型杂质高温推结形成局部N型重掺杂，注入剂量为6.5×1014cm-2，推结时间180min。
11.制作P+集电区2并金属化：在衬底硅片100背面处旋涂正胶，并对准放置掩膜版，对准曝光之后进行显影，注入P型杂质高温推结形成局部P型重掺杂，注入剂量为1.2×1015cm-2，并进行背面金属化，进行钝化保护。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种结合浮栅的IGBT器件结构，其特征在于，包括：
IGBT结构，所述IGBT结构包括有一金属集电极(1)，所述金属集电极(1)的上方依次设置有P+集电区(2)、N型缓冲层(3)和N-漂移区(4)或者所述金属集电极(1)的上方依次为所述P+集电区(2)和N-漂移区(4)，所述N-漂移区(4)的中部凸起，位于所述N-漂移区(4)的中部凸起两侧均设置有P型基区(5)，两个所述P型基区(5)的中部均设置有凹槽，两个所述凹槽内均设置有N+源区(6)，所述N+源区(6)的顶面、P型基区(5)的顶面与N-漂移区(4)的顶面相互齐平，两个所述P型基区(5)的顶面均设置有金属发射极(7)，所述金属发射极(7)使得位于同侧的N+源区(6)与P型基区(5)短接，且所述金属发射极(7)均接源极电位；
浮栅结构，所述浮栅结构由隧道氧化层(8)、浮栅电极(9)、栅氧化层(10)和控制栅电极(11)组成，所述隧道氧化层(8)设置在所述N-漂移区(4)、P型基区(5)和N+源区(6)的顶面中部，所述隧道氧化层(8)的上方依次设置有所述浮栅电极(9)、栅氧化层(10)和控制栅电极(11)，所述浮栅电极(9)通过所述隧道氧化层(8)与所述N-漂移区(4)、P型基区(5)和N+源区(6)隔离，所述控制栅电极(11)通过所述栅氧化层(10)与所述浮栅电极(9)隔离。
2.根据权利要求1所述的结合浮栅的IGBT器件结构，其特征在于，所述隧道氧化层(8)采用的材料为氧化硅或MgF2或氧化铝或氮化硅。
3.根据权利要求1所述的结合浮栅的IGBT器件结构，其特征在于，所述隧道氧化层(8)的制造工艺为热氧化或外延或磁控溅射或等离子体增强型化学气相沉积。
4.根据权利要求1所述的结合浮栅的IGBT器件结构，其特征在于，所述隧道氧化层(8)的厚度为1nm～30nm。
5.根据权利要求1所述的结合浮栅的IGBT器件结构，其特征在于，所述浮栅电极(9)采用的材料为多晶硅或氮化硅或纳米硅量子点(12)或锗硅混合量子点。
6.根据权利要求1所述的结合浮栅的IGBT器件结构，其特征在于，所述浮栅电极(9)的制造工艺为低压力化学气相沉积或等离子体增强型化学气相沉积或金属有机化合物化学气相沉积或分子束外延或脉冲激光沉积。
7.根据权利要求1所述的结合浮栅的IGBT器件结构，其特征在于，所述浮栅电极(9)厚度为5nm～300nm。
8.根据权利要求1所述的结合浮栅的IGBT器件结构，其特征在于，所述控制栅电极(11)采用的材料为多晶硅或氮化硅或氮化钽或氮化钛或金属。
9.根据权利要求1所述的结合浮栅的IGBT器件结构，其特征在于，所述控制栅电极(11)的制造工艺为低压力化学气相沉积或等离子体增强型化学气相沉积或金属有机化合物化学气相沉积或脉冲激光沉积或电镀或蒸发或磁控溅射。
10.根据权利要求1所述的结合浮栅的IGBT器件结构，其特征在于，所述控制栅电极(11)的厚度为5nm～300nm，长度为0.1μm～60μm。
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| US5780341A (en) * | 1996-12-06 | 1998-07-14 | Halo Lsi Design & Device Technology, Inc. | Low voltage EEPROM/NVRAM transistors and making method |
| CN1692449A (zh) * | 2002-08-13 | 2005-11-02 | 通用半导体公司 | 具有可编程阈值电压的dmos器件 |
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2020
- 2020-01-06 CN CN202010008661.4A patent/CN111180512A/zh active Pending
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