JPH0491480A - 半導体装置 - Google Patents
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- JPH0491480A JPH0491480A JP2205005A JP20500590A JPH0491480A JP H0491480 A JPH0491480 A JP H0491480A JP 2205005 A JP2205005 A JP 2205005A JP 20500590 A JP20500590 A JP 20500590A JP H0491480 A JPH0491480 A JP H0491480A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、微細化又は高性能化に好適な半導体装置の構
造及びその製造方法に関する。特ｋ、トンネル注入型半
導体装置として好適なものに関する。
造及びその製造方法に関する。特ｋ、トンネル注入型半
導体装置として好適なものに関する。
デイ−ラム（ＤＲＡＭ）に代表されるブイエルニスアイ
（ＶＬＳＩ）の大容量化にともない、それらに用いられ
る半導体デバイスは、微細化を要求されている。これに
伴って１種々の問題点が生じている。
（ＶＬＳＩ）の大容量化にともない、それらに用いられ
る半導体デバイスは、微細化を要求されている。これに
伴って１種々の問題点が生じている。
例えば、代表的な半導体デバイスであるモスエフイーテ
ィー（ＭＯＳＦＥＴ）では、■短チャネル効果による特
性変動、■寄生バイポーラ効果による耐圧低下、■不純
物の統計的ゆらぎによるしきい値電圧の変調、■チャン
ネル部の不純物濃度増大によるリーク電流の増加等の問
題があり、微細化が困難と考えられる。
ィー（ＭＯＳＦＥＴ）では、■短チャネル効果による特
性変動、■寄生バイポーラ効果による耐圧低下、■不純
物の統計的ゆらぎによるしきい値電圧の変調、■チャン
ネル部の不純物濃度増大によるリーク電流の増加等の問
題があり、微細化が困難と考えられる。
上記の問題の解決策の−っとして、例えば特開昭６２−
２７４７７５号公報に記載のようなショットキーバリア
接合を流れるトンネル電流を制御する半導体装置が提案
された。
２７４７７５号公報に記載のようなショットキーバリア
接合を流れるトンネル電流を制御する半導体装置が提案
された。
上記従来のトンネル電流を制御する半導体装置は、ソー
スを金属、ドレインをｎ 層である半導体層とした非対
称な構造であるため、製法が困難である。さらｋ、該ｎ
層からの配線をコンタクトホールを介して電極配線層
に引き出す必要があるためにキＷリアの通路がその分だ
け長くなり、更にまたｎ 層と配線との接触抵抗も加わ
ることから寄生抵抗が大きくなりドレイン（トンネル）
電流の低下を招く問題があった。
スを金属、ドレインをｎ 層である半導体層とした非対
称な構造であるため、製法が困難である。さらｋ、該ｎ
層からの配線をコンタクトホールを介して電極配線層
に引き出す必要があるためにキＷリアの通路がその分だ
け長くなり、更にまたｎ 層と配線との接触抵抗も加わ
ることから寄生抵抗が大きくなりドレイン（トンネル）
電流の低下を招く問題があった。
本発明の目的は、微細化に好適な半導体装置の構造及び
その製造方法を提供することにある。
その製造方法を提供することにある。
本発明の他の目的は、高速スイッチングに好適な半導体
装置を提供することにある。
装置を提供することにある。
上記目的を達成するための本発明の特徴点は、以下のと
おりである。
おりである。
１、半導体領域、ソース、ドレイン及びゲート電極を有
するＭＩＳ構造の半導体装置において、前記ソース及び
前記ドレインに前記ゲート電極と重なり部分を持つ金属
又は金属化合物からなるメタリック材を設け、前記ドレ
イン側の前記メタリック材と接する前記半導体領域に第
１導電型の高濃度半導体層を設け、前記ソースを前記半
導体領域に対し、ショットキー接合とし。
するＭＩＳ構造の半導体装置において、前記ソース及び
前記ドレインに前記ゲート電極と重なり部分を持つ金属
又は金属化合物からなるメタリック材を設け、前記ドレ
イン側の前記メタリック材と接する前記半導体領域に第
１導電型の高濃度半導体層を設け、前記ソースを前記半
導体領域に対し、ショットキー接合とし。
前記ドレインを前記半導体領域とオーミック接続とし、
前記ソースと前記ドレインとの間のショットキー障壁に
生ずるトンネル電流をゲート電位で制御することを特徴
とする。
前記ソースと前記ドレインとの間のショットキー障壁に
生ずるトンネル電流をゲート電位で制御することを特徴
とする。
２、第１導電型の半導体領域と、前記第１導電型の半導
体領域の表面上に離間して設けられた一対の金属又は金
属化合物からなる領域と、前記一対の領域間を覆うよう
に前記第１導電型の半導体領域の表面上に＃！縁膜を介
して設けられた制御電極とを具備し、前記一対の領域の
うち−方の領域と前記第１導電型の半導体領域とが接す
る部分は、第１導電型の高不純物濃度領域である。
体領域の表面上に離間して設けられた一対の金属又は金
属化合物からなる領域と、前記一対の領域間を覆うよう
に前記第１導電型の半導体領域の表面上に＃！縁膜を介
して設けられた制御電極とを具備し、前記一対の領域の
うち−方の領域と前記第１導電型の半導体領域とが接す
る部分は、第１導電型の高不純物濃度領域である。
３、第１導電体、第１導電型低濃度半導体、第１導電型
高濃度半導体、第２導電体を順次接続し、前記低濃度半
導体の担体濃度を変化させる手段を有し、前記担体濃度
の変化により、前記第１導電体と前記低濃度半導体との
界面に形成されるショットキーバリア接合を流れるトン
ネル電流を制御すること。
高濃度半導体、第２導電体を順次接続し、前記低濃度半
導体の担体濃度を変化させる手段を有し、前記担体濃度
の変化により、前記第１導電体と前記低濃度半導体との
界面に形成されるショットキーバリア接合を流れるトン
ネル電流を制御すること。
４、所定の絶縁基板と、前記！縁板板上に順次隣接して
形成された、第１導電体、第１導電型低濃度半導体、第
１導電型高濃度半導体、第２導電体と、前記第１導電体
、前記第１導電型低濃度半導体、前記第１導電型高濃度
半導体、前記第２導電体の前記絶縁基板と対向する表面
に絶縁膜を介して形成された制御電極とを有すること。
形成された、第１導電体、第１導電型低濃度半導体、第
１導電型高濃度半導体、第２導電体と、前記第１導電体
、前記第１導電型低濃度半導体、前記第１導電型高濃度
半導体、前記第２導電体の前記絶縁基板と対向する表面
に絶縁膜を介して形成された制御電極とを有すること。
５、所定の絶縁基板と、前記絶縁基板上に順次隣接して
形成された、第１導電体、第１導電型低濃度半導体、第
１導電型高濃度半導体、第２導電体と、前記第２導電体
と絶縁領域によって離間され、かつ順次隣接して形成さ
れた、第３導電体、第２導電型高濃度半導体、第２導電
型低濃度半導体、第４導電体と、前記第１導電体、前記
第１導電型低濃度半導体、前記第１導電型高濃度半導体
、前記第２導電体の前記絶縁基板と対向する表面に絶縁
膜を介して形成された第１制御電極と、前記第３導電体
、前記第２導電型低濃度半導体、前記第２導電型高濃度
半導体、前記第４導電体の前記絶縁基板と対向する表面
に絶縁膜を介して形成された第２制御電極とを有し、前
記第１制御電極と前記第２制御電極とに同一信号が入力
され、前記第２導電体と前記第３導電体とから同一信号
が出力されること。
形成された、第１導電体、第１導電型低濃度半導体、第
１導電型高濃度半導体、第２導電体と、前記第２導電体
と絶縁領域によって離間され、かつ順次隣接して形成さ
れた、第３導電体、第２導電型高濃度半導体、第２導電
型低濃度半導体、第４導電体と、前記第１導電体、前記
第１導電型低濃度半導体、前記第１導電型高濃度半導体
、前記第２導電体の前記絶縁基板と対向する表面に絶縁
膜を介して形成された第１制御電極と、前記第３導電体
、前記第２導電型低濃度半導体、前記第２導電型高濃度
半導体、前記第４導電体の前記絶縁基板と対向する表面
に絶縁膜を介して形成された第２制御電極とを有し、前
記第１制御電極と前記第２制御電極とに同一信号が入力
され、前記第２導電体と前記第３導電体とから同一信号
が出力されること。
６、以下工程よりなる半導体装置の製造方法、（１）所
定の第１導電型の半導体基板を準備する工程、 （２）前記半導体基板上に第２導電型の半導体領域を形
成する工程、 （３）前記半導体領域上に絶縁膜を介して制御電極を形
成する工程、 （４）前記半導体領域内に第２導電型の高不純物濃度半
導体層を形成する工程、 （５）前記半導体領域上に金属を堆積する工程、（６）
前記半導体基板を熱処理する工程、（７）前記金属を除
去する工程。
定の第１導電型の半導体基板を準備する工程、 （２）前記半導体基板上に第２導電型の半導体領域を形
成する工程、 （３）前記半導体領域上に絶縁膜を介して制御電極を形
成する工程、 （４）前記半導体領域内に第２導電型の高不純物濃度半
導体層を形成する工程、 （５）前記半導体領域上に金属を堆積する工程、（６）
前記半導体基板を熱処理する工程、（７）前記金属を除
去する工程。
本発明の半導体装置であるｌ・ランジスタは動作原理か
らして、■ショットキー障壁を流れるトンネル電子を制
御電極（ゲート）電位による半導体基体表面のバンドの
曲がりで制御するメカニズムであるため、短チヤネル効
果（チャネル長変調効果）が起きにくい、■ソース／ド
レイン間の障壁はショットキー接合のみであるため、寄
生バイポーラ効果は生じない。■蓄積層のキャリア濃度
コントロールはゲート酸化膜厚とショットキーの障壁高
さφＢでほぼ決定され、半導体基体は低不純物濃度でよ
いため、不純物の統計的ゆらぎによるしきい値電圧の変
調や不純物濃度増大に起因するリーク電流の増加が生じ
ない等、従来のＭＯＳＦＥＴの問題点を解決できる。
らして、■ショットキー障壁を流れるトンネル電子を制
御電極（ゲート）電位による半導体基体表面のバンドの
曲がりで制御するメカニズムであるため、短チヤネル効
果（チャネル長変調効果）が起きにくい、■ソース／ド
レイン間の障壁はショットキー接合のみであるため、寄
生バイポーラ効果は生じない。■蓄積層のキャリア濃度
コントロールはゲート酸化膜厚とショットキーの障壁高
さφＢでほぼ決定され、半導体基体は低不純物濃度でよ
いため、不純物の統計的ゆらぎによるしきい値電圧の変
調や不純物濃度増大に起因するリーク電流の増加が生じ
ない等、従来のＭＯＳＦＥＴの問題点を解決できる。
さらｋ、本発明によれば、制御電極（ゲー１−）下にも
ぐり込むメタリック材からなる導電体をソースとドレイ
ン対称に設けであるのでソースから注入されたキャリア
（電子）が十分幅の狭い高不純物濃度層であるｎ＋Ｍ（
ウェル領域とドレイン側メタリック材をオーミックに接
続する層、Ｐ型トランジスタではｐ十層）を通過するだ
けで容易に抵抗値の小さなドレインのメタリック材に到
達できる。また電極配線層とｎ＋層間の接触抵抗は、ド
レインのメタリック材と電極配線層間の接触抵抗がほと
んどないため接触面積の大きなドレインのメタリック材
とｎ＋層間で決まり、その値は十分に小さい。この結果
ソース／ドレイン間の寄生抵抗は小さくできドレイン（
トンネル）電流を大きくできる。更に少なくともメタリ
ック材をソースとドレイン対称に設けであるので、製法
が容易である。
ぐり込むメタリック材からなる導電体をソースとドレイ
ン対称に設けであるのでソースから注入されたキャリア
（電子）が十分幅の狭い高不純物濃度層であるｎ＋Ｍ（
ウェル領域とドレイン側メタリック材をオーミックに接
続する層、Ｐ型トランジスタではｐ十層）を通過するだ
けで容易に抵抗値の小さなドレインのメタリック材に到
達できる。また電極配線層とｎ＋層間の接触抵抗は、ド
レインのメタリック材と電極配線層間の接触抵抗がほと
んどないため接触面積の大きなドレインのメタリック材
とｎ＋層間で決まり、その値は十分に小さい。この結果
ソース／ドレイン間の寄生抵抗は小さくできドレイン（
トンネル）電流を大きくできる。更に少なくともメタリ
ック材をソースとドレイン対称に設けであるので、製法
が容易である。
また、例えばソース側のメタリック材の底面を半導体基
体（ウェル領域）と反対導電型の高濃度半導体層で取り
囲うようにしたので、ソースの底面部分は半導体基体に
対してショットキー接合ではな（ｐｎ接合を形成してい
る。ｐｎ接合に流れるキャリアは少数キャリアが主であ
るため、リーク電流をショットキー接合より数桁低くで
きる。
体（ウェル領域）と反対導電型の高濃度半導体層で取り
囲うようにしたので、ソースの底面部分は半導体基体に
対してショットキー接合ではな（ｐｎ接合を形成してい
る。ｐｎ接合に流れるキャリアは少数キャリアが主であ
るため、リーク電流をショットキー接合より数桁低くで
きる。
従ってソース側のメタリック材の底面部分を除去したこ
とと等価となりΦＢの小さな材料をソース電極に用いて
もリーク電流が低く抑えられる。
とと等価となりΦＢの小さな材料をソース電極に用いて
もリーク電流が低く抑えられる。
また、ソース／ドレインのメタリック材の少なくとも底
面がＳｉＯ２からなる絶縁基板と接しているようにした
ので、ドレインの寄生容量は無視できるほど小さい。同
様にソースの寄生容量も小さくでき、更にソース側のメ
タリック材の底面部分はショットキー接合を形成しない
のでリーク電流の大幅に低減される効果がある。この結
果スイッチング回路等のスイッチング速度の高速化が図
れる。またシリコン膜（ウェル領域）がドレインと同電
位であるため、従来のＳ○■型ＭＯ５ＦＥＴのようにウ
ェル電位が浮くことに起因したキンク現象などの問題点
が生じない。
面がＳｉＯ２からなる絶縁基板と接しているようにした
ので、ドレインの寄生容量は無視できるほど小さい。同
様にソースの寄生容量も小さくでき、更にソース側のメ
タリック材の底面部分はショットキー接合を形成しない
のでリーク電流の大幅に低減される効果がある。この結
果スイッチング回路等のスイッチング速度の高速化が図
れる。またシリコン膜（ウェル領域）がドレインと同電
位であるため、従来のＳ○■型ＭＯ５ＦＥＴのようにウ
ェル電位が浮くことに起因したキンク現象などの問題点
が生じない。
上記の又は、その他の本発明の目的および特徴点の詳細
は、以下の記載により明らかにされる。
は、以下の記載により明らかにされる。
（実施例１）
第１図（ａ）は本発明によるｎ型トンネル注入トランジ
スタの断面を示す一実施例である。低濃度ｎ型半導体基
体１、アクティブ領域を規定するフィールド酸化膜（Ｓ
ｉＯ２）２、ゲート酸化膜（ＳｉＯｚ）３、ｎ 多結晶
シリコンからなるゲート電極４、ゲート電極と重なり部
分をもつように該基体１内にソース／ドレイン対称に設
けたチタンシリサイド（Ｔ ｉ Ｓ ｉ ２）６、ドレ
イン側のＴｉＳｉ２６ を取り囲むように設けた高濃
度ｎ型半導体層５、絶縁層（Ｂ Ｐ Ｓ Ｇ／ Ｓ ｉ
０２）７、これにコンタクトホール８を介して電極配
線Ｍ９に接続されている。第１図（ｂ）は（ａ）の平面
図を示したものである。
スタの断面を示す一実施例である。低濃度ｎ型半導体基
体１、アクティブ領域を規定するフィールド酸化膜（Ｓ
ｉＯ２）２、ゲート酸化膜（ＳｉＯｚ）３、ｎ 多結晶
シリコンからなるゲート電極４、ゲート電極と重なり部
分をもつように該基体１内にソース／ドレイン対称に設
けたチタンシリサイド（Ｔ ｉ Ｓ ｉ ２）６、ドレ
イン側のＴｉＳｉ２６ を取り囲むように設けた高濃
度ｎ型半導体層５、絶縁層（Ｂ Ｐ Ｓ Ｇ／ Ｓ ｉ
０２）７、これにコンタクトホール８を介して電極配
線Ｍ９に接続されている。第１図（ｂ）は（ａ）の平面
図を示したものである。
このトランジスタの動作原理を第２図及び第３図を用い
て説明する。なお第１図におけるドレイン側のＴｉＳｉ
２はｎ＋ ｉと接しているため空乏層の広がりは極めて
小さく、この状態でキャリアが通過できる所謂オーミッ
ク接続となっている。
て説明する。なお第１図におけるドレイン側のＴｉＳｉ
２はｎ＋ ｉと接しているため空乏層の広がりは極めて
小さく、この状態でキャリアが通過できる所謂オーミッ
ク接続となっている。
説明を前単化するためｋ、第２図及び第３図ではドレイ
ン側のシリサイドを省略した。第２図は種種のバイアス
状態での素子内部の空乏層の広がりとＡ−Ａ’ に沿う
バンド構造を示したものである。
ン側のシリサイドを省略した。第２図は種種のバイアス
状態での素子内部の空乏層の広がりとＡ−Ａ’ に沿う
バンド構造を示したものである。
第３図は各バイアス条件下におけるソース／ドレイン間
のポテンシャルを計算した結果である。
のポテンシャルを計算した結果である。
第２図（ａ）及び第３図（、）はゲート電圧Ｖ（１＝Ｏ
、ドレイン電圧Ｖｏ＞Ｏのバイアス条件における様子を
示したものである。ゲートに電圧を印加しない場合、シ
ョットキー接合には拡散電位φｂｌとＶｏの和に相当す
る空乏層の広がりを生ずるが、その空乏層幅（ショット
キーバリヤ＠）は充分に広く、ポテンシャル分布もソー
ス・ドレイン間で一様である。従って、ショットキーダ
イオードの逆方向特性に基づく僅かなリーク電流が流れ
るだけでトンネル注入は生じない。
、ドレイン電圧Ｖｏ＞Ｏのバイアス条件における様子を
示したものである。ゲートに電圧を印加しない場合、シ
ョットキー接合には拡散電位φｂｌとＶｏの和に相当す
る空乏層の広がりを生ずるが、その空乏層幅（ショット
キーバリヤ＠）は充分に広く、ポテンシャル分布もソー
ス・ドレイン間で一様である。従って、ショットキーダ
イオードの逆方向特性に基づく僅かなリーク電流が流れ
るだけでトンネル注入は生じない。
第２図（ｂ）及び第３図（ｂ）は（ａ）の状態からＶｃ
にＶｏよりも大きな正の電位を与え、Ｖａ ＞Ｖｎ ＞
Ｏとしたときのものである。Ｖａの電位によりゲート直
下のｎ基板のバンドが曲がり、ソース／ドレイン間に電
子の蓄積層が一様に形成される。この結果、ポテンシャ
ル分布から明らかなようにショットキー接合の空乏層は
ソース端に狭められ、ソースからｎ基板中へ電子の注入
が生じ、ドレインからソースにトンネル電流が流れる。
にＶｏよりも大きな正の電位を与え、Ｖａ ＞Ｖｎ ＞
Ｏとしたときのものである。Ｖａの電位によりゲート直
下のｎ基板のバンドが曲がり、ソース／ドレイン間に電
子の蓄積層が一様に形成される。この結果、ポテンシャ
ル分布から明らかなようにショットキー接合の空乏層は
ソース端に狭められ、ソースからｎ基板中へ電子の注入
が生じ、ドレインからソースにトンネル電流が流れる。
第２図（ｃ） 及び第３図（ｃ）はＶｃとＶｏがほぼ等
しい場合について示したものである。ＶｃとＶＤがほぼ
等しい電位では、ドレイン側のｎ基板電位がＶｏに持ち
上げられるためｋ、ドレイン付近の蓄積層が消滅する。
しい場合について示したものである。ＶｃとＶＤがほぼ
等しい電位では、ドレイン側のｎ基板電位がＶｏに持ち
上げられるためｋ、ドレイン付近の蓄積層が消滅する。
しかし、ソース端のｎ基板電位はＶＤに依らず常にソー
ス電位（ゼロ）に固定されているから、ソース端にはＶ
ａの大きさに応じた電子濃度の蓄積層が残り、トンネル
電流が流れる。
ス電位（ゼロ）に固定されているから、ソース端にはＶ
ａの大きさに応じた電子濃度の蓄積層が残り、トンネル
電流が流れる。
第２図（ｄ）及び第３図（ｄ）は（ｃ）の状態からＶＤ
を大きくしてＶｏ＞Ｖａ＞Ｏとしたときのものである。
を大きくしてＶｏ＞Ｖａ＞Ｏとしたときのものである。
このバイアス状態ではゲート直下の＝１８−
ドレイン近傍にｐ現反転層が形成され、空乏層は再びド
レイン端まで広がる。しかし、ポテンシャル分布から分
かれるようｋ、Ｖｏ−Ｖａの電位差を蓄積層端からドレ
イン端の間で分担する。即ちＶ ｏ＞ Ｖ ａでは蓄積
層端の電位はほぼＶｃに固定され、トンネル電流はＶｏ
がＶａを越える電位で飽和する。
レイン端まで広がる。しかし、ポテンシャル分布から分
かれるようｋ、Ｖｏ−Ｖａの電位差を蓄積層端からドレ
イン端の間で分担する。即ちＶ ｏ＞ Ｖ ａでは蓄積
層端の電位はほぼＶｃに固定され、トンネル電流はＶｏ
がＶａを越える電位で飽和する。
以上説明したようにこのトンネル注入トランジスタは、
従来のＭＯＳＦＥＴと比較して電流飽和が小さい第４図
に示すＶｏ−Ｉｎ特性が得られる。
従来のＭＯＳＦＥＴと比較して電流飽和が小さい第４図
に示すＶｏ−Ｉｎ特性が得られる。
第１図から分かるようにゲート電極４下にもぐり込むＴ
ｉＳｉ２６ をソースとドレイン対称に設けであるの
でソースから注入されたキャリア（電子）が十分幅の狭
いｎ十層５を通過するだけで容易に抵抗値の小さなドレ
インのＴｉ５ｉｚ６ に到達できる。また電極配線層
９とｎ中層５間の接触抵抗は、ドレインのＴｉ５ｉｚ６
と電極配線層９間の接触抵抗がほとんどないため接
触面積の大きなドレインのＴｉ５ｉｚ６ とｎ＋十層
間で決まり。
ｉＳｉ２６ をソースとドレイン対称に設けであるの
でソースから注入されたキャリア（電子）が十分幅の狭
いｎ十層５を通過するだけで容易に抵抗値の小さなドレ
インのＴｉ５ｉｚ６ に到達できる。また電極配線層
９とｎ中層５間の接触抵抗は、ドレインのＴｉ５ｉｚ６
と電極配線層９間の接触抵抗がほとんどないため接
触面積の大きなドレインのＴｉ５ｉｚ６ とｎ＋十層
間で決まり。
その値は十分に小さい。この結果ソース／ドレイン間の
寄生抵抗は小さくできドレイン（トンネル）電流を大き
くできる。更に少なくともＴｉ５ｉｚ６をソースとドレ
イン対称に設けであるので、製法が容易である。
寄生抵抗は小さくできドレイン（トンネル）電流を大き
くできる。更に少なくともＴｉ５ｉｚ６をソースとドレ
イン対称に設けであるので、製法が容易である。
一方、ドレイン電流を更に大きく得るにはショットキー
の障壁高さΦＢの小さな材料をソースに用いる必要があ
るが、この際にリーク電流も増大する問題がある。第５
図はゲート輻Ｗ＝１５μｍ、ゲート長Ｌ＝０．５ｐｍ、
ゲート酸化膜Ｔｏｘ＝１０ｎｍとしたときのＶａ＝Ｖｏ
＝５Ｖの条件でのドレイン電流Ｉｎ、リーク電流Ｉｌと
ΦＢの関係を示したものである。ΦＢを小さくするとＩ
ｏは大きくなるが、ショットキーダイオードの性質上Ｉ
ｚが大幅に増加してしまう。前述したようにドレイン（
トンネル）電流は蓄積層とメタリック材が接する極小さ
な部分に注入されるので、例えば第２図のソースのＴｉ
５ｉｚ６ の少なくとも底面は素子の動作原理上不要領
域である。リーク電流エエはソース側Ｔｉ５ｉｚ６ の
接合面積に比例するので、該不要領域を除去すればＩＬ
を減少させ一１９＝ ることができる。
の障壁高さΦＢの小さな材料をソースに用いる必要があ
るが、この際にリーク電流も増大する問題がある。第５
図はゲート輻Ｗ＝１５μｍ、ゲート長Ｌ＝０．５ｐｍ、
ゲート酸化膜Ｔｏｘ＝１０ｎｍとしたときのＶａ＝Ｖｏ
＝５Ｖの条件でのドレイン電流Ｉｎ、リーク電流Ｉｌと
ΦＢの関係を示したものである。ΦＢを小さくするとＩ
ｏは大きくなるが、ショットキーダイオードの性質上Ｉ
ｚが大幅に増加してしまう。前述したようにドレイン（
トンネル）電流は蓄積層とメタリック材が接する極小さ
な部分に注入されるので、例えば第２図のソースのＴｉ
５ｉｚ６ の少なくとも底面は素子の動作原理上不要領
域である。リーク電流エエはソース側Ｔｉ５ｉｚ６ の
接合面積に比例するので、該不要領域を除去すればＩＬ
を減少させ一１９＝ ることができる。
この考えに基づいて、第６図の装置を考案した。
（実施例２）
第６図はｎ型トンネル注入トランジスタの断面を示す一
実施例である。Ｐ型基板４０、低濃度ｎ型ウェル領域４
１、アクティブ領域を規定するフィールド酸化膜（Ｓｉ
Ｏｚ）４２、ゲート酸化膜（Ｓ ｉ ０ｘ）４３、ｎ＋
多結晶シリコン４４とチタンシリサイド（ＴｉＳｉｚ）
４９の積層膜からなるゲート電極、ゲートの側面に設け
た薄膜絶縁層（Ｓ ｉ ０２）４７、ゲート電極と重な
り部分をもつように該ウェル領域４１内にソース／ドレ
イン対称に設けたチタンシリサイド（Ｔ ｉ Ｓ ｉ
ｚ）４’８、ドレイン側のＴｉＳｉ２４８ を取り囲
むように設けた高濃度ｎ十型半導体層４５、ソース側の
Ｔｉ５ｉｚ４８ の底面を取り囲むように設けた高濃度
ｐ十型半導体層４６、絶縁Ｍ（ＢＰＳＧ／５ｉＯ２）５
０、ソース／ドレインまたはゲートを外部に引き出すた
めの電極配線層５１から構成されている。このトランジ
スタではソース側の２Ｏ− Ｔｉ５ｉｚ４８ の底面を高濃度ｐ十型半導体層４６で
取り囲んでいるので、ソースの底面部分はｎウェル領域
４１に対してショットキー接合ではなくｐｎ接合を形成
している。ｐｎ接合は少数キャリア素子であるため、リ
ーク電流をショットキー接合より数桁低くできる。従っ
てソース側のＴｉ５ｉｚ４８ の底面部分を除去したこ
とと等価となりΦＢの小さな材料をソース電極に用いて
もリーク電流が低く抑えられる。
実施例である。Ｐ型基板４０、低濃度ｎ型ウェル領域４
１、アクティブ領域を規定するフィールド酸化膜（Ｓｉ
Ｏｚ）４２、ゲート酸化膜（Ｓ ｉ ０ｘ）４３、ｎ＋
多結晶シリコン４４とチタンシリサイド（ＴｉＳｉｚ）
４９の積層膜からなるゲート電極、ゲートの側面に設け
た薄膜絶縁層（Ｓ ｉ ０２）４７、ゲート電極と重な
り部分をもつように該ウェル領域４１内にソース／ドレ
イン対称に設けたチタンシリサイド（Ｔ ｉ Ｓ ｉ
ｚ）４’８、ドレイン側のＴｉＳｉ２４８ を取り囲
むように設けた高濃度ｎ十型半導体層４５、ソース側の
Ｔｉ５ｉｚ４８ の底面を取り囲むように設けた高濃度
ｐ十型半導体層４６、絶縁Ｍ（ＢＰＳＧ／５ｉＯ２）５
０、ソース／ドレインまたはゲートを外部に引き出すた
めの電極配線層５１から構成されている。このトランジ
スタではソース側の２Ｏ− Ｔｉ５ｉｚ４８ の底面を高濃度ｐ十型半導体層４６で
取り囲んでいるので、ソースの底面部分はｎウェル領域
４１に対してショットキー接合ではなくｐｎ接合を形成
している。ｐｎ接合は少数キャリア素子であるため、リ
ーク電流をショットキー接合より数桁低くできる。従っ
てソース側のＴｉ５ｉｚ４８ の底面部分を除去したこ
とと等価となりΦＢの小さな材料をソース電極に用いて
もリーク電流が低く抑えられる。
上記したｎ 層の濃度としては、表面濃度として１Ｑ２
ｆｌｃ、−３程度、ｐ中層の濃度としては基板濃度の１
０倍乃至１０２００．３程度が望ましい。
ｆｌｃ、−３程度、ｐ中層の濃度としては基板濃度の１
０倍乃至１０２００．３程度が望ましい。
ところでこのようなトランジスタを同一基板上に複数個
設けて、スイッチング回路を構成した場合には、ドレイ
ンに寄生する接合容量によりスイッチング速度に遅延を
生ずることがある。例えば第６図のドレインは、ｎウェ
ル領域４１と同電位であるためドレインにはｎウェル領
域４１とＰ型基板４０の間で形成される大きな接合容量
が寄生する。このためスイッチング速度が遅くなってし
ノー まう。
設けて、スイッチング回路を構成した場合には、ドレイ
ンに寄生する接合容量によりスイッチング速度に遅延を
生ずることがある。例えば第６図のドレインは、ｎウェ
ル領域４１と同電位であるためドレインにはｎウェル領
域４１とＰ型基板４０の間で形成される大きな接合容量
が寄生する。このためスイッチング速度が遅くなってし
ノー まう。
（実施例３）
第８図は上記課題を解決するために考案したＳＯＩ型の
ｎトンネル注入トランジスタの一実施例である。ＳｉＯ
２基板１００上に設けたｎ型車結晶シリコン膜１０１、
アクティブ領域を規定するフィールド酸化膜（ＳｉＯ２
）１０２、ゲート酸化膜（Ｓｊ、０２）１０３．ｎ＋多
結晶シリコン１０４とチタンシリサイド（ＴｉＳ２）１
０８の積層膜からなるゲート電極、ゲートの側面に設け
た薄膜絶縁層（ＳｉＯ２）１０６、ゲート電極と重なり
部分をもつように該ｎ型シリコン膜１０１内にソース／
ドレイン対称ｋ、また底面が該ＳｉＯ２基板１００と接
するようにして設けたチタンシリサイド（ＴｉＳｉ）２
１０７、ドレイン側（７）ＴｉＳｉ２１０７とｎ型シリ
コン膜１０１の間に設けた高濃度ｎ＋型半導体層１０５
、絶縁層（ＢＰＳＧ／５ｉＯ２）１０９、ソース／ドレ
インまたはゲートを外部に引き出すための電極配線層１
１０から構成されている。このトランジスタはソース／
ドレインのＴｉ５ｚ１０７ の少なくとも底面がＳｉ
Ｏ２基板１００と接しているため、ドレインの寄生容量
は無視できるほど小さい。同様にソースの寄生容量も小
さくでき、更にソース側のＴｉ５ｉｚ１０７の底面部分
はショットキー接合を形成しないのでリーク電流が大幅
に低減される効果がある。この結果スイッチング回路等
のスイッチング速度の高速化が図れる。また上記のよう
に本トランジスタはｎ型シリコン膜１０１がドレインと
同電位であるため、従来のＳＯＩ型ＭＯ３ＦＥＴのよう
にウェル電位が浮くことに起因したキング現象などの問
題点が生じない。上記したｎ 暦の濃度としては、表面
濃度として１０２°ａｎ””３程度、ｐ 層の強度とし
ては基板濃度の１０倍乃至１０”ａｎ−’程度が望まし
い。
ｎトンネル注入トランジスタの一実施例である。ＳｉＯ
２基板１００上に設けたｎ型車結晶シリコン膜１０１、
アクティブ領域を規定するフィールド酸化膜（ＳｉＯ２
）１０２、ゲート酸化膜（Ｓｊ、０２）１０３．ｎ＋多
結晶シリコン１０４とチタンシリサイド（ＴｉＳ２）１
０８の積層膜からなるゲート電極、ゲートの側面に設け
た薄膜絶縁層（ＳｉＯ２）１０６、ゲート電極と重なり
部分をもつように該ｎ型シリコン膜１０１内にソース／
ドレイン対称ｋ、また底面が該ＳｉＯ２基板１００と接
するようにして設けたチタンシリサイド（ＴｉＳｉ）２
１０７、ドレイン側（７）ＴｉＳｉ２１０７とｎ型シリ
コン膜１０１の間に設けた高濃度ｎ＋型半導体層１０５
、絶縁層（ＢＰＳＧ／５ｉＯ２）１０９、ソース／ドレ
インまたはゲートを外部に引き出すための電極配線層１
１０から構成されている。このトランジスタはソース／
ドレインのＴｉ５ｚ１０７ の少なくとも底面がＳｉ
Ｏ２基板１００と接しているため、ドレインの寄生容量
は無視できるほど小さい。同様にソースの寄生容量も小
さくでき、更にソース側のＴｉ５ｉｚ１０７の底面部分
はショットキー接合を形成しないのでリーク電流が大幅
に低減される効果がある。この結果スイッチング回路等
のスイッチング速度の高速化が図れる。また上記のよう
に本トランジスタはｎ型シリコン膜１０１がドレインと
同電位であるため、従来のＳＯＩ型ＭＯ３ＦＥＴのよう
にウェル電位が浮くことに起因したキング現象などの問
題点が生じない。上記したｎ 暦の濃度としては、表面
濃度として１０２°ａｎ””３程度、ｐ 層の強度とし
ては基板濃度の１０倍乃至１０”ａｎ−’程度が望まし
い。
以下、本発明の他の実施例について説明する。
（実施例４）
第７図は第１図と同様なｎ型トンネル注入トランジスタ
の断面図を製造工程順に示したものである。Ｐ型シリコ
ン基板２０上の所望領域にりん（Ｐ）を拡散し、１度が
１０１６ａｍ−３８度のｎウニル領域２１を形成する。
の断面図を製造工程順に示したものである。Ｐ型シリコ
ン基板２０上の所望領域にりん（Ｐ）を拡散し、１度が
１０１６ａｍ−３８度のｎウニル領域２１を形成する。
次にｎウェル領域２１を取り囲むような形状ｋ、選択酸
化技術を用いてフィールド酸化膜（Ｓ ｉ Ｏｚ ）２
２を設け、該ＩＩウェル領域上にａｎｍのＳｉＯ２から
なるグー１−酸化膜２３を形成する（第７図Ａ）。次ｋ
、まずＣＶＤ法を用いてｎ＋多結晶シリコンを全面に堆
積した後、ホトエツチング技術を用いて所望形状に加工
してゲート電極２４を形成する。次にホトレジストをマ
スクとして、ドレイン領域にＡｓを２０ＫｅＶ、５Ｘ１
０”■−２の条件でイオン注入した後、９００℃、２０
分間熱処理してｎ＋拡散層２５を形成する（第７図Ｂ）
。次ｋ、ＣＶＤ法を用いてＳｉＯ２膜を全面に堆積した
後、ＲＩＥ法を用いて該Ｓｉ、０２膜をエツチングする
ことでゲート電極２４の側壁に薄い５ｉＯｚ膜２６を設
けると同時にソース／ドレイン領域およびゲート電極上
面を露呈する（第７図Ｃ）。次ｋ、スパッタリング法に
より全面に厚み５０ｎｍのＭＯ膜を堆積した後、ランプ
アニーリング法により６００℃。
化技術を用いてフィールド酸化膜（Ｓ ｉ Ｏｚ ）２
２を設け、該ＩＩウェル領域上にａｎｍのＳｉＯ２から
なるグー１−酸化膜２３を形成する（第７図Ａ）。次ｋ
、まずＣＶＤ法を用いてｎ＋多結晶シリコンを全面に堆
積した後、ホトエツチング技術を用いて所望形状に加工
してゲート電極２４を形成する。次にホトレジストをマ
スクとして、ドレイン領域にＡｓを２０ＫｅＶ、５Ｘ１
０”■−２の条件でイオン注入した後、９００℃、２０
分間熱処理してｎ＋拡散層２５を形成する（第７図Ｂ）
。次ｋ、ＣＶＤ法を用いてＳｉＯ２膜を全面に堆積した
後、ＲＩＥ法を用いて該Ｓｉ、０２膜をエツチングする
ことでゲート電極２４の側壁に薄い５ｉＯｚ膜２６を設
けると同時にソース／ドレイン領域およびゲート電極上
面を露呈する（第７図Ｃ）。次ｋ、スパッタリング法に
より全面に厚み５０ｎｍのＭＯ膜を堆積した後、ランプ
アニーリング法により６００℃。
２０秒熱処理して該シリコン表面が露呈した部分−２４
”Ｔｈ のみＭｏＳｉ２２７．２８を形成して、未反応Ｍｏを硝
酸で除去する（第７図Ｄ）。次ｋ、まずＣＶＤ法を用い
てＢＰＳＧ／Ｓｉ○２からなる二層Ｍ縁膜２９を全面に
堆積した後、ホトエツチング法を用いてソース／ドレイ
ンおよびゲートのＭ ｏ Ｓ ｉ ｘ膜上にコンタクト
ホール３ｏを設ける。
”Ｔｈ のみＭｏＳｉ２２７．２８を形成して、未反応Ｍｏを硝
酸で除去する（第７図Ｄ）。次ｋ、まずＣＶＤ法を用い
てＢＰＳＧ／Ｓｉ○２からなる二層Ｍ縁膜２９を全面に
堆積した後、ホトエツチング法を用いてソース／ドレイ
ンおよびゲートのＭ ｏ Ｓ ｉ ｘ膜上にコンタクト
ホール３ｏを設ける。
最後にスパッタリング法により全面に厚み５００ｎｍの
ＡＱ−８ｉ膜を堆積した後、ホトエツチング法を用いて
該ＡＱ−８ｉｒｌＡを所望形状に加工して、電極配線層
３１を形成してｎ型トンネル注入トランジスタが完成す
る（第７図Ｅ）。
ＡＱ−８ｉ膜を堆積した後、ホトエツチング法を用いて
該ＡＱ−８ｉｒｌＡを所望形状に加工して、電極配線層
３１を形成してｎ型トンネル注入トランジスタが完成す
る（第７図Ｅ）。
本トランジスタは第１図で述べた理由でソース／ドレイ
ン間の寄生抵抗を十分に小さくできるので、ドレイン（
トンネル）電流を大きくできる効果がある。
ン間の寄生抵抗を十分に小さくできるので、ドレイン（
トンネル）電流を大きくできる効果がある。
（実施例５）
第９図は第６図と同様にリーク電流を抑えたｎ型トンネ
ル注入トランジスタの一実施例を示す断面図である。ｐ
型基板６０、低濃度ｎ型ウェル領域６１、アクティブ領
域を規定するフィールド酸゛−へ ｓｚ：＝２５− 化膜（ＳｉＯ２）６２、ゲート酸化膜（ＳｉＯ２）６３
、ｎ＋多結晶シリコン４４とバナジウムシリサイド（Ｖ
Ｓｉ２）６９の積層膜からなるゲート電極、ゲートの側
面に設けた薄膜絶縁層（ＳｉＯ２）６７、ゲート電極と
重なり部分をもつように該ウェル領域６１内にソース／
ドレイン対称に設けたＶＳｉ２６８． ドレイン側（
７）ＶＳｉｚ６８ を取り囲むように設けた高濃度１
１＋型半導体層６５、ソース側のＶＳｉ２６８ の底面
および側面を取り囲むように設けた低濃度ｐ型半導体層
６６、絶縁層（ＢＰＳＧ／５ｉＯ２）７０、ソース／ド
レインまたはゲートを外部に引き出すための電極配線層
７１から構成されている。この１−ランジスタではソー
ス側のＶＳｉｚ６８ の底面および側面を低濃度ｐ型
半導体層６６で取り囲んでいる。該ｐ型半導体層６６を
ショットキー接合の順特性（ｖｂｔ）に影響を与えずに
逆方向のリーク電流のみを低減するような不純物濃度に
設定することでドレイン（トンネル）電流を小さくせず
ｋ、リーク電流を大幅に低減する効果がある。
ル注入トランジスタの一実施例を示す断面図である。ｐ
型基板６０、低濃度ｎ型ウェル領域６１、アクティブ領
域を規定するフィールド酸゛−へ ｓｚ：＝２５− 化膜（ＳｉＯ２）６２、ゲート酸化膜（ＳｉＯ２）６３
、ｎ＋多結晶シリコン４４とバナジウムシリサイド（Ｖ
Ｓｉ２）６９の積層膜からなるゲート電極、ゲートの側
面に設けた薄膜絶縁層（ＳｉＯ２）６７、ゲート電極と
重なり部分をもつように該ウェル領域６１内にソース／
ドレイン対称に設けたＶＳｉ２６８． ドレイン側（
７）ＶＳｉｚ６８ を取り囲むように設けた高濃度１
１＋型半導体層６５、ソース側のＶＳｉ２６８ の底面
および側面を取り囲むように設けた低濃度ｐ型半導体層
６６、絶縁層（ＢＰＳＧ／５ｉＯ２）７０、ソース／ド
レインまたはゲートを外部に引き出すための電極配線層
７１から構成されている。この１−ランジスタではソー
ス側のＶＳｉｚ６８ の底面および側面を低濃度ｐ型
半導体層６６で取り囲んでいる。該ｐ型半導体層６６を
ショットキー接合の順特性（ｖｂｔ）に影響を与えずに
逆方向のリーク電流のみを低減するような不純物濃度に
設定することでドレイン（トンネル）電流を小さくせず
ｋ、リーク電流を大幅に低減する効果がある。
（実施例６）
第１０図は第６図と同様にリーク電流を抑えたｎ型トン
ネル注入トランジスタの一実施例を示す断面図である。
ネル注入トランジスタの一実施例を示す断面図である。
Ｐ型基板８０、低濃度ｎ型ウェル領域８１、該ｎ型ウェ
ル領域８１の表面に設けた単結晶のＳ ｉ ａ、ｒ＋５
Ｇ ｅ Ｏ，４Ｂからなるナローバンドギャップ材８３
、アクティブ領域を規定するフィールド酸化膜（ＳｉＯ
２）８２．ゲート酸化膜（Ｓｉ０ｚ）８４、ｎ＋多結晶
シリコン８５とプラチナシリサイド（ＰｔＳｉ）８９の
積層膜からなるゲート電極、ゲートの側面に設けた薄膜
絶縁層（ＳｉＯ２）８７、ゲート電極と重なり部分をも
つように該ウェル領域８１内にソース／ドレイン対称に
設けたＰｔ５ｉ８８、ドレイン側のＰｔ５ｉ８８を取り
囲むように設けた高濃度ｎ＋型半導体層８６、絶縁層（
ＢＰＳＧ／Ｓｊ○２）９０、ソース／ドレインまたはゲ
ートを外部に引き出すための電極配線Ｍ９１から構成さ
れている。このトランジスタではｎ型ウェル領域８１の
表面にナローバンドギャップ材８３を設けている。。Ｓ
ｉ ｏ、５ｓＧ ｅ ｏ、ａ５のバンドギャップＥｇ
は約０．８ｅＶであり、Ｓｌに比べて約０．３ｅＶ小さ
い。このためソース側ＰｔＳｉとＳ ｉ ０．５５Ｇ
ｅ Ｏ，４５層間で形成されるショットキー接合のφＢ
は約０．５５ｅＶ となり、ソースの底面部分で形成さ
れるショットキー接合のφＢ ＝０．８５ｅＶ よりも
約０．３ｅＶ 小さくなる。即ちソース端のトンネル注
入が生ずる部分のみφＢが小さくなっているので、リー
ク電流を抑制したままドレイン電流だけを大きくできる
効果がある。
ル領域８１の表面に設けた単結晶のＳ ｉ ａ、ｒ＋５
Ｇ ｅ Ｏ，４Ｂからなるナローバンドギャップ材８３
、アクティブ領域を規定するフィールド酸化膜（ＳｉＯ
２）８２．ゲート酸化膜（Ｓｉ０ｚ）８４、ｎ＋多結晶
シリコン８５とプラチナシリサイド（ＰｔＳｉ）８９の
積層膜からなるゲート電極、ゲートの側面に設けた薄膜
絶縁層（ＳｉＯ２）８７、ゲート電極と重なり部分をも
つように該ウェル領域８１内にソース／ドレイン対称に
設けたＰｔ５ｉ８８、ドレイン側のＰｔ５ｉ８８を取り
囲むように設けた高濃度ｎ＋型半導体層８６、絶縁層（
ＢＰＳＧ／Ｓｊ○２）９０、ソース／ドレインまたはゲ
ートを外部に引き出すための電極配線Ｍ９１から構成さ
れている。このトランジスタではｎ型ウェル領域８１の
表面にナローバンドギャップ材８３を設けている。。Ｓ
ｉ ｏ、５ｓＧ ｅ ｏ、ａ５のバンドギャップＥｇ
は約０．８ｅＶであり、Ｓｌに比べて約０．３ｅＶ小さ
い。このためソース側ＰｔＳｉとＳ ｉ ０．５５Ｇ
ｅ Ｏ，４５層間で形成されるショットキー接合のφＢ
は約０．５５ｅＶ となり、ソースの底面部分で形成さ
れるショットキー接合のφＢ ＝０．８５ｅＶ よりも
約０．３ｅＶ 小さくなる。即ちソース端のトンネル注
入が生ずる部分のみφＢが小さくなっているので、リー
ク電流を抑制したままドレイン電流だけを大きくできる
効果がある。
以上説明した実施例はいずれもｎ型のトンネル注入トラ
ンジスタについて述べたが、例えば第６図において基板
４０．ウェル領域４１．高濃度半導体層４５、および高
濃度半導体層４８をそれぞれ反対導電型にすれば、Ｐ型
のトンネル注入トランジスタを容易に得ることができる
。尚、ｎおよびｐ型１−ランジスタを同一基板上に形成
する場合において、両者ともドレイン電流を大きくする
にはシリコンのバンドギャップの１／２（約０．５５ｅ
Ｖ）のφＢを持つショク１−キーバリア材を用いるのが
有利である。この点Ｍｏ Ｓ ｉｓ、 ＶＳ ｉ２゜Ｖ
、ＴｉＳｉ２等が適している。また第８図においてＳＯ
Ｉ型のトンネル注入トランジスタを説明したが、５ｉ０
２基板１００をｐ型半導体基板に置き換えても同様の効
果が得られる。
ンジスタについて述べたが、例えば第６図において基板
４０．ウェル領域４１．高濃度半導体層４５、および高
濃度半導体層４８をそれぞれ反対導電型にすれば、Ｐ型
のトンネル注入トランジスタを容易に得ることができる
。尚、ｎおよびｐ型１−ランジスタを同一基板上に形成
する場合において、両者ともドレイン電流を大きくする
にはシリコンのバンドギャップの１／２（約０．５５ｅ
Ｖ）のφＢを持つショク１−キーバリア材を用いるのが
有利である。この点Ｍｏ Ｓ ｉｓ、 ＶＳ ｉ２゜Ｖ
、ＴｉＳｉ２等が適している。また第８図においてＳＯ
Ｉ型のトンネル注入トランジスタを説明したが、５ｉ０
２基板１００をｐ型半導体基板に置き換えても同様の効
果が得られる。
（実施例７）
第１１図は、上記のｎおよびｎ型トンネル注入トランジ
スタを用いてインバータ回路を構成した場合の素子断面
、およびその等価回路を示したものである。５ｉＯｚ基
板２００上に設けたｎ型車結晶シリコン膜２０１および
ｐ型車結晶シリコン膜２０２、アクティブ領域の規定お
よびｎ＋ ｐ素子間を絶縁分離するフィールド酸化膜（
ＳｉＯ２）２０３、ゲート酸化膜（ＳｉＯ２）２０４．
ゲート電極２０５．ゲート電極と重なり部分をもつよう
に該ｎおよびｐ型シリコン膜２０１，２０２内にソース
／ドレイン対称ｋ、また底面が該Ｓ ｉ Ｏ２基板２０
０と接するように設けたＭ ｏ Ｓ ｉ ｘ膜２０８、
ドレイン側のＭ ｏ Ｓ ｉ ２膜２０８と該シリコ
ン膜２０１，２０２の間に設けた高濃度ｎ＋型１、・ 一応 ＝３０− 半導体！２０６および高濃度ｐ十型半導体層２０７、絶
縁層（Ｂ Ｐ Ｓ Ｇ ／ Ｓ ｉ Ｏｚ ） ２０９
、各素子のソース／ドレインまたはゲー１−を外部に
引き出すための電極配線層２１０から構成されている。
スタを用いてインバータ回路を構成した場合の素子断面
、およびその等価回路を示したものである。５ｉＯｚ基
板２００上に設けたｎ型車結晶シリコン膜２０１および
ｐ型車結晶シリコン膜２０２、アクティブ領域の規定お
よびｎ＋ ｐ素子間を絶縁分離するフィールド酸化膜（
ＳｉＯ２）２０３、ゲート酸化膜（ＳｉＯ２）２０４．
ゲート電極２０５．ゲート電極と重なり部分をもつよう
に該ｎおよびｐ型シリコン膜２０１，２０２内にソース
／ドレイン対称ｋ、また底面が該Ｓ ｉ Ｏ２基板２０
０と接するように設けたＭ ｏ Ｓ ｉ ｘ膜２０８、
ドレイン側のＭ ｏ Ｓ ｉ ２膜２０８と該シリコ
ン膜２０１，２０２の間に設けた高濃度ｎ＋型１、・ 一応 ＝３０− 半導体！２０６および高濃度ｐ十型半導体層２０７、絶
縁層（Ｂ Ｐ Ｓ Ｇ ／ Ｓ ｉ Ｏｚ ） ２０９
、各素子のソース／ドレインまたはゲー１−を外部に
引き出すための電極配線層２１０から構成されている。
このインバータ回路はｐ型トランジスタのソースに電源
電圧■ｃｃを印加し、共通化されたゲートに入力電圧Ｖ
ｉｎを印加すれば、出力電圧Ｖｏｕｔが得られる、所謂
従来のＭＯＳＦＥＴによるＣＭＯＳインバータと同様な
動作をする。素子を構成するトンネル注入トランジスタ
はドレインの電圧に対して電流飽和が小さいので大きな
ドレイン電流が流れ、各素子のソース／ドレインに寄生
する静電容量も十分に小さいので極めて高速に動作する
。
電圧■ｃｃを印加し、共通化されたゲートに入力電圧Ｖ
ｉｎを印加すれば、出力電圧Ｖｏｕｔが得られる、所謂
従来のＭＯＳＦＥＴによるＣＭＯＳインバータと同様な
動作をする。素子を構成するトンネル注入トランジスタ
はドレインの電圧に対して電流飽和が小さいので大きな
ドレイン電流が流れ、各素子のソース／ドレインに寄生
する静電容量も十分に小さいので極めて高速に動作する
。
上記したように本発明のトランジスタは従来のＭＯＳＦ
ＥＴと同じ回路構成が可能であるから、各種ＣＭＯ８論
理回路に適用できることはもとよりバイポーラトランジ
スタと組み合わせてＢｉＣＭＯ３論理回路やメモリー回
路にも適用できる。
ＥＴと同じ回路構成が可能であるから、各種ＣＭＯ８論
理回路に適用できることはもとよりバイポーラトランジ
スタと組み合わせてＢｉＣＭＯ３論理回路やメモリー回
路にも適用できる。
上述の実施例で示したように素子が微細化され、ゲート
長が、０．２μｍ以下、さらには、０．１μｍ以下とな
った場合でも、リーク電流の少ないデバイスを得ること
ができる。
長が、０．２μｍ以下、さらには、０．１μｍ以下とな
った場合でも、リーク電流の少ないデバイスを得ること
ができる。
具体的には、本デバイスのリーク電流（逆方向電流）は
下記（１）式で表される。
下記（１）式で表される。
Ｔ ｒ＝ Ｓ Ａ＊Ｔ２ｅｘｐ（−ｑφ１３／ｋＴ）・
・（１）Ｓ ニジヨツトキー接合面積 Ａ＊：リチヤードソン定数） Ｔ ：絶対温度 ｑ ：電子の電荷 ｋ ：ボルツマン定数 φＢニジヨツトキーバリア高さ 第１図に示すようにゲート帽をＷ、ゲート−ＬＯＧＯ８
（素子分離領域）間距離をＱ、シリサイドの厚みをｔと
すれば、ショットキー接合面積Ｓは底面成分（Ｗ−Ｑ）
と側面成分（Ｗ−ｔ）の和として表されｓ＝ｗ−ｉ＋ｗ
−ｔとなる。実際のデバイスでは、Ｗ＝１５μｍ、ｔ＝
０．０５μｍ 、縮小側に従えばゲート長０．２μｍ世
代では、Ｑは略０．８μｍ、ゲート長０．１μｍ世代で
はＱは略０．６μｍ となるので、実施例で示した各デ
ー３トツ バイスのリーク電流は以下のようになる。
・（１）Ｓ ニジヨツトキー接合面積 Ａ＊：リチヤードソン定数） Ｔ ：絶対温度 ｑ ：電子の電荷 ｋ ：ボルツマン定数 φＢニジヨツトキーバリア高さ 第１図に示すようにゲート帽をＷ、ゲート−ＬＯＧＯ８
（素子分離領域）間距離をＱ、シリサイドの厚みをｔと
すれば、ショットキー接合面積Ｓは底面成分（Ｗ−Ｑ）
と側面成分（Ｗ−ｔ）の和として表されｓ＝ｗ−ｉ＋ｗ
−ｔとなる。実際のデバイスでは、Ｗ＝１５μｍ、ｔ＝
０．０５μｍ 、縮小側に従えばゲート長０．２μｍ世
代では、Ｑは略０．８μｍ、ゲート長０．１μｍ世代で
はＱは略０．６μｍ となるので、実施例で示した各デ
ー３トツ バイスのリーク電流は以下のようになる。
○ 第１図の構造では、ゲート長０．２μｍでは１１＝
１．７８ｘｌＯ−９（Ａ）、ゲート長０．１ｐｍ では
Ｉｆ ＝１．３６Ｘ１０−９（Ａ）Ｏ第６図及び第８図
の構造では、ゲート長によらず１１＝１．０５Ｘ１０−
”（Ａ） ０ 第１０図の構造では、ゲート長によらずＩ １＝
１．０５ Ｘ １０−”（Ａ）（ただし５ｉＧｅ層の厚
みを０．０５μｍとした場合） なお各実施例ではショットキーバリアにφＢの異なる種
々の材料を用いて説明したが、同じ土俵でリーク電流を
比較するためにＭ ｏ Ｓ ｉ ２ （φＢ＝０．５５
ｅＶ）の場合について示す。ただし第１０図の例につい
ては、ショットキーバリア高さの高いものを用いること
が発明の主旨であるので、ＰｔＳｉ （φＢ＝ｏ、８５
ｅＶ）を用いて比較した。
１．７８ｘｌＯ−９（Ａ）、ゲート長０．１ｐｍ では
Ｉｆ ＝１．３６Ｘ１０−９（Ａ）Ｏ第６図及び第８図
の構造では、ゲート長によらず１１＝１．０５Ｘ１０−
”（Ａ） ０ 第１０図の構造では、ゲート長によらずＩ １＝
１．０５ Ｘ １０−”（Ａ）（ただし５ｉＧｅ層の厚
みを０．０５μｍとした場合） なお各実施例ではショットキーバリアにφＢの異なる種
々の材料を用いて説明したが、同じ土俵でリーク電流を
比較するためにＭ ｏ Ｓ ｉ ２ （φＢ＝０．５５
ｅＶ）の場合について示す。ただし第１０図の例につい
ては、ショットキーバリア高さの高いものを用いること
が発明の主旨であるので、ＰｔＳｉ （φＢ＝ｏ、８５
ｅＶ）を用いて比較した。
以上のように第１図に比べ第６図、第８図及び第１０図
ではリーク電流を約１／１０に低減できる。いずれの低
減効果もショットキー接合の底面成分（Ｗ−Ｑ）がほぼ
ゼロになったためである。
ではリーク電流を約１／１０に低減できる。いずれの低
減効果もショットキー接合の底面成分（Ｗ−Ｑ）がほぼ
ゼロになったためである。
すなわち、第６図、第８図及び第１０図では、リーク電
流が金属又は金属化合物電極の厚みｔにのみ依存してい
る。
流が金属又は金属化合物電極の厚みｔにのみ依存してい
る。
本発明によれば、微細化に好適な半導体装置の構造及び
その製造方法が得られる。
その製造方法が得られる。
また、本発明によれば、高速スイッチングに好適な半導
体装置が得られる。
体装置が得られる。
第１図は本発明の一実施例のｎ型トンネル注入トランジ
スタの素子断面および平面図、第２図および第３図は第
１図で示したトランジスタの動作原理を説明する図、第
４図は本発明のトランジスタの静特性を示す図、第５図
はショットキーの障壁高さとドレイン電流およびリーク
電流の関係を表す図、第６図および第８図乃至第１０図
は本発明の他の実施例のｎ型トンネル注入トランジスタ
の素子断面図、第７図は本発明の半導体装置の製造工程
の一例を示す素子断面図、第１１図はｎおよびｐ型トン
ネル注入トランジスタを用いてインバータ回路を構成し
た場合の素子断面およびその等節回路を示す図である。 １・・・低濃度ｎ型半導体基体、２・・・フィールド酸
化膜（ＳｉＯ２）、３・・・ゲート酸化ＩＦＪ（ＳｉＯ
２）。 ４・・ゲート電極、５・・・高濃度ｎ＋半導体層、６・
・チタンシリサイド（ＴｉＳｉ２）膜、７・・・絶縁層
、（Ｃ） ＶＧ≧ＶＤ〉０における空乏層の広がり状態とバンド構
造Ｇ （ｄ） ■Ｄ＞ｖｏ〉０における空乏層の広がり状態とバンド構
造第 図 ドレイン電圧、Ｖｎ（Ｖ） 第 図
スタの素子断面および平面図、第２図および第３図は第
１図で示したトランジスタの動作原理を説明する図、第
４図は本発明のトランジスタの静特性を示す図、第５図
はショットキーの障壁高さとドレイン電流およびリーク
電流の関係を表す図、第６図および第８図乃至第１０図
は本発明の他の実施例のｎ型トンネル注入トランジスタ
の素子断面図、第７図は本発明の半導体装置の製造工程
の一例を示す素子断面図、第１１図はｎおよびｐ型トン
ネル注入トランジスタを用いてインバータ回路を構成し
た場合の素子断面およびその等節回路を示す図である。 １・・・低濃度ｎ型半導体基体、２・・・フィールド酸
化膜（ＳｉＯ２）、３・・・ゲート酸化ＩＦＪ（ＳｉＯ
２）。 ４・・ゲート電極、５・・・高濃度ｎ＋半導体層、６・
・チタンシリサイド（ＴｉＳｉ２）膜、７・・・絶縁層
、（Ｃ） ＶＧ≧ＶＤ〉０における空乏層の広がり状態とバンド構
造Ｇ （ｄ） ■Ｄ＞ｖｏ〉０における空乏層の広がり状態とバンド構
造第 図 ドレイン電圧、Ｖｎ（Ｖ） 第 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体領域と、 前記第１導電型の半導体領域の表面上に離間して設けら
れた一対の金属又は金属化合物からなる領域と、 前記一対の領域間を覆うように前記第１導電型の半導体
領域の表面上に絶縁膜を介して設けられた制御電極とを
具備し、 前記一対の領域のうち一方の領域と前記第１導電型の半
導体領域とが接する部分は、第１導電型の高不純物濃度
領域であることを特徴とする半導体装置。 ２、請求項１において、 前記第１導電型の半導体領域は、第１導電型の半導体基
板の表面領域に形成されたことを特徴とする半導体装置
。 ３、第１導電体、第１導電型低濃度半導体、第１導電型
高濃度半導体、第２導電体を順次接続し、前記低濃度半
導体の担体濃度を変化させる手段を有し、 前記担体濃度の変化により、前記第１導電体と前記低濃
度半導体との界面に形成されるショットキーバリア接合
を流れるトンネル電流を制御することを特徴とする半導
体装置。 ４、請求項３において、 前記第１導電体、第１導電型低濃度半導体第１導電型高
濃度半導体、第２導電体は、金属又は金属化合物からな
ることを特徴とする半導体装置。 ５、請求項３において、 前記第１導電体、前記第１導電型低濃度半導体、前記第
１導電型高濃度半導体、前記第２導電体が絶縁基板上に
形成されたことを特徴とする半導体装置。 ６、半導体領域、ソース、ドレイン及びゲート電極を有
するＭＩＳ構造の半導体装置において、前記ソース及び
前記ドレインに前記ゲート電極と重なり部分を持つ金属
又は金属化合物からなるメタリック材を設け、 前記ドレイン側の前記メタリック材と接する前記半導体
領域に第１導電型の高濃度半導体層を設け、 前記ソースを前記半導体領域に対し、ショットキー接合
とし、前記ドレインを前記半導体領域とオーミック接続
とし、 前記ソースと前記ドレインとの間のショットキー障壁に
生ずるトンネル電流をゲート電位で制御することを特徴
とする半導体装置。 ７、請求項６において、 前記トンネル電流を生じる部分以外のソース側メタリッ
ク材と接する前記半導体領域に、第２導電型の高濃度半
導体層を設けたことを特徴とする半導体装置。 ８、請求項６において、 前記ソース側メタリック材と接する前記半導体領域に、
前記高濃度半導体層と反対導電型であり且つ熱平衡状態
で空乏化する程度の低濃度半導体層を設けたことを特徴
とする半導体装置。 ９、請求項６において、 前記トンネル電流を生じる部分の少なくともソース側メ
タリック材と接する前記半導体領域に、半導体領域より
もバンドギャップの狭い半導体材料を設けたことを特徴
とする半導体装置。 １０、請求項６において、 前記ドレインから前記ソースに流れるトンネル電流の電
流路を除いて、前記ドレイン、前記ソース、前記第１導
電型の高濃度半導体層及び前記半導体領域が絶縁物で覆
われたことを特徴とする半導体装置。 １１、請求項６において、 前記ドレインから前記ソースに流れるトンネル電流の電
流路以外の前記半導体領域が第２導電型低濃度半導体層
で覆われたことを特徴とする半導体装置。 １２、所定の絶縁基板と、 前記絶縁基板上に順次隣接して形成された、第１導電体
、第１導電型低濃度半導体、第１導電型高濃度半導体、
第２導電体と、 前記第１導電体、前記第１導電型低濃度半導体、前記第
１導電型高濃度半導体、前記第２導電体の前記絶縁基板
と対向する表面に絶縁膜を介して形成された制御電極と
を有することを特徴とする半導体装置。 １３、所定の絶縁基板と、 前記絶縁基板上に順次隣接して形成された、第１導電体
、第１導電型低濃度半導体、第１導電型高濃度半導体、
第２導電体と、 前記第２導電体と絶縁領域によつて離間され、かつ順次
隣接して形成された、第３導電体、第２導電型高低濃度
半導体、第２導電型低濃度半導体、第４導電体と、 前記第１導電体、前記第１導電型低濃度半導体、前記第
１導電型高濃度半導体、前記第２導電体の前記絶縁基板
と対向する表面に絶縁膜を介して形成された第１制御電
極と、 前記第３導電体、前記第２導電型低濃度半導体、前記第
２導電型高濃度半導体、前記第４導電体の前記絶縁基板
と対向する表面に絶縁膜を介して形成された第２制御電
極とを有し、 前記第１制御電極と前記第２制御電極とに同一信号が入
力され、 前記第２導電体と前記第３導電体とから同一信号が出力
されることを特徴とする半導体装置。 １４、以下工程よりなる半導体装置の製造方法、（１）
所定の第１導電型の半導体基板を準備する工程。 （２）前記半導体基板上に第２導電型の半導体領域を形
成する工程、 （３）前記半導体領域上に絶縁膜を介して制御電極を形
成する工程、 （４）前記半導体領域内に第２導電型の高不純物濃度半
導体層を形成する工程、 （５）前記半導体領域上に金属を堆積する工程、（６）
前記半導体基板を熱処理する工程、 （７）前記金属を除去する工程。 １５、請求項１４において、 前記工程（４）において、前記制御電極をマスクの一部
とすることを特徴とする半導体装置の製造方法。 １６、請求項１４において、 前記工程（４）と工程（５）との間に、前記制御電極の
側壁に絶縁膜を形成する工程を有することを特徴とする
半導体装置の製造方法。 １７、ショットキー接合を有する２端子間の電流の流れ
を、ゲート電極によつて制御するものにおいて、 前記ショットキー接合の面積が、９．７５μｍ＾２乃至
０．２μｍであり、かつ、前記２端子間に流れるリーク
電流が、１．７８×１０＾−＾９アンペア乃至１．０５
×１０＾−＾１＾０アンペアであることを特徴とする半
導体装置。 １８、半導体装置のゲート幅をＷ、ゲートと素子分離領
域間距離ｌ、金属化合物電極の厚みをｔ、リチヤードソ
ン定数をＡ、絶対温度をＴ、電子電荷をｑ、ボルツマン
定数をｋ、φ＿Ｂショットキーバリア高さを＾＊φ＿Ｂ
とした場合、そのリーク電流Ｉ＿１がＷｔＡ＾＊Ｔ＾２
ｅｘｐ（−ｑφ＿Ｂ／ｋＴ）≦Ｉ＿１≦Ｗ（ｌ＋ｔ）Ａ
Ｔ＾２ｅｘｐ（−ｑφ＿Ｂ／ｋＴ）となることを特徴と
する半導体装置。
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