JP4960125B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に半導体基板上に形成する電極部分の改良をはかった半導体装置およびその製造方法に関する。
半導体集積回路の高性能化には、その構成要素である電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高性能化が必須である。これまで、素子性能の向上は、微細化によって進められてきた。
電界効果トランジスタのチャネル長が微細化により短くなるに従って、チャネルの抵抗は減少していく。したがって、チャネル以外の部分、すなわちソース電極およびドレイン電極における抵抗、いわゆる寄生抵抗が素子性能を大きく左右するようになる。よって、微細化を推し進めていくためには、寄生抵抗の低減は必須課題である。例えば、シリコン（以下、Ｓｉとも記述する）上に形成される電界効果トランジスタにおいては、寄生抵抗の成分のうち、約半分はシリコンと電極の金属の接合部分における接触抵抗に起因する。したがって、寄生対抗を低減するためには、接触抵抗を低減させることが有効である。そして、上述した電界効果トランジスタにおけるソース電極およびドレイン電極と同様の問題が、微細化されたコンタクト電極についても生じることになる。
電極の金属と半導体、例えばシリコンとの界面には、いわゆるショットキー障壁が生じ、このショットキー障壁が接触抵抗の起源となる。そして、接触抵抗を低減するには２通りのアプローチが考えられる。
第一の方法は、シリコン側の界面近傍の不純物濃度を大きくすることである。不純物濃度を大きくすることにより、空乏層幅が小さくなってショットキー障壁が薄くなり、誘起された鏡像効果によって実効的なショットキー障壁が低減される。ただし、活性化不純物濃度は理論上固溶限以上に大きくすることはできない。さらに、現実的に活性化できる不純物の密度は固溶限を下回っており、この方法には限界があると考えられている。
第二の方法として、電極の金属材料としてショットキー障壁高さの低い材料を用いるという方法である。次世代の電極材料のひとつとして考えられているニッケルモノシリサイド（以下、ＮｉＳｉとも記述する）とＳｉ界面の間の電子に対するショットキー障壁は、０．６５ｅＶという比較的高い値を持つ。ＮｉＳｉの耐熱性を上げるために白金（以下、Ｐｔとも記述する）を添加した場合、電子に対するショットキー障壁はさらに高くなる。これに対し、電極の金属材料を、例えばエルビウム（以下、Ｅｒとも記述する）等の希土類金属シリサイドに置き換えると、電子に対するショットキー障壁はおよそ０．４ｅＶ程度にまで低減する。一般的なショットキー障壁の理論によれば、ショットキー障壁を流れる電流は、ショットキー障壁高さに対して指数関数的に変化する。このため、ショットキー障壁高さを低減することにより、電極と半導体間の接触抵抗は大幅に改善されることになる。
上記、第二の方法の観点から、現在ＮｉＳｉに代わる金属シリサイド材料の研究が進められている。特に、ｎ型ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属絶縁物半導体電界効果トランジスタ）に対しては、電子に対するショットキー障壁高さの低い希土類金属シリサイドに注目が集まっている。
しかしながら、ｎ型ＭＩＳＦＥＴにおいて電子に対してショットキー障壁高さを低くすると、逆にｐ型ＭＩＳＦＥＴにおいては正孔に対するショットキー障壁が高くなってしまう。これを回避するためには、ｐ型ＭＩＳＦＥＴに対してはＮｉＳｉやＰｔ添加ＮｉＳｉ、あるいはさらに正孔に対するショットキー障壁が低いＰｔＳｉ等のｎ型ＭＩＳＦＥＴとは異なる電極材料を用いる必要がある（いわゆる、Ｄｕａｌ Ｓａｌｉｃｉｄｅ構造）。
一方、ショットキーダイオードの順方向の電圧降下（Ｖｆ）を調整するために、Ｖｆ特性の異なる２種の金属を電極に用いる技術が特許文献１に開示されている。
また、エルビウムをシリサイド化したエルビウムシリサイドを電極に用いた場合、シリコンとの界面のモホロジーが劣化する現象が従来報告されている（例えば、非特許文献１）
ＵＳ ６，９７２，４７０ Ｂ２ Ｓ．Ｓ．Ｌａｕ，ｅｔ ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．４１，ｐ７７−８０（１９８２）
上述したように、ｎ型ＭＩＳＦＥＴのソース電極およびドレイン電極における接触抵抗を低減するためには、キャリアである電子に対するショットキー障壁の小さい電極材料を用いることが望ましい。そして、ｐ型ＭＩＳＦＥＴのソース電極およびドレイン電極における接触抵抗を低減するためには、キャリアである正孔に対するショットキー障壁の小さい電極材料を用いることが望ましい。もっとも、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴで異なる電極材料を用いるためには、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴで電極を作り分ける必要があり、プロセスが複雑化するという問題がある。そして、同様の問題が、電子をキャリアとするｎ型拡散層へのコンタクト電極、および、正孔をキャリアとするｐ型拡散層へのコンタクト電極を一つの半導体装置上に形成する場合にも生じることになる。
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、電子がキャリアの場合に接触抵抗が低い材料と、正孔がキャリアの場合に接触抵抗が低い材料を組み合わせて電極を形成することにより、電子と正孔いずれがキャリアの場合であっても接触抵抗が低減された電極を有する半導体装置およびその製造方法を提供することにある。
本発明の第１の態様の半導体装置は、シリコンを含有する半導体基板上にｎ型拡散層とｐ型拡散層を具備する半導体装置であって、前記ｎ型拡散層および前記ｐ型拡散層と絶縁層を介して形成された第１の金属配線および第２の金属配線と、前記ｎ型拡散層と前記第１の金属配線を電気的に接続するための第１のコンタクト電極と、前記ｐ型拡散層と前記第２の金属配線を電気的に接続するための第２のコンタクト電極とを有し、前記第１のコンタクト電極の前記ｎ型拡散層と接合する部分に、シリサイド化した第１の金属含有導電体と前記ｎ型拡散層との界面、希土類金属を含むシリサイド化した第２の金属含有導電体と前記ｎ型拡散層との界面が共存し、前記第２のコンタクト電極の前記ｐ型拡散層と接合する部分に、シリサイド化した第１の金属含有導電体と前記ｐ型拡散層との界面、希土類金属を含むシリサイド化した第２の金属含有導電体と前記ｐ型拡散層との界面が共存することを特徴とする。
前記第１の態様の半導体装置において、前記第１の金属含有導電体と前記ｐ型拡散層の間の正孔に対するショットキー障壁高さが０．５０ｅＶ以下、前記第２の金属含有導電体と前記ｎ型拡散層の間の電子に対するショットキー障壁高さが０．５０ｅＶ以下であることが望ましい。
前記第１の態様の半導体装置において、前記第１の金属含有導電体がＮｉ（ニッケル）またはＰｔ（白金）を含む金属シリサイドで構成され、前記第２の金属含有導電体が金属シリサイドで構成されることが望ましい。
本発明の第２の態様の半導体装置は、シリコンを含有する半導体基板上の第１の半導体領域上に形成されたｎ型ＭＩＳＦＥＴと、前記半導体基板上の第２の半導体領域上に形成されたｐ型ＭＩＳＦＥＴを具備する半導体装置であって、前記第１の半導体領域に形成された、前記ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域と、前記ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域上に形成された、前記ｎ型ＭＩＳＦＥＴのソース電極およびドレイン電極と、前記第２の半導体領域に形成された、前記ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域と、前記ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域上に形成された、前記ｐ型ＭＩＳＦＥＴのソース電極およびドレイン電極とを有し、前記ｎ型ＭＩＳＦＥＴのソース電極およびドレイン電極の、前記ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域と接合する部分に、シリサイド化した第１の金属含有導電体と前記ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域との界面、希土類金属を含むシリサイド化した第２の金属含有導電体と前記ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域との界面が共存し、前記ｐ型ＭＩＳＦＥＴのソース電極およびドレイン電極の、前記ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域と接合する部分に、シリサイド化した第１の金属含有導電体と前記ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域との界面、希土類金属を含むシリサイド化した第２の金属含有導電体と前記ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域との界面が共存することを特徴とする。
前記第２の態様の半導体装置において、前記第１の金属含有導電体と前記ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域の間の正孔に対するショットキー障壁高さが０．５０ｅＶ以下、前記第２の金属含有導電体と前記ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域の間の電子に対するショットキー障壁高さが０．５０ｅＶ以下であることが望ましい。
前記第２の態様の半導体装置において、前記第１の金属含有導電体がＮｉ（ニッケル）またはＰｔ（白金）を含む金属シリサイドで構成され、前記第２の金属含有導電体が金属シリサイドで構成されることが望ましい。
前記第２の態様の半導体装置において、前記半導体基板がＳｉ（シリコン）であって、前記ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域が、ＳｉｘＣ１−ｘ（０＜ｘ＜１）であることが望ましい。
前記第２の態様の半導体装置において、前記半導体基板がＳｉ（シリコン）であって、前記ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域が、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）であることが望ましい。
前記第２の態様の半導体装置において、前記ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域が、ｐ型半導体であることが望ましい。
前記第２の態様の半導体装置において、前記ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域が、ｎ型半導体であることが望ましい。
本発明の第１の態様の半導体装置の製造方法は、シリコンを含有する半導体基板上にｎ型拡散層とｐ型拡散層を形成し、前記ｎ型拡散層および前記ｐ型拡散層上に絶縁層を形成し、前記絶縁層に前記ｎ型拡散層が露出するよう第１のコンタクトホールを開孔し、前記絶縁層に前記ｐ型拡散層が露出するよう第２のコンタクトホールを開孔し、前記ｎ型拡散層および前記ｐ型拡散層が露出した領域に、第１の金属膜を堆積し、第１の熱処理により前記第１の金属膜を前記ｎ型拡散層および前記ｐ型拡散層とシリサイド反応させ、第１の金属半導体化合物を形成し、前記第１の金属半導体化合物上に、希土類金属を含む第２の金属膜を堆積し、第２の熱処理により、前記第２の金属膜を前記第１の金属半導体化合物と反応させ、第２の金属半導体化合物を形成するとともに、前記第１の金属半導体化合物中の金属を前記ｎ型拡散層および前記ｐ型拡散層とシリサイド反応させ、第３の金属半導体化合物を形成し、前記絶縁層上の前記第１のコンタクトホール上を含む領域に、第１の金属配線を形成し、前記絶縁層上の前記第２のコンタクトホール上を含む領域に、第２の金属配線を形成する半導体装置の製造方法であって、前記第１のコンタクトホール部に前記第２の金属半導体化合物と前記ｎ型拡散層との界面、前記第３の金属半導体化合物と前記ｎ型拡散層との界面を共存させ、前記第２のコンタクトホール部に前記第２の金属半導体化合物と前記ｐ型拡散層との界面、前記第３の金属半導体化合物と前記ｐ型拡散層との界面を共存させることを特徴とする。
前記第１の態様の半導体装置の製造方法において、前記第１の金属膜がＮｉ（ニッケル）またはＰｔ（白金）を含む金属膜であることが望ましい。
前記第１の態様の半導体装置の製造方法において、前記半導体基板がＳｉ（シリコン）であって、前記第１の金属膜がＮｉ（ニッケル）であり、前記希土類金属がＥｒ（エルビウム）またはＹ（イットリウム）であることが望ましい。
前記第１の態様の半導体装置の製造方法において、前記半導体基板がＳｉ（シリコン）であって、前記第１の金属膜がＮｉ（ニッケル）であり、前記希土類金属がＥｒ（エルビウム）またはＹ（イットリウム）であり、前記第２の金属膜の膜厚が、前記第１の金属半導体化合物の膜厚の１０％以上１００％未満であることが望ましい。
本発明の第２の態様の半導体装置の製造方法は、シリコンを含有する半導体基板上にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを具備する半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を介して、前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴのゲート電極を形成し、前記ゲート電極の両側面に側壁絶縁膜を形成し、前記半導体基板上の、前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴのソース電極およびドレイン電極となる領域に、第１の金属膜を堆積し、第１の熱処理により前記第１の金属膜を前記半導体基板とシリサイド反応させ、第１の金属半導体化合物を形成し、前記第１の金属半導体化合物上に希土類金属を含む第２の金属膜を堆積し、第２の熱処理により、前記第２の金属膜を前記第１の金属半導体化合物と反応させ、第２の金属半導体化合物を形成するとともに、前記第１の金属半導体化合物中の金属を前記半導体基板とシリサイド反応させ、第３の金属半導体化合物を形成する半導体装置の製造方法であって、前記ｎ型ＭＩＳＦＥＴのソース電極およびドレイン電極となる領域に前記第２の金属半導体化合物と前記半導体基板との界面、前記第３の金属半導体化合物と前記半導体基板との界面を共存させ、前記ｐ型ＭＩＳＦＥＴのソース電極およびドレイン電極となる領域に前記第２の金属半導体化合物と前記半導体基板との界面、前記第３の金属半導体化合物と前記半導体基板との界面を共存させることを特徴とする。
前記第２の態様の半導体装置の製造方法において、前記第１の金属膜がＮｉ（ニッケル）またはＰｔ（白金）を含む金属膜であることが望ましい。
前記第２の態様の半導体装置の製造方法において、前記半導体基板がＳｉ（シリコン）であって、前記第１の金属膜がＮｉ（ニッケル）であり、前記希土類金属がＥｒ（エルビウム）またはＹ（イットリウム）であることが望ましい。
前記第２の態様の半導体装置の製造方法において、前記半導体基板がＳｉ（シリコン）であって、前記第１の金属膜がＮｉ（ニッケル）であり、前記希土類金属がＥｒ（エルビウム）またはＹ（イットリウム）であり、前記第２の金属膜の膜厚が、前記第１の金属半導体化合物の膜厚の１０％以上１００％未満であることが望ましい。
本発明によれば、電子がキャリアの場合に接触抵抗が低い材料と、正孔がキャリアの場合に接触抵抗が低い材料を組み合わせて電極を形成することにより、電子と正孔いずれがキャリアの場合であっても接触抵抗が低減された電極を有する半導体装置およびその製造方法を提供することが可能となる。
以下、図面を用いて本発明の実施の形態について説明する。
なお、本明細書中において、金属含有導電体とは、金属または金属を含む導電性の物質をいい、例えば、合金、金属シリサイドなどをも含む概念をいう。また、本明細書中、金属半導体化合物とは、金属と半導体が化合した物質をいい、例えば、金属とシリコンが化合した金属シリサイド、金属とシリコンおよびゲルマニウム（以下、Ｇｅとも記載する）が化合した金属シリコンジャーマナイド等をも含む概念である。そして、本明細書中、ソース半導体領域またはドレイン半導体領域とは、ＭＩＳＦＥＴのソースやドレイン構造が形成される近傍であり、かつ、ソース電極またはドレイン電極と接合する部分を有する半導体部分を示す概念である。そして、ソース半導体領域またはドレイン半導体領域は、必ずしもウェル領域や半導体基板の半導体部分と明瞭な境界を有して区別されるものではない。
（第１の実施の形態）
本発明の第１の実施の形態の半導体装置は、半導体基板上にｎ型拡散層とｐ型拡散層を備える半導体装置である。そして、これらのｎ型拡散層およびｐ型拡散層と絶縁層を介して形成された第１の金属配線および第２の金属配線と、ｎ型拡散層と第１の金属配線を電気的に接続するための第１のコンタクト電極と、ｐ型拡散層と第２の金属配線を電気的に接続するための第２のコンタクト電極とを有している。さらに、第１のコンタクト電極のｎ型拡散層と接合する部分、および、第２のコンタクト電極のｐ型拡散層と接合する部分が、第１の金属含有導電体と、希土類金属を含む第２の金属含有導電体とによって形成されている。
図１は、本発明の第１の実施の形態に係る半導体装置の素子構造を示す断面図である。ボロン（Ｂ）を不純物として含有するｐ型シリコンからなる半導体基板１００上に、砒素（Ａｓ）またはリン（Ｐ）などを不純物とするｎ型拡散層１０２と、ボロン（Ｂ）を不純物とするｐ型拡散層１０４が形成されている。そして、ｎ型拡散層１０２とｐ型拡散層１０４を含む半導体基板１００上には、シリコン酸化膜からなる絶縁層１０６が形成されている。そして、この絶縁層１０６を介して、アルミニウム（Ａｌ）や銅（Ｃｕ）などを材料とする第１の金属配線１０８と第２の金属配線１１０が形成されている。そして、ｎ型拡散層１０２と第１の金属配線１０８を電気的に接続するための第１のコンタクト電極１１２と、ｐ型拡散層１０４と第２の金属配線１１０を電気的に接続するための第２のコンタクト電極１１３とを有している。ここで、第１のコンタクト電極１１２のｎ型拡散層１０２と接合する部分、および、第２のコンタクト電極１１３のｐ型拡散層１０４と接合する部分が、ともに、例えば、ＮｉＳｉ等の金属シリサイドからなる第１の金属含有導電体１１４と、例えば、エルビウム（Ｅｒ）やイットリウム（Ｙ）等の希土類金属を含む金属シリサイドからなる第２の金属含有導電体１１６とによって形成されている。
そして、第１のコンタクト電極１１２および第２のコンタクト電極１１３の、金属配線と金属含有導電体との間は、タングステン（Ｗ）等のコンタクトプラグ１１８により埋め込まれている。
なお、第１の金属含有導電体１１４としては、ＮｉＳｉ以外にも、例えば、ＣｏＳｉ２、ＴｉＳｉ２等、その他の金属シリサイドを適用することができる。また、金属シリサイドに限らず、半導体基板の種類により、その他の金属半導体化合物、例えば金属ジャーマナイドや金属シリコンジャーマナイドを適用することができる。また、単体の金属の適用も本発明は除外するものではない。
また、希土類金属を含む第２の金属含有導電体１１６については、ＥｒやＹあるいはその他の希土類金属の金属シリサイドを適用することができる。そして、金属シリサイドに限らず、半導体基板の種類により、その他の金属半導体化合物。例えば金属ジャーマナイドや金属シリコンジャーマナイドを適用することができる。また、希土類金属単体の適用も本発明は除外するものではない。
次に、本実施の形態の半導体装置の有する作用・効果について説明する。図２に、一般に半導体装置の製造に用いられる代表的なシリサイドのシリコンに対するショットキー障壁高さを示す。ショットキー障壁高さの値については、“Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｍｅｔａｌ Ｓｉｌｉｃｅｉｄｅｓ”，ｅｄｉｔｅｄ ｂｙ Ｋａｒｅｎ Ｍａｅｘ ａｎｄ Ｍａｒｃ ｖａｎ Ｒｏｓｓｕｍ，ＩＮＳＰＥＣ Ｐｕｂｌｉｃａｔｉｏｎ（１９９５）を参照している。図から明らかなように、ＥｒやＹなどのシリサイドは、電子に対するショットキー障壁高さが極めて低い。そして、この傾向は、シリサイドではなく希土類金属単体の場合でも同様であることが知られている。
したがって、本実施の形態においても、第２の金属含有導電体１１６は、希土類元素を含有していることにより、半導体との間の接合部分で、電子に対するショットキー障壁高さが低くなることが期待される。
図３は、本実施の形態の半導体装置のコンタクト電極の拡散層１０２、１０４との接合部分の拡大図である。上述のように、第２の金属含有導電体１１６は、希土類元素を含有していることにより、半導体との間の接合部分で、電子に対するショットキー障壁高さが相対的に第１の金属含有導電体１１４よりも低くなる。よって、第２の金属含有導電体１１６と拡散層１０２、１０４との間では、相対的に、キャリアが電子である場合に電流が流れやすく、接触抵抗が低くなる。逆に、第２の金属含有導電体１１６と拡散層１０２、１０４との間では、電子に対するショットキー障壁高さが相対的に第１の金属含有導電体１１４よりも高くなる。このため、キャリアが正孔である場合には、第１の金属含有導電体１１４に対して、電流が流れにくく、接触抵抗が高くなる。なお、第１の金属含有導電体１１４は、第２の金属含有導電体１１６に対し、相対的に、キャリアが電子の時に接触抵抗が高くなり、キャリアが正孔の時に接触抵抗が低くなる。
このように、本実施の形態の半導体装置においては、コンタクト電極と半導体拡散層との接合部分が、電子に対して接触抵抗の低い導電体と、正孔に対して接触抵抗の低い導電体の、２種の導電体で構成されている。したがって、電子は電子に対するショットキー障壁高さの低い導電体を流れ、正孔は正孔に対するショットキー障壁高さの低い導電体を流れる。すなわち、電流を流したときに、キャリアの種類によって、自動的に接触抵抗が低くなるような電流パスが選択される。よって、電子と正孔どちらのキャリアに対しても接触抵抗の小さいコンタクト電極を実現することが可能である。
したがって、図１のように、ｎ型拡散層１０２へのコンタクト電極１１２では、電子がキャリアとなるため、電子が希土類元素を含む第２の金属含有導電体１１６を主に流れる。これに対し、ｐ型拡散層１０４へのコンタクト電極１１３では、正孔がキャリアとなるため、正孔が第１の金属含有導電体１１４を主に流れることになる。よって、ｎ型拡散層とｐ型拡散層との双方への低抵抗コンタクトが、同一構造のコンタクト電極で実現が可能となっている。このため、本実施の形態の半導体装置には、後に詳述するように、複雑なプロセスを要することなく、ｎ型拡散層とｐ型拡散層との双方への低抵抗コンタクトが実現できるという利点がある。
なお、本実施の形態において、第１の金属含有導電体とｐ型拡散層の間の正孔に対するショットキー障壁高さが、０．５０ｅＶ以下であり、第２の金属含有導電体とｎ型拡散層の間の電子に対するショットキー障壁高さが、０．５０ｅＶ以下であることが望ましい。なぜなら、ショットキー障壁高さが、電子、正孔の両方に対して０．５０ｅＶ以下であれば、例えば、デザインルールが３０ｎｍよりも小さくなるような世代の半導体デバイスであっても、十分に低いコンタクト抵抗の実現が可能だからである。
また、本実施の形態において、第１の金属含有導電体がＮｉ（ニッケル）またはＰｔ（白金）を含む金属シリサイドで構成され、第２の金属含有導電体が金属シリサイドで構成されることが望ましい。
これは、ニッケルシリサイド（ＮｉＳｉ）の正孔に対するショットキー障壁高さが、図２に示すように０．４５ｅＶと低く、正孔に対する接触抵抗低減効果が期待できるからである。また、ＮｉＳｉ自体が、比較的低抵抗であるという利点もある。また、白金シリサイド（ＰｔＳｉ）の場合は、正孔に対するショットキー障壁高さが、図２に示すように０．２２ｅＶと格段に低いため、更なる接触抵抗低減効果が期待できるためである。加えて、ＮｉＳｉよりもＰｔＳｉの耐熱性が高いという利点もあるからである。ここで、必ずしも純粋なＰｔＳｉでなくとも、Ｐｔを含むＮｉＳｉであれば、ＮｉＳｉと比較して、正孔をキャリアとする場合の接触抵抗が低減され、耐熱性も向上するという効果が得られる。
また、第２の金属含有導電体が金属シリサイドであることが望ましいのは、金属単体に比べて熱的な安定性が向上するからである。
本実施の形態の半導体装置の製造方法は、半導体基板上にｎ型拡散層とｐ型拡散層を形成する。そして、ｎ型拡散層およびｐ型拡散層上に絶縁層を形成する。そして、この絶縁層にｎ型拡散層が露出するよう第１のコンタクトホールを開孔する。そして、この絶縁層にｐ型拡散層が露出するよう第２のコンタクトホールを開孔する。そして、ｎ型拡散層およびｐ型拡散層が露出した領域に、第１の金属膜を堆積し、第１の熱処理により、第１の金属膜をｎ型拡散層およびｐ型拡散層と反応させ、第１の金属半導体化合物を形成する。そして、第１の金属半導体化合物上に、希土類金属を含む第２の金属膜を堆積する。そして、第２の熱処理により、第２の金属膜を第１の金属半導体化合物と反応させ、第２の金属半導体化合物を形成するとともに、第１の金属半導体化合物中の金属をｎ型拡散層およびｐ型拡散層と反応させ、第３の金属半導体化合物を形成する。そして、絶縁層上の第１のコンタクトホール上を含む領域に、第１の金属配線を形成する。さらに、絶縁層上の第２のコンタクトホール上を含む領域に、第２の金属配線を形成する。
次に、図４−図１０を用いて、より詳細に本実施の形態の半導体装置の製造方法を説明する。
まず、図４に示すように、Ｂを不純物とするｐ型のシリコンからなる半導体基板１００上に、公知のリソグラフィーおよびイオン注入法により、Ａｓを所定の領域に導入し、ｎ型拡散層１０２を形成する。続いて、同様に、Ｂを所定の領域に導入して、ｐ型拡散層１０４を形成する。
次に、図５に示すように、ｎ型拡散層１０２、ｐ型拡散層１０４を含む半導体基板１００上に、公知のＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により、シリコン酸化膜等からなる絶縁層１０６を形成する。そして、この絶縁層１０６に、例えば、公知のリソグラフィーおよびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等により、ｎ型拡散層１０２が露出するよう第１のコンタクトホール１２０を開孔する。同様に、絶縁層１０６に、ｐ型拡散層１０４が露出するよう第２のコンタクトホール１２１を開孔する。
次に、図６に示すように、ｎ型拡散層１０２およびｐ型拡散層１０４が露出した領域に、公知のスパッタ法等で、例えば、Ｎｉからなる第１の金属膜１２２を堆積する。
次に、図７に示すように、公知の枚葉式のＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）装置等により、例えば、不活性ガス雰囲気中で、第１の熱処理を行い、第１の金属膜１２２であるＮｉ膜をｎ型拡散層１０２およびｐ型拡散層１０４のＳｉと反応させ、第１の金属半導体化合物１２４であるＮｉＳｉ膜を形成する。その後、未反応の第１の金属膜１２２であるＮｉ膜は、公知のウェットエッチング等により、選択的に除去する。
次に、図８に示すように、第１の金属半導体化合物１２４であるＮｉＳｉ膜上に、公知のスパッタ法、蒸着法あるいはその他の適切な方法により、例えば、希土類金属を含む第２の金属膜１２６、例えばＥｒ膜を堆積する。
次に、図９に示すように、公知の枚葉式のＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）装置等により、例えば、不活性ガス雰囲気中で、第２の熱処理を行う。この場合の熱処理温度は、希土類金属種により適宜最適な温度を選択する。この第２の熱処理により、第２の金属膜１２６（図８）であるＥｒ膜と、第１の金属半導体化合物１２４（図８）であるＮｉＳｉ膜を反応させ、希土類金属を含有する第２の金属半導体化合物１３６（図１の第２の金属含有導電体１１６に対応）、ここではＥｒを含有するＮｉＳｉ膜を形成する。これとともに、第１の金属半導体化合物１２４（図８）であるＮｉＳｉ膜中のＮｉをｎ型拡散層１０２およびｐ型拡散層１０４のＳｉとを反応させ、第３の金属半導体化合物１３４（図１の第１の金属含有導電体１１４に対応）であるＮｉＳｉを、ｎ型拡散層１０２およびｐ型拡散層１０４の界面に形成する。そして、未反応の第２の金属膜１２６（図８）であるＥｒ膜は、公知のウェットエッチング等により、選択的に除去する。
その後、図１０に示すように、公知のＬＰＣＶＤ法およびＣＭＰ（Ｃｈｅｍｉｃａｌ ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法等により、Ｗ等によりコンタクトホール１２０，１２１中にコンタクトプラグ１１８を形成する。そして、絶縁層１０６上の第１のコンタクトホール１２０上を含む領域に、公知のスパッタ法、リソグラフィー法、ＲＩＥ法等により、例えば、Ａｌからなる第１の金属配線１０８を形成する。同様に、絶縁層１０６上の第２のコンタクトホール１１８上を含む領域に、第２の金属配線１１０を形成する。
なお、本実施の形態において、第１の金属膜がＮｉ（ニッケル）またはＰｔ（プラチナ）を含む金属膜であることが望ましい。これは、第１の金属膜をＮｉまたはＰｔを含む金属膜とすることにより、第３の金属半導体化合物１３４がＮｉまたはＰｔを含む金属半導体化合物、特に、半導体基板がシリコンの場合には、ＮｉまたはＰｔを含むシリサイドとなるからである。これにより、上述のように、第３の金属半導体化合物１３４の正孔に対するショットキー障壁高さが低くなり、正孔に対する接触抵抗低減効果等の優れた効果が期待できるからである。
次に、図１１を参照して、本実施の形態において、第３の金属半導体化合物１３４（図１０）が形成される作用について、より詳細に説明する。ここでは、特に、半導体基板がＳｉ、第１の金属膜がＮｉ、第２の金属膜がＥｒである場合を例に説明する。
図１１（ａ）は、図８の工程でのｎ型拡散層１０２またはｐ型拡散層１０４、第１の金属半導体化合物１２４、第２の金属膜１２６部分を拡大した図である。ここで拡散層部分はＳｉであり、第１の熱処理により第１の金属膜のＮｉとＳｉとの反応によって形成される第１の金属半導体化合物１２４はＮｉＳｉとなっている。そして、第２の金属膜１２６はＥｒである。
図１１（ａ）の構造に、第２の熱処理を行う。この第２の熱処理により、図１１（ｂ）に示すように、ＥｒがＮｉＳｉ膜側に、ＮｉＳｉ膜中のＳｉがＥｒ膜側に拡散して固相反応する。ここで、第２の金属膜がＥｒやＹの場合は、熱処理温度は５００℃以上７００℃以下の範囲で行うことが望ましい。これは、この範囲を下回ると、ＥｒとＮｉＳｉの固相反応が進行しにくいためである。また、この範囲を超えると、ＥｒとＮｉＳｉの固相反応が早すぎて、シリサイドと界面の良好なモホロジーが形成困難となるからである。
図１１（ｃ）に示すように、固相反応により、ＳｉがＥｒと反応し、ＥｒがＮｉＳｉの一部のＮｉと置換して、第２の金属半導体化合物であるＥｒを含むＮｉＳｉ、すなわち、（Ｅｒ，Ｎｉ）Ｓｉが形成される。
図１１（ｄ）に示すように、Ｅｒとの置換により剰余したＮｉは、基板側のＳｉと反応して再シリサイド化し、Ｓｉ界面にＮｉＳｉとして析出しクラスタを形成する。このＮｉＳｉが上記、第３の金属半導体化合物に相当する。
最終的には、図１１（ｅ）に示すように、第１の金属半導体化合物であったＮｉＳｉがすべて、第２の金属半導体化合物である（Ｅｒ，Ｎｉ）Ｓｉとなる。そして、（Ｅｒ，Ｎｉ）Ｓｉと、第３の金属半導体化合物であるＮｉＳｉの双方の導電体がＳｉとの接合を有する電極が形成されることになる。
なお、上記製造例の作用は、希土類金属がＳｉを拡散種とするシリサイド化反応をすること、および、ＮｉがＮｉを拡散種とするシリサイド化反応をすることをメカニズムで生じている。したがって、ＥｒまたはＹ以外の希土類金属や、ＰｔなどＮｉと異なる金属を用いても同様のメカニズムが働くと考えられる。
本実施の形態の半導体装置の製造方法によれば、電子に対する接触抵抗が小さな金属含有導電体と、正孔に対する接触抵抗が小さな金属含有導電体の両方が基板上の半導体と接しているため、電子と正孔どちらに対しても接触抵抗の小さなコンタクト電極を有する半導体装置が実現可能となる。したがって、電子用と正孔用とそれぞれ異なる電極材料を用意する必要がない。よって、本実施の形態の半導体装置の製造方法は、ｎ型拡散層用コンタクト電極と、ｐ型拡散層用コンタクト電極を造り分ける必要がなく、半導体装置の製造プロセスが著しく簡略化され、歩留まり向上、製造期間の短縮、製造コストの削減に寄与するという優れた作用・効果を有している。
図１２に、半導体基板がＳｉ、第１の金属膜がＮｉ、第２の金属膜がＥｒとして本実施の形態の製造方法で製造した電極の接合部分の断面ＴＥＭ像を示す。第２の熱処理温度は５００℃以上７００℃以下の範囲で行った。図から明らかなように、ＮｉＳｉがクラスタ状に、（Ｅｒ，Ｎｉ）ＳｉとＳｉの界面に析出していることがわかる。
図１３は、電極の半導体との接合部分をさらに拡大した断面ＴＥＭ像である。この断面ＴＥＭ像中の、図に＊１から＊５で示す５点について、ＥＤＸ分析を行った。このうち、＊１および＊３の分析結果を図１４に示す。図１４（ａ）が、＊１の点の分析結果、図１４（ｂ）が＊３の分析結果である。図１４（ａ）では、Ｅｒ、Ｎｉ、Ｓｉのピークが検出されており、Ｅｒを含有するＮｉＳｉが形成されていることが確認された。また、図１４（ｂ）では、ＮｉとＳｉのピークのみが検出されており、クラスタ状の部分が、Ｅｒを含まないＮｉＳｉであることが確認された。なお、＊２の点については、＊１の点と同様の結果であった。また＊４の点については、＊３の点と同様の結果であった。さらに、＊５の点については基板のＳｉのピークのみが検出された。
図１５は、第２の金属膜をＥｒではなくＹにした場合の電極の半導体との接合部分を拡大した断面ＴＥＭ像である。この断面ＴＥＭ像中の、図に＊１から＊５で示す５点について、ＥＤＸ分析を行った。このうち、＊１および＊３の分析結果を図１６に示す。図１６（ａ）が、＊１の点の分析結果、図１６（ｂ）が＊３の分析結果である。図１６（ａ）では、Ｙ、Ｎｉ、Ｓｉのピークが検出されており、Ｙを含有するＮｉＳｉが形成されていることが確認された。また、図１６（ｂ）では、ＮｉとＳｉのピークのみが検出されており、クラスタ状の部分が、Ｙを含まないＮｉＳｉであることが確認された。なお、＊２の点については、＊１の点と同様の結果であった。また＊４の点については、＊３の点と同様の結果であった。さらに、＊５の点については基板のＳｉのピークのみが検出された。
なお、本実施の形態の半導体装置の製造方法において、半導体基板がＳｉであり、第１の金属膜がＮｉ（ニッケル）膜である場合であって、第２の金属膜が特に、Ｅｒ膜またはＹ膜である場合、第２の金属膜の膜厚が、第１の金属半導体化合物の膜厚の１０％以上１００％未満であることが望ましい。
ＥＤＸ分析等の結果から、半導体基板がＳｉ、第１の金属膜がＮｉ、第２の金属膜がＥｒまたはＹの場合、５００℃以上７００℃以下で第２の熱処理を行うと、形成されるＥｒまたはＹを含むＮｉＳｉ膜におけるＮｉと希土類元素の原子比率はおよそ３：２程度になる。これより、ＮｉＳｉ膜中のＮｉすべてが、上層の希土類元素を含むＮｉＳｉ膜に含まれる条件を計算すると、第１の金属半導体化合物であるＮｉＳｉ膜厚１に対して、第２の金属膜である希土類金属膜の膜厚は１程度である。したがって、上記の熱処理条件において、界面にＮｉＳｉクラスタが生成されるためには、希土類金属膜の膜厚は、ＮｉＳｉ膜厚より薄い必要がある。一方、希土類金属膜が極めて薄い場合には、ＮｉＳｉと希土類金属膜の界面近傍でのみ反応が起こる。このため、希土類金属を含むＮｉＳｉ膜がＳｉ界面にまで達するためには、希土類金属膜の膜厚が最初のＮｉＳｉ膜の膜厚の少なくとも１０％以上必要である。
したがって、上述のように、第２の金属膜の膜厚が、第１の金属半導体化合物の膜厚の１０％以上１００％未満であることが望ましい。
ここで、本実施の形態の半導体装置の製造方法によって製造される半導体装置、すなわち、図１に示すような半導体装置のコンタクト電極に電子を流した場合は、電子にとって接触抵抗の小さな希土類金属を含む第２の金属含有導電体１１６と半導体との接合部、上記例では、ＥｒまたはＹを含むＮｉＳｉ膜とＳｉとの接合部を流れる。一方、正孔を流した場合には、正孔にとって接触抵抗の小さな第１の金属含有導電体１１４と半導体との接合部、上記例では、ＮｉＳｉ膜とＳｉとの接合部を流れる。
電子および正孔についてのトータルの接触抵抗は、希土類金属を含む第２の金属含有導電体１１６と半導体が直接接している部分の面積と、クラスタ状の第１の金属含有導電体１１４が半導体と直接接している部分の面積によって決まる。これらの面積比率は、上記、製造方法において、第１の金属半導体化合物、上記例ではＮｉＳｉ、の膜厚と、希土類金属を含む第２の金属膜、上記例ではＥｒまたはＹ、との膜厚比を調整することによって調節が可能である。
したがって、本実施の形態の半導体装置の製造方法は、電子および正孔に対するコンタクト電極の接触抵抗を、第１の金属半導体化合物膜厚（あるいは第１の金属膜）と、第２の金属膜の膜厚比を調節することにより、所望の値に設定が可能であるという作用・効果も有する。
また、本実施の形態の製造方法によれば、図１２、１３、１５の断面ＴＥＭ写真からも明らかなように、特に、希土類金属を含むシリサイド層のＳｉとおよびＮｉＳｉクラスタとの界面が平坦に保たれ、電極のモホロジーが良好に保たれる。これは、本実施の形態の製造方法によれば、結果的にＮｉＳｉ膜中のＮｉと、Ｓｉ基板中のＳｉを界面によって交換するような反応が起きていることによると考えられる。
上述したように、従来、希土類金属を単体でシリサイド化すると、基板Ｓｉが希土類金属方向へ激しく拡散するため、シリサイド層とＳｉ基板との界面には大きな凹凸構造が現れ、電極のモホロジーが著しく劣化することが知られている。しかし、本実施の形態によれば、電極のモホロジーが良好に保たれる。よって、従来の希土類金属シリサイド電極の製造方法で得られる電極で予想される、接合リーク電流の増大や、結晶欠陥の発生等の半導体装置への影響が軽減されるという利点がある。
（第２の実施の形態）
本発明の第２の実施の形態の半導体装置は、半導体基板上の第１の半導体領域上に形成されたｎ型ＭＩＳＦＥＴと、半導体基板上の第２の半導体領域上に形成されたｐ型ＭＩＳＦＥＴをそなえた半導体装置である。そして、第１の半導体領域に形成された、ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域と、このｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域上に形成されたｎ型ＭＩＳＦＥＴのソース電極およびドレイン電極を有している。そして、第２の半導体領域に形成された、ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域と、このｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域上に形成されたｐ型ＭＩＳＦＥＴのソース電極およびドレイン電極を有している。さらに、ｎ型ＭＩＳＦＥＴのソース電極およびドレイン電極の、ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域と接合する部分、および、ｐ型ＭＩＳＦＥＴのソース電極およびドレイン電極の、ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域と接合する部分が、第１の金属含有導電体と、希土類金属を含む第２の金属含有導電体とによって形成されている。
図１７は、本発明の第２の実施の形態に係る半導体装置の素子構造を示す断面図である。本実施の形態の半導体装置は、Ｂ等を不純物として含有するｐ型シリコンからなる半導体基板２００上の、Ｂ等を不純物とする半導体基板２００より高濃度なＰウェルからなる第１の半導体領域２０４上に形成されたｎ型ＭＩＳＦＥＴ２５０を備えている。また、本実施の形態の半導体装置は、半導体基板２００上の、Ｐ等を不純物として含有するＮウェルからなる第２の半導体領域２０６上に形成されたｐ型ＭＩＳＦＥＴ２５２を備えている。
そして、第１の半導体領域２０４に形成されたｎ型ＭＩＳＦＥＴ２５０のソース半導体領域およびドレイン半導体領域２１０と、その上に形成されたｎ型ＭＩＳＦＥＴ２５０のソース電極およびドレイン電極１０１を有している。また、第２の半導体領域２０６に形成されたｐ型ＭＩＳＦＥＴ２５２のソース半導体領域およびドレイン半導体領域２１１と、その上に形成されたｐ型ＭＩＳＦＥＴ２５２のソース電極およびドレイン電極１１１を有している。
さらに、ｎ型ＭＩＳＦＥＴ２５０のソース電極およびドレイン電極１０１の、ｎ型ＭＩＳＦＥＴ２５０のソース半導体領域およびドレイン半導体領域２１０と接合する部分、および、ｐ型ＭＩＳＦＥＴ２５２のソース電極およびドレイン電極１１１の、ｐ型ＭＩＳＦＥＴ２５０のソース半導体領域およびドレイン半導体領域２１１と接合する部分が、例えば、ＮｉＳｉ等の金属シリサイドからなるクラスタ状の第１の金属含有導電体１１４と、例えば、ＥｒまたはＹなどの希土類金属を含む第２の金属含有導電体１１６とによって形成されている。
また、本実施の形態においては、Ｐウェルである第１の半導体領域２０４とＮウェルである第２の半導体領域２０６が、シリコン酸化膜で埋め込まれたＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）で形成された素子分離領域２０２によって分離されている。
また、ｎ型ＭＩＳＦＥＴ２５０は、第１の半導体領域２０４上に形成された、シリコン酸化膜または高誘電体膜等からなるゲート絶縁膜２１８を介してゲート電極２２０を有している。このゲート電極は、ｎ型不純物が導入された多結晶シリコンと、ｎ型ＭＩＳＦＥＴ２５０のソース電極およびドレイン電極１０１と同様の金属含有導電体１１４、１１６で形成されている。そして、ゲート電極２２０の両側面には、窒化シリコン膜からなる側壁絶縁膜２２２が形成されている。そして、側壁絶縁膜２２２の、ゲート電極２２０に対し外側に、ソース電極およびドレイン電極１０１が形成されている。また、ｎ型ＭＩＳＦＥＴ２５０のソース半導体領域およびドレイン半導体領域２１０には、例えば、Ａｓを不純物とする高濃度のｎ型のソース拡散層およびドレイン拡散層２１４が形成されている。
また、ｐ型ＭＩＳＦＥＴ２５２は、第２の半導体領域２０６上に形成された、シリコン酸化膜または高誘電体膜等からなるゲート絶縁膜２１８を介してゲート電極２２１を有している。このゲート電極は、ｐ型不純物が導入された多結晶シリコンと、ｐ型ＭＩＳＦＥＴ２５２のソース電極およびドレイン電極１１１と同様の金属含有導電体１１４、１１６で形成されている。そして、ゲート電極２２１の両側面には、窒化シリコン膜からなる側壁絶縁膜２２２が形成されている。そして、側壁絶縁膜２２２の、ゲート電極２２１に対し外側に、ソース電極およびドレイン電極１１１が形成されている。また、ｐ型ＭＩＳＦＥＴ２５２のソース半導体領域およびドレイン半導体領域２１１には、Ｂを不純物とする高濃度のｐ型のソース拡散層およびドレイン拡散層２１６を有している。
ここで、ｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴのゲート電極２２０、２２１が多結晶シリコンと、金属含有導電体１１４、１１６で形成されているとした。しかしながら、必ずしも、このゲート電極については、この構成に限定されることはない。例えば、ゲート電極が、すべて、金属シリサイドで構成されるいわゆるＦＵＳＩ（Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ）構造であってもよい。また、ゲート電極が、金属単体または、金属の複合層で形成されていてもかまわない。
なお、本実施の形態の半導体装置は、第１の実施の形態の半導体装置のコンタクト電極の構造、特に、コンタクト電極の半導体拡散層との接合部分の構造を、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴのソース電極およびドレイン電極の構造に適用したものである。したがって、以下、第１の実施の形態と共通する構成、作用・効果等に関する説明は一部省略する。
本実施の形態の半導体装置においては、ソース電極およびドレイン電極と半導体拡散層との接合部分が、電子に対して接触抵抗の低い導電体と、正孔に対して接触抵抗の低い導電体の、２種の導電体で構成されている。したがって、電子は電子に対するショットキー障壁高さの低い導電体を流れ、正孔は正孔に対するショットキー障壁高さの低い導電体を流れる。すなわち、電流を流したときに、キャリアの種類によって、自動的に接触抵抗が低くなるような電流パスが選択される。このため、電子と正孔どちらのキャリアに対しても接触抵抗の小さいソース電極およびドレイン電極を実現することが可能である。したがって、同一の電極構造で電子をキャリアとするｎ型ＭＩＳＦＥＴ、正孔をキャリアとするｐ型ＭＩＳＦＥＴ両方の寄生抵抗が低減される。よって、本実施の形態により、高性能なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）構造を備えた半導体装置の実現が可能となる。
なお、本実施の形態において、第１の金属含有導電体とｐ型拡散層の間の正孔に対するショットキー障壁高さが０．５０ｅＶ以下であり、第２の金属含有導電体とｎ型拡散層の間の電子に対するショットキー障壁高さが０．５０ｅＶ以下であることが望ましいことは第１の実施の形態と同様である。ショットキー障壁高さが、電子、正孔の両方に対して０．５０ｅＶ以下であれば、例えば、デザインルールが３０ｎｍよりも小さくなるような世代のＭＩＳＦＥＴであっても、チャネル抵抗に対して十分に低いソース電極およびドレイン電極の接触抵抗の実現が可能だからである。
また、本実施の形態において、接触抵抗および耐熱性向上等の観点から、第１の金属含有導電体がＮｉ（ニッケル）またはＰｔ（白金）を含む金属シリサイドで構成され、第２の金属含有導電体が金属シリサイドで構成されることが望ましい点についても、第１の実施の形態と同様である。
本実施の形態の半導体装置の製造方法は、半導体基板上にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを備える半導体装置の製造方法である。そして、この半導体基板上にゲート絶縁膜を介して、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴのゲート電極を形成する。そして、ゲート電極の両側面に側壁絶縁膜を形成する。そして、半導体基板上の、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴのソース電極およびドレイン電極となる領域に、第１の金属膜を堆積する。そして、第１の熱処理により前記第１の金属膜を半導体基板と反応させ、第１の金属半導体化合物を形成する。そして、第１の金属半導体化合物上に希土類金属を含む第２の金属膜を堆積する。そして、第２の熱処理により、第２の金属膜を第１の金属半導体化合物と反応させ、第２の金属半導体化合物を形成する。それとともに、第１の金属半導体化合物中の金属を半導体基板と反応させ、第３の金属半導体化合物を形成する。
次に、図１８−図２４を用いて、より詳細に本実施の形態の半導体装置の製造方法を説明する。
まず、図１８に示すように、Ｂを不純物とするｐ型のシリコンからなる半導体基板２００上に、公知のリソグラフィーおよびＲＩＥ法等を用いて、素子分離領域２０２となる領域に溝を形成する。その後、この溝を含む領域に、例えば、公知のＬＰＣＶＤ法等を用いて、シリコン酸化膜等を堆積した後、公知のＣＭＰ技術を用いて溝以外の領域のシリコン酸化膜を除去して素子分離領域２０２を形成する。その後、公知のリソグラフィーおよびイオン注入法により、Ｂを所定の領域に導入し、第１の半導体領域２０４であるＰウェルを形成する。続いて、同様に、Ｐを所定の領域に導入して、第２の半導体領域２０６であるＮウェルを形成する。
次に、図１９に示すように、半導体基板２００上にゲート絶縁膜２１８となる、シリコン酸化膜を形成する。そして、その上に、多結晶シリコン膜２２４を堆積する。その後、公知のリソグラフィーおよびＲＩＥ法等を用いて、半導体基板２００上にゲート絶縁膜２１８を介して、ゲート電極２２０，２２１を形成する。そして、公知のＬＰＣＶＤ法とＲＩＥ法等によりシリコン窒化膜の堆積とエッチングを行い、ゲート電極２２０、２２１の両側に側壁絶縁膜２２２を形成する。
次に、図２０に示すように、公知のリソグラフィーおよびイオン注入法を用いて、Ａｓを第１の半導体領域２０４に導入し、ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域２１０に、ｎ型のソース拡散層およびドレイン拡散層２１４を形成する。また、同様にして、Ｂを第２の半導体領域２０６に導入し、ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域２１１に、ｐ型のソース拡散層およびドレイン拡散層２１６を形成する。これらのソース拡散層およびドレイン拡散層形成時に、同時に、ｎ型ＭＩＳＦＥＴのゲート電極２２０にＡｓを、ｐ型ＭＩＳＦＥＴのゲート電極２２１にＢを導入して、それぞれをｎ型およびｐ型の多結晶シリコンとしてもかまわない。
次に、図２１に示すように、公知のスパッタ法等で、半導体基板２００上の、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴのソース電極およびドレイン電極となる領域、ここでは、ｎ型のソース拡散層およびドレイン拡散層２１４、ｐ型のソース拡散層およびドレイン拡散層２１６上に、例えば、Ｎｉからなる第１の金属膜１２２を堆積する。
次に、図２２に示すように、公知の枚葉式のＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）装置等により、例えば、不活性ガス雰囲気中で、第１の熱処理を行い、第１の金属膜１２２を半導体基板２００、ここでは、ｎ型のソース拡散層およびドレイン拡散層２１４、ｐ型のソース拡散層およびドレイン拡散層２１６と反応させ、第１の金属半導体化合物１２４であるＮｉＳｉを形成する。その後、未反応の第１の金属膜１２２は、公知のウェットエッチング等により、選択的に除去する。
次に、図２３に示すように、第１の金属半導体化合物１２４上に、公知のスパッタ法、蒸着法あるいはその他の適切な方法により、希土類金属含む第２の金属膜１２６、例えばＥｒ膜を堆積する。
次に、図２４に示すように、公知の枚葉式のＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）装置等により、例えば、不活性ガス雰囲気中で、第２の熱処理を行う。この場合の熱処理温度は、希土類金属種により適宜最適な温度を選択する。この第２の熱処理により、第２の金属膜１２６（図２３）であるＥｒ膜と、第１の金属半導体化合物１２４（図２３）であるＮｉＳｉを反応させ、希土類金属を含有する第２の金属半導体化合物１３６、ここではＥｒを含有するＮｉＳｉを形成する。これとともに、第１の金属半導体化合物１２４（図２３）中の金属であるＮｉと、ｎ型のソース拡散層およびドレイン拡散層２１４、ｐ型のソース拡散層およびドレイン拡散層２１６のＳｉとを反応させ、第３の金属半導体化合物１３４であるクラスタ状のＮｉＳｉを、ｎ型のソース拡散層およびドレイン拡散層２１４、ｐ型のソース拡散層およびドレイン拡散層２１６の界面に形成する。そして、未反応の第２の金属膜１２６（図２３）であるＥｒ膜は、公知のウェットエッチング等により、選択的に除去する。
本実施の形態の半導体装置の製造方法によれば、電子に対する接触抵抗が小さな金属含有導電体と、正孔に対する接触抵抗が小さな金属含有導電体の両方が基板上の半導体と接しているため、電子と正孔どちらに対しても接触抵抗の小さなソース電極およびドレイン電極を有する半導体装置が実現可能となる。したがって、電子用と正孔用とそれぞれ異なる電極材料を用意する必要がない。よって、本実施の形態の半導体装置の製造方法は、ｎ型ＭＩＳＦＥＴのソース電極およびドレイン電極と、ｐ型ＭＩＳＦＥＴのソース電極およびドレイン電極を造り分ける必要がなく、半導体装置の製造プロセスが著しく簡略化され、歩留まり向上、製造期間の短縮、製造コストの削減に寄与するという優れた作用・効果を有している。
なお、本実施の形態において、第１の金属膜がＮｉ（ニッケル）またはＰｔ（プラチナ）を含む金属膜であることが望ましい点については第１の実施の形態と同様である。
また、本実施の形態の半導体装置の製造方法において、半導体基板がＳｉであり、第１の金属膜がＮｉ（ニッケル）膜である場合であって、第２の金属膜が特に、Ｅｒ膜またはＹ膜である場合、第２の金属膜の膜厚が、第１の金属半導体化合物の膜厚の１０％以上１００％未満であることが望ましいことについても第１の実施の形態と同様である。
（第３の実施の形態）
本発明の第３の実施の形態の半導体装置は、半導体基板がＳｉ（シリコン）であって、ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域が、ＳｉｘＣ１−ｘ（０＜ｘ＜１）であること、および、ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域が、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）であること以外は、第２の実施の形態の半導体装置と同様であるので記述を省略する。
図２５は、本発明の第３の実施の形態に係る半導体装置の素子構造を示す断面図である。本実施の形態の半導体装置は、ｐ型シリコンからなる半導体基板２００上に、ｎ型ＭＩＳＦＥＴ２５０およびｐ型ＭＩＳＦＥＴ２５２が形成されている。そして、ｎ型ＭＩＳＦＥＴ２５０のソース半導体領域およびドレイン半導体領域２１０が、ＳｉｘＣ１−ｘ（０＜ｘ＜１）２３０で形成されている。また、ｐ型ＭＩＳＦＥＴ２５２のソース半導体領域およびドレイン半導体領域が２１１が、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）２３２で形成されている。このように、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの、ソース半導体領域およびドレイン半導体領域が、半導体基板と異なる半導体材料で形成されていること以外は、図２５に示すように、第２の実施の形態の半導体装置と同様である。
本実施の形態によれば、ｎ型ＭＩＳＦＥＴについてみれば、ＭＩＳＦＥＴのチャネル部分を形成するＳｉと、ソース半導体領域およびドレイン半導体領域２１０を形成するＳｉｘＣ１−ｘ（０＜ｘ＜１）２３０との格子定数の違いにより、チャネル部分に引っ張り歪が生じる。このため、電子のチャネルにおける移動度が向上する。また、ｐ型ＭＩＳＦＥＴについてみれば、ＭＩＳＦＥＴのチャネル部分を形成するＳｉと、ソース半導体領域およびドレイン半導体領域２１１を形成するＳｉｘＣ１−ｘ（０＜ｘ＜１）２３２との格子定数の違いにより、チャネル部分に圧縮歪が生じる。このため、正孔のチャネルにおける移動度が向上する。
このように、電子および正孔のチャネル移動度が向上することにより、チャネル抵抗が低下する。したがって、ソース電極およびドレイン電極における接触抵抗のＭＩＳＦＥＴ特性に対する影響が一層顕在化する。よって、本実施の形態により、ソース電極およびドレイン電極の低抵抗化を図ることにより、ＭＩＳＦＥＴの特性が一層向上し、より高い性能を有する半導体装置を実現することが可能となる。
なお、本実施の形態のＳｉｘＧｅ１−ｘにおいては、移動度の向上と、格子不整合による結晶欠陥抑制等の観点から、Ｇｅの割合は３０原子％程度、すなわちｘ＝０．７程度が望ましい。また、本実施の形態のＳｉｘＣ１−ｘにおいては、移動度の向上の観点から、Ｃの割合は数原子％程度が望ましい。すなわち０．１≦ｘ＜１程度が望ましい。
また、ここでは、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴ双方のソース半導体領域およびドレイン半導体領域の半導体材料を、Ｓｉと異なる半導体とする形態について記載した。しかしながら、どちらか一方のソース半導体領域およびドレイン半導体領域の半導体材料を、Ｓｉと異なる半導体とすることによっても、半導体装置の特性向上を図ることが可能であり、本発明はこれらの構成を排除するものではない。
そして、本実施の形態では、チャネルに歪みを加える形態として、半導体基板がＳｉであって、ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域が、ＳｉｘＣ１−ｘ（０＜ｘ＜１）、ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域が、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）である場合について記載した。しかしながら、チャネル部の半導体に歪みを与えて、キャリアの移動度を向上させる半導体材料の組み合わせであれば、いかなる半導体材料の選択も本発明においては可能である。
なお、本実施の形態の半導体装置の製造方法としては、例えば、第２の実施の形態の半導体装置の製造方法において、図１９に示す側壁絶縁膜２２２形成の後に、ゲート電極２２０，２２１および側壁絶縁膜２２２をマスクに、ソース半導体領域およびドレイン半導体領域となる半導体基板部分を公知のＲＩＥ等でエッチングし、この領域に、公知のエピタキシャル成長によりＳｉｘＣ１−ｘおよびＳｉｘＧｅ１−ｘを埋め込む。そして、その後は、第２の実施の形態と同様の方法をとることで本実施の形態の半導体装置の製造が可能となる。
（第４の実施の形態）
本発明の第４の実施の形態の半導体装置は、ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域が、ｐ型半導体であること、および、ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域が、ｎ型半導体であること以外は、第２の実施の形態の半導体装置と同様であるので記述を省略する。
図２６は、本発明の第４の実施の形態に係る半導体装置の素子構造を示す断面図である。本実施の形態の半導体装置は、ｎ型ＭＩＳＦＥＴ２５０のソース半導体領域およびドレイン半導体領域２１０が、第１の半導体領域２０４であるＰウェルと同一の導電型であるｐ型半導体となっている。すなわち、第２の実施の形態のように、高濃度のｎ型のソース拡散層およびドレイン拡散層２１４が形成されていない。また、ｐ型ＭＩＳＦＥＴ２５２のソース半導体領域およびドレイン半導体領域２１１が、第２の半導体領域２０６であるＮウェルと同一の導電型であるｎ型半導体となっている。すなわち、第２の実施の形態のように、高濃度のｐ型のソース拡散層およびドレイン拡散層２１６が形成されていない。このように、本実施の形態においては、ｎ型ＭＩＳＦＥＴ２５０およびｐ型ＭＩＳＦＥＴ２５２が、いわゆる、ショットキートランジスタとなっている。
従来、ショットキートランジスタにおいては、ソースやドレインの拡散層がないことからショートチャネル効果を抑制できるが、金属や金属シリサイドの電極と基板半導体界面に形成されるショットキー障壁に起因する接触抵抗が問題となっていた。
本実施の形態の半導体装置によれば、第１および第２の実施の形態において詳述した作用・効果により、同一の電極構造で電子をキャリアとするｎ型ＭＩＳＦＥＴ、正孔をキャリアとするｐ型ＭＩＳＦＥＴ両方の寄生抵抗が低減される。したがって、ショートチャネル効果を抑制した上で、寄生抵抗の低減されたショットキートランジスタを有する高性能な半導体装置の実現が可能となる。
なお、ここでは、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴ双方をショットキートランジスタとする形態について記載した。しかしながら、どちらか一方のＭＩＳＦＥＴを、ショットキー接合トランジスタとすることによっても、半導体装置の特性向上を図ることが可能であり、本発明はこれらの構成を排除するものではない。
また、本実施の形態の半導体装置は、例えば、第２の実施の形態の半導体装置の製造方法において、図２０に示す、ｎ型のソース拡散層およびドレイン拡散層２１４、ｐ型のソース拡散層およびドレイン拡散層２１６の形成を省略することで、製造することが可能となる。
（第５の実施の形態）
本発明の第５の実施の形態の半導体装置は、ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域の、ｎ型ＭＩＳＦＥＴの第２の金属含有導電体との界面におけるｎ型不純物濃度が８×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下であって、界面から深さ２０ｎｍにおけるｎ型不純物濃度が、界面におけるｎ型不純物濃度の１／１０以下であることが、第４の実施の形態と異なっている。また、ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域の、ｐ型ＭＩＳＦＥＴの第２の金属含有導電体との界面におけるｐ型不純物濃度が８×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下であって、界面から深さ２０ｎｍにおけるｐ型不純物濃度が、界面におけるｐ型不純物濃度の１／１０以下であることが第４の実施の形態と異なっている。以上２つの相違点以外については、第４の実施の形態と同様であるので記述を省略する。
図２７は、本発明の第５の実施の形態に係る半導体装置の素子構造を示す断面図である。本実施の形態の半導体装置は、ｎ型ＭＩＳＦＥＴ２５０のソース半導体領域およびドレイン半導体領域２１０の、ｎ型ＭＩＳＦＥＴ２５０の希土類金属を含む第２の金属含有導電体１１６との界面における、例えばＡｓ等のｎ型不純物濃度が８×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下であって、界面から深さ２０ｎｍにおけるｎ型不純物濃度が、界面におけるｎ型不純物濃度の１／１０以下であるｎ型不純物偏析層２３４となっている。また、ｐ型ＭＩＳＦＥＴ２５２のソース半導体領域およびドレイン半導体領域２１１の、ｐ型ＭＩＳＦＥＴ２５２の希土類金属を含む第２の金属含有導電体１１６との界面における、例えばＢ等のｐ型不純物濃度が８×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下であって、界面から深さ２０ｎｍにおけるｐ型不純物濃度が、界面におけるｐ型不純物濃度の１／１０以下であるｐ型不純物偏析層２３６となっている。このように、本実施の形態においては、ｎ型ＭＩＳＦＥＴ２５０およびｐ型ＭＩＳＦＥＴ２５２が、高濃度の不純物偏析層を、ソースおよびドレイン電極界面に有する、いわゆる、不純物偏析ショットキートランジスタとなっている。
不純物偏析ショットキートランジスタは、厚さの薄い高濃度の不純物偏析層を電極界面に有することにより、ショートチャネル効果を抑制しつつ実効的なショットキー障壁高さを低下させ電極の寄生抵抗を低減させている。
本実施の形態の半導体装置によれば、第１および第２の実施の形態において詳述した作用・効果により、同一の電極構造で電子をキャリアとするｎ型ＭＩＳＦＥＴ、正孔をキャリアとするｐ型ＭＩＳＦＥＴ両方の寄生抵抗が低減される。したがって、ショートチャネル効果を抑制した上で、一層、寄生抵抗の低減された不純物偏析ショットキートランジスタを有する高性能な半導体装置の実現が可能となる。
なお、不純物偏析層２３４、２３６の不純物分布を上記のように規定する理由は、上記界面の不純物濃度範囲を、下回ると実効的なショットキー障壁高さの低下が十分に期待できないからである。また、界面における不純物濃度が１／１０以下になる深さが２０ｎｍより深くなると、不純物偏析層自体の寄生抵抗による特性劣化、および、ショートチャネル効果による特性劣化が懸念されるからである。
また、ここでは、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴ双方を不純物偏析ショットキートランジスタとする形態について記載した。しかしながら、どちらか一方のＭＩＳＦＥＴを、不純物偏析ショットキー接合トランジスタとすることによっても、半導体装置の特性向上を図ることが可能であり、本発明はこれらの構成を排除するものではない。
次に、本実施の形態の半導体装置の製造方法について説明する。ここで、第２の実施の形態の半導体装置の製造方法における図１９の工程までは、同様の製造方法となる。その後、図２０において、公知のリソグラフィーおよびイオン注入法を用いて、Ａｓを第１の半導体領域２０４に導入し、ｎ型のソース拡散層およびドレイン拡散層２１４を形成する際に、加速電圧２ＫｅＶ以下程度の公知の低加速イオン注入法により、２×１０１５ａｔｏｍｓ／ｃｍ２以上のＡｓを注入する。この際の注入条件は、後に形成される、第１の金属半導体化合物１２４（図２２参照）の膜厚よりも浅い位置にｐｎ接合ができるように設定する。Ｂを第２の半導体領域２０６に導入し、ｐ型のソース拡散層およびドレイン拡散層２１６を形成する際も同様にする。その後は、第２の実施の形態の製造方法と同様であるので記述を省略する。
従来の不純物偏析ショットキートランジスタの製造方法では、特にｐ型ＭＩＳＦＥＴにおいての不純物偏析層の形成が困難であった。これは、ｐ型拡散層を形成する代表的な不純物であるＢが、ＮｉＳｉ等の金属シリサイド形成の際に、金属シリサイドに吸収されやすい性質を有するからである。もっとも、本実施の形態の半導体装置の製造方法によれば、ｐ型ＭＩＳＦＥＴについてもＢを不純物とした不純物偏析ショットキートランジスタを有する半導体装置の製造が可能となる。
以下、本実施の形態の半導体装置の製造方法による、Ｂを不純物とした不純物偏析層の形成作用について、図２８を参照しつつ説明する。なお、ここでは、特に、半導体基板がＳｉ、第１の金属膜がＮｉ、第２の金属膜がＥｒである場合を例に説明する。
図２８（ａ）は、図２１の工程での半導体基板、および、第１の金属膜１２２の部分を拡大した図である。ここで半導体基板はＳｉであり、第１の金属膜がＮｉとなっている。そして、第１の金属膜であるＮｉとＳｉとの界面には厚さの薄い高濃度のＢ注入層が形成されている。
図２８（ａ）の構造に、第１の熱処理を行う。この第１の熱処理により、図２８（ｂ）に示すように、第１の金属半導体化合物であるＮｉＳｉが、Ｂ注入層よりも深い領域まで形成される。このとき、Ｂは主にＮｉＳｉ膜側に吸収される。
次に、図２８（ｃ）に示すように、第２の金属膜であるＥｒ膜を堆積させた後に、第２の熱処理を行う。この第２の熱処理により、ＥｒがＮｉＳｉ膜側に、ＳｉがＥｒ膜側に拡散して固相反応する。固相反応により、ＳｉがＥｒと反応し、ＥｒがＮｉＳｉの一部のＮｉと置換して、第２の金属半導体化合物であるＥｒを含むＮｉＳｉ、すなわち、（Ｅｒ，Ｎｉ）Ｓｉが形成される。このとき、第１の金属半導体化合物であるＮｉＳｉに分布していたＢ原子は、原子半径の大きなＥｒによって、Ｓｉ側へ押し出される。そして、Ｅｒとの置換により剰余したＮｉは、基板側のＳｉと反応して再シリサイド化し、Ｓｉ界面にＮｉＳｉとして析出しクラスタを形成する。このＮｉＳｉが上記、第３の金属半導体化合物に相当する。
図２８（ｄ）に示すように、Ｓｉ側にはＮｉＳｉのクラスタが存在する。しかしながら、ＮｉＳｉのクラスタはＳｉと電極との界面を部分的にしか覆っていない。このため、多くのＢ原子が界面のＳｉ側に残存する。よって、電極とＳｉとの界面のＳｉ側に、Ｂの不純物偏析層が形成される。
なお、上記製造例の作用は、原子半径の大きな希土類金属が、金属シリサイド中のＢ原子をＳｉ側に押し出すことをメカニズムとして生じている。したがって、ＥｒまたはＹ以外の希土類金属や、ＰｔなどＮｉと異なる金属を用いても同様の作用が働くと考えられる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
例えば、実施の形態においては、半導体基板の材料がＳｉ（シリコン）ある場合について記述したが、本発明をその他の半導体材料とする半導体基板、例えば、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）、ＳｉＣ、ＧａＮ、ＧａＡｓ、ＩｎＰ等を材料とする半導体基板についても適用することが可能である。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
第１の実施の形態に係る半導体装置の素子構造を示す断面図。 一般に半導体装置の製造に用いられる代表的なシリサイドのシリコンに対するショットキー障壁高さを示す図。 第１の実施の形態の半導体装置のコンタクト電極の拡散層との接合部分の拡大図。 第１の実施の形態の半導体装置の製造方法を示す断面図。 第１の実施の形態の半導体装置の製造方法を示す断面図。 第１の実施の形態の半導体装置の製造方法を示す断面図。 第１の実施の形態の半導体装置の製造方法を示す断面図。 第１の実施の形態の半導体装置の製造方法を示す断面図。 第１の実施の形態の半導体装置の製造方法を示す断面図。 第１の実施の形態の半導体装置の製造方法を示す断面図。 第１の実施の形態の半導体装置の作用を説明する図。 第１の実施の形態の半導体装置の断面ＴＥＭ像。 第１の実施の形態の半導体装置の断面ＴＥＭ像。 第１の実施の形態の半導体装置のＥＤＸ分析結果を示す図。 第１の実施の形態の半導体装置の断面ＴＥＭ像。 第１の実施の形態の半導体装置のＥＤＸ分析結果を示す図。 第２の実施の形態に係る半導体装置の素子構造を示す断面図。 第２の実施の形態の半導体装置の製造方法を示す断面図。 第２の実施の形態の半導体装置の製造方法を示す断面図。 第２の実施の形態の半導体装置の製造方法を示す断面図。 第２の実施の形態の半導体装置の製造方法を示す断面図。 第２の実施の形態の半導体装置の製造方法を示す断面図。 第２の実施の形態の半導体装置の製造方法を示す断面図。 第２の実施の形態の半導体装置の製造方法を示す断面図。 第３の実施の形態に係る半導体装置の素子構造を示す断面図。 第４の実施の形態に係る半導体装置の素子構造を示す断面図。 第５の実施の形態に係る半導体装置の素子構造を示す断面図。 第５の実施の形態の半導体装置の製造方法の作用を説明する図。
符号の説明
１００ 半導体基板
１０２ ｎ型拡散層
１０４ ｐ型拡散層
１０６ 絶縁層
１０８ 第１の金属配線
１１０ 第２の金属配線
１１２ 第１のコンタクト電極
１１３ 第２のコンタクト電極
１１４ 第１の金属含有導電体
１１６ 第２の金属含有導電体
１２２ 第１の金属膜
１２４ 第１の金属半導体化合物
１２６ 第２の金属膜
１３４ 第３の金属半導体化合物
１３６ 第２の金属半導体化合物
２００ 半導体基板
２０４ 第１の半導体領域
２０６ 第２の半導体領域
２１０ ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域
２１１ ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域
２１４ ｎ型のソース拡散層およびドレイン拡散層
２１６ ｐ型のソース拡散層およびドレイン拡散層
２１８ ゲート絶縁膜
２２０ ｎ型ＭＩＳＦＥＴのゲート電極
２２１ ｐ型ＭＩＳＦＥＴのゲート電極
２２２ 側壁絶縁膜
２３０ ＳｉｘＣ１−ｘ（０＜ｘ＜１）
２３２ ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）
２３４ ｎ型不純物偏析層
２３６ ｐ型不純物偏析層
２５０ ｎ型ＭＩＳＦＥＴ
２５２ ｐ型ＭＩＳＦＥＴ

Claims (20)

  1. シリコンを含有する半導体基板上にｎ型拡散層とｐ型拡散層を具備する半導体装置であって、
    前記ｎ型拡散層および前記ｐ型拡散層と絶縁層を介して形成された第１の金属配線および第２の金属配線と、
    前記ｎ型拡散層と前記第１の金属配線を電気的に接続するための第１のコンタクト電極と、
    前記ｐ型拡散層と前記第２の金属配線を電気的に接続するための第２のコンタクト電極とを有し、
    前記第１のコンタクト電極の前記ｎ型拡散層と接合する部分に、シリサイド化した第１の金属含有導電体と前記ｎ型拡散層との界面、希土類金属を含むシリサイド化した第２の金属含有導電体と前記ｎ型拡散層との界面が共存し、
    前記第２のコンタクト電極の前記ｐ型拡散層と接合する部分に、シリサイド化した第１の金属含有導電体と前記ｐ型拡散層との界面、希土類金属を含むシリサイド化した第２の金属含有導電体と前記ｐ型拡散層との界面が共存することを特徴とする半導体装置。
  2. 前記第１の金属含有導電体と前記ｐ型拡散層の間の正孔に対するショットキー障壁高さが０．５０ｅＶ以下、
    前記第２の金属含有導電体と前記ｎ型拡散層の間の電子に対するショットキー障壁高さが０．５０ｅＶ以下であることを特徴とする請求項１記載の半導体装置。
  3. 前記第１の金属含有導電体がＮｉまたはＰｔを含む金属シリサイドで構成され、
    前記第２の金属含有導電体が金属シリサイドで構成されることを特徴とする請求項１記載の半導体装置。
  4. シリコンを含有する半導体基板上の第１の半導体領域上に形成されたｎ型ＭＩＳＦＥＴと、前記半導体基板上の第２の半導体領域上に形成されたｐ型ＭＩＳＦＥＴを具備する半導体装置であって、
    前記第１の半導体領域に形成された、前記ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域と、
    前記ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域上に形成された、前記ｎ型ＭＩＳＦＥＴのソース電極およびドレイン電極と、
    前記第２の半導体領域に形成された、前記ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域と、
    前記ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域上に形成された、前記ｐ型ＭＩＳＦＥＴのソース電極およびドレイン電極とを有し、
    前記ｎ型ＭＩＳＦＥＴのソース電極およびドレイン電極の、前記ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域と接合する部分に、シリサイド化した第１の金属含有導電体と前記ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域との界面、希土類金属を含むシリサイド化した第２の金属含有導電体と前記ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域との界面が共存し、
    前記ｐ型ＭＩＳＦＥＴのソース電極およびドレイン電極の、前記ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域と接合する部分に、シリサイド化した第１の金属含有導電体と前記ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域との界面、希土類金属を含むシリサイド化した第２の金属含有導電体と前記ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域との界面が共存することを特徴とする半導体装置。
  5. 前記第１の金属含有導電体と前記ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域の間の正孔に対するショットキー障壁高さが０．５０ｅＶ以下、
    前記第２の金属含有導電体と前記ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域の間の電子に対するショットキー障壁高さが０．５０ｅＶ以下であることを特徴とする請求項４記載の半導体装置。
  6. 前記第１の金属含有導電体がＮｉまたはＰｔを含む金属シリサイドで構成され、
    前記第２の金属含有導電体が金属シリサイドで構成されることを特徴とする請求項４記載の半導体装置。
  7. 前記半導体基板がＳｉであって、
    前記ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域が、ＳｉｘＣ１−ｘ（０＜ｘ＜１）であることを特徴とする請求項４記載の半導体装置。
  8. 前記半導体基板がＳｉであって、
    前記ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域が、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）であることを特徴とする請求項４記載の半導体装置。
  9. 前記ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域が、ｐ型半導体であることを特徴とする請求項４記載の半導体装置。
  10. 前記ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域が、ｎ型半導体であることを特徴とする請求項４記載の半導体装置。
  11. 前記ｎ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域の、前記ｎ型ＭＩＳＦＥＴの前記第２の金属含有導電体との界面におけるｎ型不純物濃度が８×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下であって、前記界面から深さ２０ｎｍにおけるｎ型不純物濃度が、前記界面におけるｎ型不純物濃度の１／１０以下であることを特徴とする請求項４記載の半導体装置。
  12. 前記ｐ型ＭＩＳＦＥＴのソース半導体領域およびドレイン半導体領域の、前記ｐ型ＭＩＳＦＥＴの前記第２の金属含有導電体との界面におけるｐ型不純物濃度が８×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下であって、前記界面から深さ２０ｎｍにおけるｐ型不純物濃度が、前記界面におけるｐ型不純物濃度の１／１０以下であることを特徴とする請求項４記載の半導体装置。
  13. シリコンを含有する半導体基板上にｎ型拡散層とｐ型拡散層を形成し、
    前記ｎ型拡散層および前記ｐ型拡散層上に絶縁層を形成し、
    前記絶縁層に前記ｎ型拡散層が露出するよう第１のコンタクトホールを開孔し、
    前記絶縁層に前記ｐ型拡散層が露出するよう第２のコンタクトホールを開孔し、
    前記ｎ型拡散層および前記ｐ型拡散層が露出した領域に、第１の金属膜を堆積し、
    第１の熱処理により前記第１の金属膜を前記ｎ型拡散層および前記ｐ型拡散層とシリサイド反応させ、第１の金属半導体化合物を形成し、
    前記第１の金属半導体化合物上に、希土類金属を含む第２の金属膜を堆積し、
    第２の熱処理により、前記第２の金属膜を前記第１の金属半導体化合物と反応させ、第２の金属半導体化合物を形成するとともに、前記第１の金属半導体化合物中の金属を前記ｎ型拡散層および前記ｐ型拡散層とシリサイド反応させ、第３の金属半導体化合物を形成し、
    前記絶縁層上の前記第１のコンタクトホール上を含む領域に、第１の金属配線を形成し、
    前記絶縁層上の前記第２のコンタクトホール上を含む領域に、第２の金属配線を形成する半導体装置の製造方法であって、
    前記第１のコンタクトホール部に前記第２の金属半導体化合物と前記ｎ型拡散層との界面、前記第３の金属半導体化合物と前記ｎ型拡散層との界面を共存させ、
    前記第２のコンタクトホール部に前記第２の金属半導体化合物と前記ｐ型拡散層との界面、前記第３の金属半導体化合物と前記ｐ型拡散層との界面を共存させることを特徴とする半導体装置の製造方法。
  14. 前記第１の金属膜がＮｉまたはＰｔを含む金属膜であることを特徴とする請求項１３記載の半導体装置の製造方法。
  15. 前記半導体基板がＳｉであって、
    前記第１の金属膜がＮｉであり、
    前記希土類金属がＥｒまたはＹであることを特徴とする請求項１３記載の半導体装置の製造方法。
  16. 前記第２の金属膜の膜厚が、前記第１の金属半導体化合物の膜厚の１０％以上１００％未満であることを特徴とする請求項１５記載の半導体装置の製造方法。
  17. シリコンを含有する半導体基板上にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを具備する半導体装置の製造方法であって、
    前記半導体基板上にゲート絶縁膜を介して、前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴのゲート電極を形成し、
    前記ゲート電極の両側面に側壁絶縁膜を形成し、
    前記半導体基板上の、前記ｎ型ＭＩＳＦＥＴおよび前記ｐ型ＭＩＳＦＥＴのソース電極およびドレイン電極となる領域に、第１の金属膜を堆積し、
    第１の熱処理により前記第１の金属膜を前記半導体基板とシリサイド反応させ、第１の金属半導体化合物を形成し、
    前記第１の金属半導体化合物上に希土類金属を含む第２の金属膜を堆積し、
    第２の熱処理により、前記第２の金属膜を前記第１の金属半導体化合物と反応させ、第２の金属半導体化合物を形成するとともに、前記第１の金属半導体化合物中の金属を前記半導体基板とシリサイド反応させ、第３の金属半導体化合物を形成する半導体装置の製造方法であって、
    前記ｎ型ＭＩＳＦＥＴのソース電極およびドレイン電極となる領域に前記第２の金属半導体化合物と前記半導体基板との界面、前記第３の金属半導体化合物と前記半導体基板との界面を共存させ、
    前記ｐ型ＭＩＳＦＥＴのソース電極およびドレイン電極となる領域に前記第２の金属半導体化合物と前記半導体基板との界面、前記第３の金属半導体化合物と前記半導体基板との界面を共存させることを特徴とする半導体装置の製造方法。
  18. 前記第１の金属膜がＮｉまたはＰｔを含む金属膜であることを特徴とする請求項１７記載の半導体装置の製造方法。
  19. 前記半導体基板がＳｉであって、
    前記第１の金属膜がＮｉであり、
    前記希土類金属がＥｒまたはＹであることを特徴とする請求項１７記載の半導体装置の製造方法。
  20. 前記第２の金属膜の膜厚が、前記第１の金属半導体化合物の膜厚の１０％以上１００％未満であることを特徴とする請求項１９記載の半導体装置の製造方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2930073B1 (fr) * 2008-04-11 2010-09-03 Centre Nat Rech Scient Procede de fabrication de transistors mosfet complementaires de type p et n, et dispositif electronique comprenant de tels transistors, et processeur comprenant au moins un tel dispositif.
JP5621198B2 (ja) * 2009-03-04 2014-11-05 日産自動車株式会社 半導体装置
US8878363B2 (en) 2009-06-26 2014-11-04 Intel Corporation Fermi-level unpinning structures for semiconductive devices, processes of forming same, and systems containing same
US9000783B2 (en) * 2010-08-02 2015-04-07 Wafertech, Llc Solid state sensor for metal ion detection and trapping in solution
US20130241007A1 (en) * 2012-03-15 2013-09-19 International Business Machines Corporation Use of band edge gate metals as source drain contacts
JP2014003253A (ja) 2012-06-21 2014-01-09 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
CN103904132B (zh) * 2014-03-14 2017-01-04 复旦大学 一种调节硅化钛/硅肖特基接触势垒的方法
US20150372100A1 (en) * 2014-06-19 2015-12-24 GlobalFoundries, Inc. Integrated circuits having improved contacts and methods for fabricating same
WO2016075242A1 (en) * 2014-11-13 2016-05-19 Abb Technology Ag Method for manufacturing a power semiconductor device
DE112015007227T5 (de) * 2015-12-24 2018-09-13 Intel Corporation Kontaktstruktur mit niedriger Schottky-Barriere für Ge-NMOS
JP7505278B2 (ja) 2020-06-11 2024-06-25 富士電機株式会社 炭化珪素半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3039967B2 (ja) * 1990-08-03 2000-05-08 株式会社日立製作所 半導体装置
JP3214062B2 (ja) * 1992-05-13 2001-10-02 ソニー株式会社 半導体装置の電極部及び電極部の形成方法
KR100362751B1 (ko) 1994-01-19 2003-02-11 소니 가부시끼 가이샤 반도체소자의콘택트홀및그형성방법
JP2004140262A (ja) * 2002-10-18 2004-05-13 Fujitsu Ltd 半導体装置及びその製造方法
BE1015721A3 (nl) 2003-10-17 2005-07-05 Imec Inter Uni Micro Electr Werkwijze voor het reduceren van de contactweerstand van de aansluitgebieden van een halfgeleiderinrichting.
US6972470B2 (en) 2004-03-30 2005-12-06 Texas Instruments Incorporated Dual metal Schottky diode
JP2006060045A (ja) * 2004-08-20 2006-03-02 Toshiba Corp 半導体装置
KR100560432B1 (ko) * 2004-12-21 2006-03-13 한국전자통신연구원 Ｎ형 쇼트키 장벽 관통 트랜지스터 소자 및 제조 방법
JP4864498B2 (ja) * 2006-03-15 2012-02-01 株式会社東芝 半導体装置およびその製造方法
JP2008047586A (ja) * 2006-08-11 2008-02-28 Renesas Technology Corp 半導体装置およびその製造方法

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