JP6300214B2 - トンネル電界効果トランジスタによる集積回路及びその製造方法 - Google Patents

トンネル電界効果トランジスタによる集積回路及びその製造方法 Download PDF

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Description

本発明はトンネル電界効果トランジスタによる集積回路及びその製造方法に係り、特にトンネル電流をゲート電圧で制御することで動作する電子のトンネル効果を利用したトンネル電界効果トランジスタによる集積回路及びその製造方法に関する。
トンネル電界効果トランジスタは、半導体集積回路の基本素子として現在用いられている電界効果トランジスタに比べて低電圧で動作可能という特長を持つ。トンネル電界効果トランジスタを半導体集積回路の基本素子として用いることによって、半導体集積回路の消費電力の低減化を図ることができる。このトンネル電界効果トランジスタについては例えば非特許文献１に開示されている。
ところで、従来の電界効果トランジスタを用いた集積回路においては、同一チャネルの電界効果トランジスタを複数個接続する場合、１つの活性領域に複数個の電界効果トランジスタの各ゲートを配置することで実現できる（例えば、非特許文献２参照）。すなわち、例えば２個の同一チャネルのＭＯＳ型電界効果トランジスタを接続する場合は、一方の電界効果トランジスタのソース領域となる活性領域と他方の電界効果トランジスタのドレイン領域となる活性領域とが隣接し、それらが同一導電型（Ｐ型又はＮ型）の拡散層であるので、それらを共通化する一方、各々のゲート電極は別々に配置する。これにより、必要とする面積も小さくなり、コスト削減につながり、また配線による寄生容量・寄生抵抗が削減されることで高性能化も図れる。
なお、本明細書において、「活性領域」とはウエハ上に形成物が無い状態で、ウエハ上面から見たとき、半導体が表出している領域をいう。活性領域にはデバイスが形成される。活性領域には複数のデバイスを連結して作製する場合もある。
W.Y.Choi et al.,"Tunneling Field-Effect Transistors(TFETs) with Subthreshold Swing (SS) Less Than 60mV/dec",IEEE Electron Device Letters Vol.28,p.743(2007) 富沢孝、松山泰男監訳、「CMOC VLSI設計の原理−システムの視点から」、丸善株式会社
しかしながら、トンネル電界効果トランジスタを用いた集積回路においては、トンネル電界効果トランジスタのソース領域とドレイン領域の導電型が異なるため、従来の電界効果トランジスタを複数個接続する方法と同一の方法では、隣接するソース領域とドレイン領域との間でＰＮ接合（空乏層による絶縁領域）が形成され、これらを電気的に接続することができない。単純には、隣接する２つのトンネル電界効果トランジスタを１つの活性領域に１つずつ設け、これらの活性領域の間を跨ぐように配設された金属配線によって、一方のトンネル電界効果トランジスタのドレイン領域と他方のトンネル電界効果トランジスタのソース領域とを接続することで電気的な接続を実現できる。しかし、この場合は回路形成に必要な面積が増加するためコストが増大し、また配線長も増加することで寄生容量が増加するため、集積回路の動作速度が遅くなるという問題がある。
本発明は以上の点に鑑みなされたもので、電気的に接続した回路の形成に必要な面積及びコストを減少させ、かつ、寄生容量・寄生抵抗も減少させたトンネル電界効果トランジスタによる集積回路及びその製造方法を提供することを目的とする。
前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞ 第１のＰ型領域及び第１のＮ型領域の一方がソース領域、他方がドレイン領域として動作する第１のトンネル電界効果トランジスタと、第２のＰ型領域及び第２のＮ型領域の一方がソース領域、他方がドレイン領域として動作する第２のトンネル電界効果トランジスタとが、同一極性で一つの活性領域に形成されるとともに前記第１のＰ型領域と前記第２のＮ型領域とが隣接するように形成され、隣接する前記第１のＰ型領域と前記第２のＮ型領域とが金属半導体合金膜により電気的に接続されており、前記金属半導体合金膜は、それぞれ半導体層の表面から一定の形成深さで形成され、対向配置される前記第１のＰ型領域と前記第２のＮ型領域との間を架け渡すように形成され、かつ、前記半導体層の表面位置から前記第１のＰ型領域及び前記第２のＮ型領域の前記形成深さと同じかこれよりも深い深さまで形成されていることを特徴とするトンネル電界効果トランジスタによる集積回路。
＜２＞ 共通の半導体層上に、第１の絶縁膜の上に第１のゲート電極が積層された第１の積層構造と、第２の絶縁膜の上に第２のゲート電極が積層された第２の積層構造とを互いに離間した位置に形成するゲート電極形成工程と、前記第１の積層構造と前記第２の積層構造との間の前記半導体層の表面において、前記第１の積層構造に隣接して第１のＰ型領域をＰ型不純物のイオン注入により形成し、前記第２の積層構造に隣接して第２のＮ型領域をＮ型不純物のイオン注入により形成し、前記第１の積層構造に隣接して前記第１のＰ型領域の反対側の位置の前記半導体層の表面に第１のＮ型領域を前記Ｎ型不純物のイオン注入により形成し、前記第２の積層構造に隣接して前記第２のＮ型領域の反対側の位置の前記半導体層の表面に第２のＰ型領域を前記Ｐ型不純物のイオン注入により形成するとともに前記第１のＰ型領域と前記第２のＮ型領域とが隣接されるように前記第１のＰ型領域、前記第２のＰ型領域、前記第１のＮ型領域及び前記第２のＮ型領域を形成するイオン注入工程と、前記半導体層上の前記第１の積層構造の両側面に第１のサイドウォールを形成するとともに、前記半導体層上の前記第２の積層構造の両側面に第２のサイドウォールを形成するサイドウォール形成工程と、前記第１のサイドウォールと前記第２のサイドウォールとの間の前記半導体層上に金属膜を形成し、その金属膜を加熱して前記半導体層と反応させて金属半導体合金膜を形成する金属半導体合金膜形成工程と、を含み、前記金属半導体合金膜形成工程は、それぞれ前記半導体層の表面から一定の形成深さで形成され、対向配置される前記第１のＰ型領域と前記第２のＮ型領域との間を架け渡すように前記金属半導体合金膜を形成し、かつ、前記金属半導体合金膜を前記半導体層の表面位置から前記第１のＰ型領域及び前記第２のＮ型領域の前記形成深さと同じかこれよりも深い深さまで形成する工程であることを特徴とするトンネル電界効果トランジスタによる集積回路の製造方法。
本発明によれば、２つの活性領域の間を跨ぐように配設された金属配線によって、一方のトンネル電界効果トランジスタのドレイン領域と他方のトンネル電界効果トランジスタのソース領域とを接続する構成に比べて、必要とする面積が小さくなり、コスト削減につながり、また配線による寄生容量・寄生抵抗も削減できる。
本発明のトンネル電界効果トランジスタによる集積回路の一実施形態の構造断面図である。 トンネル電界効果トランジスタの動作説明用のバンド構造の一例を示す図である。 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図（その１−１）である。 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図（その１−２）である。 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図（その１−３）である。 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図（その１−４）である。 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図（その２−１）である。 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図（その２−２）である。 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図（その３−１）である。 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図（その３−２）である。 本発明のトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子構造断面図（その３−３）である。 チタンシリサイド（ＴｉＳｉ）膜の深さ等の他の例の説明用断面図（１）である。 チタンシリサイド（ＴｉＳｉ）膜の深さ等の他の例の説明用断面図（２）である。 本発明の一実施形態のシミュレーション結果を得るための回路図である。 図７によるシミュレーション結果を示すゲート電圧対ドレイン電流特性図である。 本発明を適用したＮＡＮＤ回路の一例の構成を示す図である。 図９に示したＮＡＮＤ回路をより具体的に示す構成図である 本発明を適用したインバータ回路の一例の構成を示す図である。
次に、本発明の実施形態について図面を参照して説明する。
図１は、本発明に係るトンネル電界効果トランジスタによる集積回路の一実施形態の構造断面図を示す。同図に示す本実施形態のトンネル電界効果トランジスタによる集積回路は、一つの活性領域に形成された同一極性の第１のトンネル電界効果トランジスタ１０ａと第２のトンネル電界効果トランジスタ１０ｂとが、金属半導体合金膜の一例のチタンシリサイド（ＴｉＳｉ）膜２２によって電気的に接続された構成である。
なお、本明細書において「同一極性」とは、Ｐ型トランジスタ及びＮ型トランジスタのいずれかであるトランジスタ動作特性が２つのトンネル電界効果トランジスタ間で同一であることを示す。
トンネル電界効果トランジスタ（以下、ＴＦＥＴともいう）１０ａ及び１０ｂは、シリコン単結晶層であるＳｉ支持基板１１の表面に絶縁膜であるＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層１２と、半導体層を形成するシリコン単結晶（ＳＯＩ：Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）層１３とが積層された構造のウエハを用いて形成されている。第１のＴＦＥＴ１０ａは、ウエハ内に離間対向してＮ＋領域１６ａ及びＰ＋領域１８ａが形成されるとともにそれらの間のウエハ表面上に、ゲート絶縁膜１４ａを介してゲート電極１５ａが形成された構造である。一方、第２のＴＦＥＴ１０ｂは、ウエハ内に離間対向してＮ＋領域１６ｂ及びＰ＋領域１８ｂが形成されるとともにそれらの間のウエハ表面上に、ゲート絶縁膜１４ｂを介してゲート電極１５ｂが形成された構造である。
更に、第１のＴＦＥＴ１０ａと第２のＴＦＥＴ１０ｂとは同一極性で、隣接する第１のＴＦＥＴ１０ａのＰ＋領域１８ａと第２のＴＦＥＴ１０ｂのＮ＋領域１６ｂとは、一方がソース領域のときは他方がドレイン領域であり、これらはＴｉＳｉ膜２２により電気的に接続されている。
ここで、上記のＴＦＥＴ１０ａ及び１０ｂは同一極性であり、例えば共にＮ型トランジスタとして動作する場合について、図２のバンド構造を示す図とともに説明する。Ｎ型トランジスタとして動作する場合、Ｐ＋領域１８ａ及び１８ｂはソース領域、Ｎ＋領域１６ａ及び１６ｂはドレイン領域として動作する。すなわち、ゲート電極１５ａ及び１５ｂに正のゲート電圧を印加すると、図２に示すように伝導体がＩからＩＩへ、また価電子帯がＩＩＩからＩＶに変化して障壁の高さが低下し、矢印１０１で示すようにトンネル効果によりＰ型のソース領域から電子１０２がチャネル領域に輸送され、ドレイン電流となる。
ＴＦＥＴ１０ａ及び１０ｂをＰ型トランジスタとして動作させる場合は、上記とは逆に、Ｐ＋領域１８ａ及び１８ｂはドレイン領域、Ｎ＋領域１６ａ及び１６ｂはソース領域として動作させ、ゲート電極１５ａ及び１５ｂに負のゲート電圧を印加するとＮ型ソース領域からＰ型ドレイン領域方向へトンネル効果によりホールが輸送され、ドレイン電流となる。なお、説明の便宜上、ＴＦＥＴをＮ型トランジスタとして動作させるときは正のゲート電圧を印加し、Ｐ型トランジスタとして動作させるときは負のゲート電圧を印加すると説明したが、実際の回路では、ソース電圧が低い（ドレイン電圧が高い）ときＮ型トランジスタとして動作させ、ソース電圧が高い（ドレイン電圧が低い）ときＰ型トランジスタとして動作させることができ、Ｐ型・Ｎ型のトランジスタ動作をゲート電圧の正負に限らず選択させることができる。
図１に戻って説明する。本実施形態のトンネル電界効果トランジスタによる集積回路は、ＳＯＩ基板１つの活性領域に形成された第１のＴＦＥＴ１０ａのＰ＋領域１８ａと第２のＴＦＥＴ１０ｂのＮ＋領域１６ｂとが、これらが隣接する境界部分を含むＰ＋領域１８ａとＮ＋領域１６ｂの一部の領域範囲（具体的にはＰ＋領域１８ａとＮ＋領域１６ｂとが形成されている領域のうち、サイドウォール２０ａ及び２０ｂの間の位置における基板表面領域）で、かつ、Ｐ＋領域１８ａとＮ＋領域１６ｂの深さより深い深さに形成されたＴｉＳｉ膜２２により接続されて、ＴＦＥＴ１０ａ及び１０ｂの電気的な接続が実現されている。
本実施形態によれば、２個のＴＦＥＴ１０ａ及び１０ｂが同一極性で１つの活性領域に形成されるとともにＰ＋領域１８ａとＮ＋領域１６ｂとが隣接するように形成され、隣接するＰ＋領域１８ａとＮ＋領域１６ｂとがＴｉＳｉ膜２２により電気的に接続されているため、２つの活性領域の間を跨ぐように配設された金属配線によって、２個のＴＦＥＴを電気的に接続する構成に比べて、必要とする面積が小さくなり、コスト削減につながり、また配線による寄生容量・寄生抵抗が削減されることで高性能化も図れる。なお、ＴｉＳｉ膜２２は、深さが図１に示す例では、隣接するＰ＋領域１８ａとＮ＋領域１６ｂのそれぞれの深さよりも深く形成されている。これは、Ｐ＋領域１８ａとＮ＋領域１６ｂとの間にＴｉＳｉ膜２２を介在させることで、ＰＮ接合間に流れる意図しないリーク電流の発生を効果的に防止するためである。
次に、本発明に係るトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態について説明する。
図３〜図５は、本発明に係るトンネル電界効果トランジスタによる集積回路の製造方法の一実施形態の各工程の素子の構造断面図を示す。なお、図１と同一構造部分には同一符号を付してある。まず、図３（Ａ）に示すように、Ｓｉ支持基板１１の表面に厚さ１４５ｎｍのＢＯＸ層１２と、厚さ５０ｎｍのＰ型の濃度１×１０１５ｃｍ−３のＳＯＩ層１３とが積層された構造のウエハ（以下、ＳＯＩ基板ともいう）を用意する。このＳＯＩ基板の全体の厚さは例えば５２５μｍである。
続いて、上記ＳＯＩ基板の表面を例えばフッ酸で洗浄した後、酸素雰囲気下で加熱し、厚さ１．０ｎｍ程度の二酸化シリコン（ＳｉＯ２）層を形成する。更にその上に原子層堆積法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）によってＨｆＯ２膜を堆積し、図３（Ｂ）に示すように全体としてそれら２種の酸化膜による絶縁膜１４を形成する。
続いて、例えばスパッタ法を適用して絶縁膜１４上に窒化タンタル（ＴａＮ）膜を１０ｎｍ程度堆積した後、その上にポリシリコン膜を５０ｎｍ程度堆積して、図３（Ｃ）に示すように２層型のいわゆるＭＩＰＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）型電極膜１５を形成する。
続いて、例えば膜厚１μｍ程度のレジスト膜とｉステッパを利用してゲート作成位置を画定し、それ以外の絶縁膜１４及び電極膜１５の不要部を反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）により除去して、図３（Ｄ）に示すように、第１のトランジスタ用のゲート絶縁膜１４ａ及びゲート電極１５ａの積層部分を形成すると同時に、第２のトランジスタ用のゲート絶縁膜１４ｂ及びゲート電極１５ｂの積層部分を形成する。
続いて、図４（Ａ）に示すように、レジスト膜１７及びｉステッパを利用して素子表面上のＮ＋領域を形成する活性領域以外を保護膜として覆った状態で、Ｎ型不純物の一例として砒素（Ａｓ＋）を上方から活性領域にイオン注入してＮ＋領域１６ａ及び１６ｂを形成する。Ａｓ＋のイオン注入条件としては、例えば加速エネルギー５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２程度が考えられる。Ａｓ＋イオン注入後、レジスト膜１７はアッシングプロセスを行った後、ＳＰＭ洗浄（硫酸・過酸化水素混合液による洗浄）を行うことで除去される。
続いて、図４（Ｂ）に示すように、レジスト膜１９及びｉステッパを利用して素子表面上のＰ＋領域を形成する活性領域以外を保護膜として覆った状態で、Ｐ型不純物の一例として二フッ化ほう素（ＢＦ２ ＋）を上方から活性領域にイオン注入してＰ＋領域１８ａ及び１８ｂを形成する。イオン注入条件としては、例えば加速エネルギー５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２程度が考えられる。イオン注入後、レジスト膜１９はアッシングプロセスを行った後、ＳＰＭ洗浄（硫酸・過酸化水素混合液による洗浄）を行うことで除去される。
続いて、図５（Ａ）に示すように、Ｎ＋領域１６ａ及びＰ＋領域１８ａとゲート電極１５ａとの間の絶縁と、並びにＮ＋領域１６ｂ及びＰ＋領域１８ｂとゲート電極１５ｂとの間の絶縁をそれぞれ担保するために、図４（Ｂ）に示した断面構造からレジスト膜１９を除去した後の素子表面上にサイドウォール２０ａ及び２０ｂを形成する。サイドウォール２０ａ及び２０ｂの形成方法としては、例えば化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によって二酸化シリコン（ＳｉＯ２）を素子表面上に２０ｎｍ程度堆積し、それをＲＩＥ法によって同じ厚さ分エッチングすることで形成する方法がある。
続いて、図５（Ｂ）に示すように、図５（Ａ）に示した素子の表面に、例えばスパッタ法を適用してチタン（Ｔｉ）を５０ｎｍ程度堆積したＴｉ膜２１を形成する。最後に、図５（Ｃ）に示すように、金属半導体合金膜の一例であるチタンシリサイド（ＴｉＳｉ）膜２２をサイドウォール２０ａ及び２０ｂで保護されていないＮ＋領域１６ａ及び１６ｂとＰ＋領域１８ａ及び１８ｂの部分に形成すると共に、Ｔｉ膜２１の不要部分を除去する。
上記のＴｉＳｉ膜２２を形成する方法としては、例えば図５（Ｂ）に示したＴｉ膜２１を形成した素子を窒素雰囲気下、５００℃で１分程度加熱することで、Ｔｉ膜２１とＳＯＩ層１３のシリコン部とを反応させる方法がある。この方法において、加熱時間を５分程度とすると、ＴｉＳｉ膜２２の深さがＢＯＸ層１２まで到達し、より良い構造を作製することができる。サイドウォール２０ａ及び２０ｂ上のＴｉ膜２１の未反応部分は、その後除去する。除去は、例えば塩酸によるエッチングで実現される。なお、ゲート電極１５ａ及び１５ｂがポリシリコンであった場合、上記加熱工程でＴｉと反応してゲート電極にもチタンシリサイドが形成されるが実用上は問題ない。
このようにして、図５（Ｃ）に示すように、図１と共に説明した構造と同じ、隣接する第１のＴＦＥＴ１０ａのＰ＋領域１８ａと第２のＴＦＥＴ１０ｂのＮ＋領域１６ｂとがＴｉＳｉ膜２２により電気的に接続される２つのＴＦＥＴを含む集積回路の製造が行われる。また、このように製造される集積回路では、電気接続に用いられるＴｉＳｉ膜２２をＳＯＩ層１３（半導体層）中のシリコンを利用して形成することができるため、更なるコスト減等を期待することができる。
なお、ＴｉＳｉ膜２２の深さは、ＳＯＩ基板のような絶縁膜上半導体基板を用いるときには、図１及び図５（Ｃ）に示したようにＢＯＸ層１２の表面に到達することが望ましい。また、図６（Ｂ）に示すように、絶縁膜上半導体基板ではない、いわゆるバルク基板２４を用いる場合、形成するＴｉＳｉ膜は図６（Ｂ）に２５で示すようにＮ＋領域１６ａ及び１６ｂとＰ＋領域１８ａ及び１８ｂの深さよりも深い位置まで形成することが望ましい。これらは、Ｐ＋領域１８ａとＮ＋領域１６ｂとの間にＴｉＳｉ膜２２を介在させることで、ＰＮ接合に流れる意図しないリーク電流の発生を効果的に防ぐためである。しかし、図６（Ａ）に２３で示すように、ＴｉＳｉ膜はＮ＋領域１６ａ及び１６ｂとＰ＋領域１８ａ及び１８ｂの深さよりも浅い位置までしか到達しない深さであっても、電気的な接続という所期の役割を果たすことはできる。また、バルク基板２４では、Ｐ＋領域１８ａとＮ＋領域１６ｂとの間に深層側でＰＮ接合が形成されても、Ｐ＋領域１８ａとＮ＋領域１６ｂと表層側よりも前記深層側の方がイオン注入濃度が低くなることに由来して、前記ＰＮ接合の空乏層領域が大きくなり易いことから、前記リーク電流の発生が抑制され易く、ＴｉＳｉ膜を前記深層まで形成すると、却ってコスト高等のデメリットを生じさせることがある。
次に、本実施形態のシミュレーション結果について説明する。
図７は、本実施形態のシミュレーション結果を得るための回路図を示す。同図において、第１のＴＦＥＴ３１ａはゲート電極３２ａ、Ｎ＋領域３３ａ及びＰ＋領域３４ａを有し、第２のＴＦＥＴ３１ｂはゲート電極３２ｂ、Ｎ＋領域３３ｂ及びＰ＋領域３４ｂを有する。更に、それらＮ＋領域３３ａ及び３３ｂと、Ｐ＋領域３４ａ及び３４ｂとの上部から所定の深さにわたって図７にハッチングを付して模式的に示すように、図１、図５（Ｃ）に示したような金属半導体合金膜の一例のＴｉＳｉ膜３５が形成されている。また、第１のＴＦＥＴ３１ａのＰ＋領域３４ａと、第２のＴＦＥＴ３１ｂのＮ＋領域３３ｂとがＴｉＳｉ膜３５により電気的に接続されており、ＴＦＥＴ３１ａ及び３１ｂは電気的に接続されている。
ここでは、２つのＴＦＥＴ３１ａ及び３１ｂをＰ型トランジスタとして動作させることとし、ゲート電極３２ａに負のゲート電圧ＶＧ１を印加し、ゲート電極３２ｂに負のゲート電圧ＶＧ２を印加し、更にＴｉＳｉ部３５に負のドレイン電圧ＶＤを印加する。ここで、ＶＧ１＝ＶＧ２、ＶＤ＝−２．０Ｖの条件で、ゲート電圧ＶＧ１及びＶＧ２をそれぞれ０Ｖから負方向へ徐々に大に変化させると、図８に示すようなゲート電圧対ドレイン電流のシミュレーション結果が得られた。
このシミュレーション結果によれば、ゲート電圧ＶＧ１及びＶＧ２が共に−２．３Ｖ付近を負方向に越えたところで２つのＴＦＥＴ３１ａ及び３１ｂがオンになり、ドレイン電流が流れている。すなわち、ＴＦＥＴ３１ａ及び３１ｂのオン時には、Ｐ＋領域３４ａ及び３４ｂはドレイン領域、Ｎ＋領域３３ａ及び３３ｂはソース領域として動作し、Ｎ型ソース領域からＰ型ドレイン領域方向へトンネル効果によりドレイン電流が流れることが確認された。つまり、２つのＴＦＥＴ３１ａ及び３１ｂは電気的に接続されていることが確認された。もし、Ｐ＋領域３４ａとＮ＋領域３３ｂがＴｉＳｉ膜３５により電気的に接続されていないときには、２つのＴＦＥＴ３１ａ及び３１ｂはオンせず、ドレイン電流は流れない。
なお、本発明は以上の実施形態に限定されるものではなく、例えば本実施形態の電気的に接続されたＴＦＥＴはゲート電極に正のゲート電圧を印加することで（あるいは、ソース電圧を低く、ドレイン電圧を高くすることで）Ｎ型トランジスタとして動作させることもできる。また、同様にして３つ以上のＴＦＥＴを電気的に接続することもできる。更に、チタンシリサイド膜２２、３５は金属半導体合金膜の一例であり、その材料は他の例も可能である。例えば、チャネル材料（半導体層形成材料）としては、シリコン、ゲルマニウム、ＩＩＩ−Ｖ族半導体等を用いることができ、前記チャネル材料がシリコンの場合は、Ｔｉ以外にニッケル（Ｎｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）などとのシリサイドを用いることができる。また、前記チャネル材料がゲルマニウムの場合はＮｉやＴｉとのゲルマニウム合金を用いることができ、更に前記チャネル材料がＩＩＩ−Ｖ族半導体の場合はＮｉなどとのＩＩＩ−Ｖ族半導体合金を用いることができる。
（応用例）
本発明では、２つのＴＦＥＴの隣接する互いに導電型が異なるソース領域とドレイン領域とを金属半導体合金で電気的に接続することを可能としたので、各種の論理回路に応用できる。図９は、本発明を適用したＮＡＮＤ回路の一例の構成を示す。図９において、符号４１は２つのＴＦＥＴの並列回路、符号４２は別の２つのＴＦＥＴの直列回路であり、符号４３及び４４はゲート電極である。また、図９において、「Ｐ」で示したＰ領域及び「Ｎ」で示したＮ領域の上部には実施形態で説明したような所定の深さの金属半導体合金（図示せず）が形成されている。更に、ドレイン電圧ＶＤＤは高電圧、ソース電圧ＶＳＳは低電圧に設定されており、並列回路４１を構成する２つのＴＦＥＴはＰ型ＴＦＥＴとして動作し、直列回路４２を構成する２つのＴＦＥＴはＮ型ＴＦＥＴとして動作する。
図１０は、図９に示したＮＡＮＤ回路をより具体的に示す構成図である。同図中、図９と同一構成部分には同一符号を付してある。図１０において、並列回路４１では、第１のＴＦＥＴ５１及び第２のＴＦＥＴ５２のソース領域となるＮ領域同士が接続され、ドレイン領域となるＰ領域同士が接続され、かつ、出力端子に接続されている。第１のＴＦＥＴ５１のゲート電極には入力電圧Ａが印加され、第２のＴＦＥＴ５２のゲート電極には入力電圧Ｂが印加される。また、ＴＦＥＴ５１及び５２の各Ｎ領域には高電圧の電源電圧ＶＤＤが印加され、ＴＦＥＴ５１及び５２の各Ｐ領域には直列回路４２を通してＶＤＤよりも低い電源電圧ＶＳＳが印加されている。これにより、並列回路４１を構成するＴＦＥＴ５１及び５２は、ソース側の電圧ＶＤＤがドレイン側の電圧よりも高いため、それぞれＰ型のＴＦＥＴとして動作する。
一方、図１０において、直列回路４２では、第３のＴＦＥＴ５３のソース領域となるＰ領域と第４のＴＦＥＴ５４のドレイン領域となるＮ領域とが前述した実施例のように金属半導体合金により電気的に接続されている。第３のＴＦＥＴ５３はドレイン領域となるＮ領域が上記ＴＦＥＴ５１及び５２の各Ｐ領域に前述した実施例のように金属半導体合金により電気的に接続され、かつ、出力端子に接続され、ゲート電極に入力電圧Ｂが印加される。第４のＴＦＥＴ５４はソース領域となるＰ領域にＶＤＤより低電圧の電源電圧ＶＳＳがソース電圧として印加され、ゲート電極に入力電圧Ａが印加される。これにより、直列回路４２を構成するＴＦＥＴ５３及び５４は、ＴＦＥＴ５３のＮ領域に印加されるドレイン側の電圧の方が、ＴＦＥＴ５４のソース側の電圧ＶＳＳよりも高いため、それぞれＮ型のＴＦＥＴとして動作する。
このように、第１のＴＦＥＴ５１と第４のＴＦＥＴ５４とは共に入力電圧Ａが印加される共通のゲート電極（図９の４３）を有しているが、第１のＴＦＥＴ５１はＰ型のＴＦＥＴとして動作し、第４のＴＦＥＴ５４はＮ型のＴＦＥＴとして動作する。一方、第２のＴＦＥＴ５２と第３のＴＦＥＴ５３とは共に入力電圧Ｂが印加される共通のゲート電極（図９の４４）を有しているが、第２のＴＦＥＴ５２はＰ型のＴＦＥＴとして動作し、第３のＴＦＥＴ５３はＮ型のＴＦＥＴとして動作する。
図１１は、本発明を適用したインバータ回路の一例の構成を示す。図１１に示すインバータ回路は、Ｎ領域６１とＰ領域６２とゲート電極６５とを有する第１のＴＦＥＴと、Ｎ領域６３とＰ領域６４とゲート電極６５とを有する第２のＴＦＥＴとからなり、少なくとも隣接するＰ領域６２及びＮ領域６３の上部には実施形態で説明したような所定の深さの金属半導体合金（図示せず）が共通に形成されて、Ｐ領域６２及びＮ領域６３を電気的に接続している。
ここで、Ｎ領域６１に印加される電源電圧ＶＤＤは、Ｐ領域６４に印加される電源電圧ＶＳＳよりも高く設定されている。このため、第１のＴＦＥＴと第２のＴＦＥＴとはゲート電極６５が共通であるが、第１のＴＦＥＴはＮ領域６１をソース領域とし、Ｐ領域をドレイン領域とするＰ型のＴＦＥＴとして動作し、第２のＴＦＥＴはＮ領域６３をドレイン領域とし、Ｐ領域６４をソース領域とするＮ型のＴＦＥＴとして動作する。これにより、ゲート電極６５が共通に設けられた２つのＴＦＥＴのゲートに印加された入力電圧ＶＩＮは極性が反転されて、Ｐ領域６２及びＮ領域６３の上部に共通に形成された金属半導体合金（図示せず）から出力電圧ＶＯＵＴとして出力される。
１０ａ、１０ｂ、３１ａ、３１ｂ トンネル電界効果トランジスタ（ＴＦＥＴ）
１１ Ｓｉ支持基板
１２ ＢＯＸ層
１３ ＳＯＩ層
１４ 絶縁膜
１４ａ、１４ｂ ゲート絶縁膜
１５ 電極膜
１５ａ、１５ｂ、４３、４４、６５ ゲート電極
１６ａ、１６ｂ、３３ａ、３３ｂ Ｎ＋領域
１８ａ、１８ｂ、３４ａ、３４ｂ Ｐ＋領域
２０ａ、２０ｂ サイドウォール
２１ チタン（Ｔｉ）膜
２２、２３、２５、３５ チタンシリサイド（ＴｉＳｉ）膜
２４ バルク基板
４１ 並列回路
４２ 直列回路
５１、５２ Ｐ型トランジスタとして動作するトンネル電界効果トランジスタ（ＴＦＥＴ）
５３、５４ Ｎ型トランジスタとして動作するトンネル電界効果トランジスタ（ＴＦＥＴ）
６１、６３ Ｎ領域
６２、６４ Ｐ領域

Claims (2)

  1. 第１のＰ型領域及び第１のＮ型領域の一方がソース領域、他方がドレイン領域として動作する第１のトンネル電界効果トランジスタと、第２のＰ型領域及び第２のＮ型領域の一方がソース領域、他方がドレイン領域として動作する第２のトンネル電界効果トランジスタとが、同一極性で一つの活性領域に形成されるとともに前記第１のＰ型領域と前記第２のＮ型領域とが隣接するように形成され、隣接する前記第１のＰ型領域と前記第２のＮ型領域とが金属半導体合金膜により電気的に接続されており、
    前記金属半導体合金膜は、それぞれ半導体層の表面から一定の形成深さで形成され、対向配置される前記第１のＰ型領域と前記第２のＮ型領域との間を架け渡すように形成され、かつ、前記半導体層の表面位置から前記第１のＰ型領域及び前記第２のＮ型領域の前記形成深さと同じかこれよりも深い深さまで形成されていることを特徴とするトンネル電界効果トランジスタによる集積回路。
  2. 共通の半導体層上に、第１の絶縁膜の上に第１のゲート電極が積層された第１の積層構造と、第２の絶縁膜の上に第２のゲート電極が積層された第２の積層構造とを互いに離間した位置に形成するゲート電極形成工程と、
    前記第１の積層構造と前記第２の積層構造との間の前記半導体層の表面において、前記第１の積層構造に隣接して第１のＰ型領域をＰ型不純物のイオン注入により形成し、前記第２の積層構造に隣接して第２のＮ型領域をＮ型不純物のイオン注入により形成し、前記第１の積層構造に隣接して前記第１のＰ型領域の反対側の位置の前記半導体層の表面に第１のＮ型領域を前記Ｎ型不純物のイオン注入により形成し、前記第２の積層構造に隣接して前記第２のＮ型領域の反対側の位置の前記半導体層の表面に第２のＰ型領域を前記Ｐ型不純物のイオン注入により形成するとともに前記第１のＰ型領域と前記第２のＮ型領域とが隣接されるように前記第１のＰ型領域、前記第２のＰ型領域、前記第１のＮ型領域及び前記第２のＮ型領域を形成するイオン注入工程と、
    前記半導体層上の前記第１の積層構造の両側面に第１のサイドウォールを形成するとともに、前記半導体層上の前記第２の積層構造の両側面に第２のサイドウォールを形成するサイドウォール形成工程と、
    前記第１のサイドウォールと前記第２のサイドウォールとの間の前記半導体層上に金属膜を形成し、その金属膜を加熱して前記半導体層と反応させて金属半導体合金膜を形成する金属半導体合金膜形成工程と、
    を含み、
    前記金属半導体合金膜形成工程は、それぞれ前記半導体層の表面から一定の形成深さで形成され、対向配置される前記第１のＰ型領域と前記第２のＮ型領域との間を架け渡すように前記金属半導体合金膜を形成し、かつ、前記金属半導体合金膜を前記半導体層の表面位置から前記第１のＰ型領域及び前記第２のＮ型領域の前記形成深さと同じかこれよりも深い深さまで形成する工程であることを特徴とするトンネル電界効果トランジスタによる集積回路の製造方法。
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