TW201539711A - 包含穿隧場效電晶體之積體電路及其製造方法 - Google Patents

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Abstract

本發明之目的在於減少電性連接2個穿隧場效電晶體之電路形成所必要之面積及成本，且亦減少寄生電容/寄生電阻。 本發明之包含穿隧場效電晶體之積體電路的特徵在於：第1P型區域及第1N型區域之一者作為源極區域動作、另一者作為汲極區域動作之第1穿隧場效電晶體，與第2P型區域及第2N型區域之一者作為源極區域動作、另一者作為汲極區域動作之第2穿隧場效電晶體係以同一極性形成於一個活性區域，且以上述第1P型區域與上述第2N型區域鄰接之方式形成，鄰接之上述第1P型區域與上述第2N型區域係藉由金屬半導體合金膜而電性連接。

Description

包含穿隧場效電晶體之積體電路及其製造方法
本發明係關於包含穿隧場效電晶體之積體電路及其製造方法，特別係關於包含利用藉由以閘極電壓控制穿隧電流而動作之電子之穿隧效應的穿隧場效電晶體之積體電路及其製造方法。
穿隧場效電晶體與目前用作半導體積體電路之基本元件之場效電晶體相比，具有可以低電壓動作之特長。藉由將穿隧場效電晶體用作半導體積體電路之基本元件，可謀求半導體積體電路之低耗電化。關於該穿隧場效電晶體，例如已於非專利文獻1中揭示。
再者，於使用先前之場效電晶體之積體電路中，於連接複數個同一通道之場效電晶體時，可藉由將複數個場效電晶體之各閘極配置於1個活性區域而實現(例如，參照非專利文獻2)。亦即，於連接例如2個同一通道之MOS型場效電晶體時，由於成為一場效電晶體之源極區域之活性區域與成為另一場效電晶體之汲極區域之活性區域鄰接，其等為同一導電型(P型或N型)之擴散層，故而將其等共通化，另一方面，各者之閘極電極係分開配置。藉此，所必要之面積亦減小，而有助於降低成本，且藉由減少配線所形成之寄生電容/寄生電阻，亦可謀求高性能化。
另，於本說明書中，所謂「活性區域」，係指於晶圓上不存在形成物之狀態下，自晶圓上表面觀察時，半導體表出之區域。於活性區域形成器件。亦有於活性區域連結複數個器件而進行製作之情形。
[先前技術文獻] [非專利文獻]
[非專利文獻1]W.Y.Choi et al.,“Tunneling Field-Effect Transistors(TFETs) with Subthreshold Swing (SS) Less Than 60mV/dec”,IEEE Electron Device Letters Vol.28,p.743(2007)
[非專利文獻2]富沢孝、松山泰男監譯，「CMOC VLSI設計原理-視点」，丸善株式會社
然而，於使用穿隧場效電晶體之積體電路中，由於穿隧場效電晶體之源極區域與汲極區域之導電型不同，故而以與連接複數個先前之場效電晶體之方法相同之方法，會於鄰接之源極區域與汲極區域之間形成PN接合(包含耗盡層之絕緣區域)，而無法將其等電性連接。簡單而言，藉由於1個活性區域各設置1個鄰接之2個穿隧場效電晶體，利用以跨越該等活性區域之間之方式配設的金屬配線，連接一穿隧場效電晶體之汲極區域與另一穿隧場效電晶體之源極區域，可實現電性連接。但是，於該情形時，因電路形成所必要之面積增加而成本增加，且配線長度亦增加而寄生電容增加，故而存在積體電路之動作速度變慢之問題。
本發明係鑑於以上問題而完成者，目的在於提供一種包含減少電性連接之電路形成所必要之面積及成本且亦減少寄生電容/寄生電阻之穿隧場效電晶體之積體電路及其製造方法。
作為用於解決上述課題之技術方法，可如下文所述。即：
<1>一種包含穿隧場效電晶體之積體電路，其特徵在於：第1P型區域及第1N型區域之一者作為源極區域動作、另一者作為汲極區 域動作之第1穿隧場效電晶體，與第2P型區域及第2N型區域之一者作為源極區域動作、另一者作為汲極區域動作之第2穿隧場效電晶體以同一極性形成於一個活性區域，且以上述第1P型區域與上述第2N型區域鄰接之方式形成；鄰接之上述第1P型區域與上述第2N型區域藉由金屬半導體合金膜而電性連接。
<2>如上述技術方法<1>之包含穿隧場效電晶體之積體電路，其中上述金屬半導體合金膜係以橋接分別自半導體層之表面以固定形成深度形成，且對向配置之上述第1P型區域與上述第2N型區域之間的方式形成，並且自上述半導體層之表面位置，形成至與上述第1P型區域及上述第2N型區域之上述形成深度相同或較其更深之深度。
<3>如上述技術方法<1>之包含穿隧場效電晶體之積體電路，其中上述金屬半導體合金膜係以橋接分別自半導體層之表面以固定形成深度形成，且對向配置之上述第1P型區域與上述第2N型區域之間的方式形成，並且自上述半導體層之表面位置，形成至較上述第1P型區域及上述第2N型區域之上述形成深度更淺之深度。
<4>一種包含穿隧場效電晶體之積體電路之製造方法，其特徵在於包含如下步驟：閘極電極形成步驟，其係於共通之半導體層上，於相互分離之位置，形成將第1閘極電極積層於第1絕緣膜上之第1積層構造、及將第2閘極電極積層於第2絕緣膜上之第2積層構造；離子注入步驟，其係於上述第1積層構造與上述第2積層構造之間之上述半導體層之表面，鄰接上述第1積層構造地，利用P型雜質之離子注入，形成第1P型區域；鄰接上述第2積層構造地，利用N型雜質之離子注入，形成第2N型區域；鄰接上述第1積層構造地，利用上述N型雜質之離子注入，於上述第1P型區域之相反側之位置的上述半導體層之表面，形成第1N型區域；鄰接上述第2積層構造地，利用上述P型雜質 之離子注入，於上述第2N型區域之相反側之位置之上述半導體層之表面，形成第2P型區域；且以上述第1P型區域與上述第2N型區域鄰接之方式，形成上述第1P型區域、上述第2P型區域、上述第1N型區域、及上述第2N型區域；側壁形成步驟，其係於上述半導體層上之上述第1積層構造之兩側面形成第1側壁，且於上述半導體層上之上述第2積層構造之兩側面形成第2側壁；及金屬半導體合金膜形成步驟，其係於上述第1側壁與上述第2側壁之間之上述半導體層上形成金屬膜，加熱該金屬膜，使其與上述半導體層發生反應，而形成金屬半導體合金膜。
<5>如上述技術方法<4>之包含穿隧場效電晶體之積體電路之製造方法，其中上述金屬半導體合金膜形成步驟係如下步驟：以橋接分別自上述半導體層之表面以固定形成深度形成，且對向配置之上述第1P型區域與上述第2N型區域之間之方式，形成上述金屬半導體合金膜，並且將上述金屬半導體合金膜自上述半導體層之表面位置，形成至與上述第1P型區域及上述第2N型區域之上述形成深度相同或較其更深之深度。
<6>如上述技術方法<4>之包含穿隧場效電晶體之積體電路之製造方法，其中上述金屬半導體合金膜形成步驟係如下步驟：以橋接分別自上述半導體層之表面以固定形成深度形成，且對向配置之上述第1P型區域與上述第2N型區域之間之方式，形成上述金屬半導體合金膜，並且將上述金屬半導體合金膜自上述半導體層之表面位置，形成至較上述第1P型區域及上述第2N型區域之上述形成深度更淺之深度。
根據本發明，與利用以跨越2個活性區域之間之方式配設之金屬配線，連接一穿隧場效電晶體之汲極區域與另一穿隧場效電晶體之源 極區域的構成相比，可減少所必要之面積而有助於成本降低，且亦可減少配線所形成之寄生電容/寄生電阻。
10a‧‧‧穿隧場效電晶體(TFET)
10b‧‧‧穿隧場效電晶體(TFET)
11‧‧‧Si支持基板
12‧‧‧BOX層
13‧‧‧SOI層
14‧‧‧絕緣膜
14a‧‧‧閘極絕緣膜
14b‧‧‧閘極絕緣膜
15‧‧‧電極膜
15a‧‧‧閘極電極
15b‧‧‧閘極電極
16a‧‧‧N+區域
16b‧‧‧N+區域
17‧‧‧抗蝕劑膜
18a‧‧‧P+區域
18b‧‧‧P+區域
19‧‧‧抗蝕劑膜
20a‧‧‧側壁
20b‧‧‧側壁
21‧‧‧鈦(Ti)膜
22‧‧‧矽化鈦(TiSi)膜
23‧‧‧矽化鈦(TiSi)膜
24‧‧‧塊狀基板
25‧‧‧矽化鈦(TiSi)膜
31a‧‧‧穿隧場效電晶體(TFET)
31b‧‧‧穿隧場效電晶體(TFET)
32a‧‧‧閘極電極
32b‧‧‧閘極電極
33a‧‧‧N+區域
33b‧‧‧N+區域
34a‧‧‧P+區域
34b‧‧‧P+區域
35‧‧‧矽化鈦(TiSi)膜
41‧‧‧並聯電路
42‧‧‧串聯電路
43‧‧‧閘極電極
44‧‧‧閘極電極
51‧‧‧作為P型電晶體動作之場效電晶體(TFET)
52‧‧‧作為P型電晶體動作之場效電晶體(TFET)
53‧‧‧作為N型電晶體動作之場效電晶體(TFET)
54‧‧‧作為N型電晶體動作之場效電晶體(TFET)
61‧‧‧N區域
62‧‧‧P區域
63‧‧‧N區域
64‧‧‧P區域
65‧‧‧閘極電極
101‧‧‧箭頭
102‧‧‧電子
A‧‧‧輸入電壓
B‧‧‧輸入電壓
N‧‧‧區域
P‧‧‧區域
VDD‧‧‧電源電壓
VD‧‧‧汲極電壓
VG1‧‧‧閘極電壓
VG2‧‧‧閘極電壓
VIN‧‧‧輸入電壓
VOUT‧‧‧輸出電壓
VSS‧‧‧電源電壓
圖1係本發明之包含穿隧場效電晶體之積體電路之一實施形態之構造剖面圖。
圖2係表示穿隧場效電晶體之動作說明用之頻帶構造之一例的圖。
圖3(A)係本發明之包含穿隧場效電晶體之積體電路之製造方法之一實施形態的各步驟之元件構造剖面圖(其1-1)。
圖3(B)係本發明之包含穿隧場效電晶體之積體電路之製造方法之一實施形態的各步驟之元件構造剖面圖(其1-2)。
圖3(C)係本發明之包含穿隧場效電晶體之積體電路之製造方法之一實施形態的各步驟之元件構造剖面圖(其1-3)。
圖3(D)係本發明之包含穿隧場效電晶體之積體電路之製造方法之一實施形態的各步驟之元件構造剖面圖(其1-4)。
圖4(A)係本發明之包含穿隧場效電晶體之積體電路之製造方法之一實施形態的各步驟之元件構造剖面圖(其2-1)。
圖4(B)係本發明之包含穿隧場效電晶體之積體電路之製造方法之一實施形態的各步驟之元件構造剖面圖(其2-2)。
圖5(A)係本發明之包含穿隧場效電晶體之積體電路之製造方法之一實施形態的各步驟之元件構造剖面圖(其3-1)。
圖5(B)係本發明之包含穿隧場效電晶體之積體電路之製造方法之一實施形態的各步驟之元件構造剖面圖(其3-2)。
圖5(C)係本發明之包含穿隧場效電晶體之積體電路之製造方法之一實施形態的各步驟之元件構造剖面圖(其3-3)。
圖6(A)係矽化鈦(TiSi)膜之深度等之其他例之說明用剖面圖(1)。
圖6(B)係矽化鈦(TiSi)膜之深度等之其他例之說明用剖面圖(2)。
圖7係用於獲得本發明之一實施形態之模擬結果的電路圖。
圖8係表示圖7之模擬結果之閘極電壓對汲極電流特性圖。
圖9係表示應用本發明之NAND電路之一例之構成的圖。
圖10係更具體顯示圖9所示之NAND電路之構成圖。
圖11係表示應用本發明之反相器電路之一例之構成的圖。
接著，參照圖式，就本發明之實施形態進行說明。
圖1係表示本發明之包含穿隧場效電晶體之積體電路之一實施形態之構造剖面圖。該圖所示之本實施形態之包含穿隧場效電晶體之積體電路為如下構成：形成於一個活性區域之同一極性之第1穿隧場效電晶體10a與第2穿隧場效電晶體10b係藉由金屬半導體合金膜之一例之矽化鈦(TiSi)膜22而電性連接。
另，於本說明書中，所謂「同一極性」，係表示P型電晶體及N型電晶體任一者之電晶體動作特性於2個穿隧場效電晶體間相同。
穿隧場效電晶體(以下，亦稱為TFET)10a及10b係利用晶圓形成，該晶圓為如下構造：於矽單晶層即Si支持基板11之表面，積層有絕緣膜即BOX(Buried Oxide：埋藏氧化物)層12、與形成半導體層之矽單晶(SOI：Silicon-On-Insulator：絕緣體上矽)層13。第1TFET10a係於晶圓內分離對向地形成N+區域16a及P+區域18a，且於其等之間之晶圓表面上，介隔閘極絕緣膜14a而形成有閘極電極15a之構造。另一方面，第2TFET10b係於晶圓內分離向地形成N+區域16b及P+區域18b，且於其等之間之晶圓表面上，介隔閘極絕緣膜14b而形成有閘極電極15b之構造。
進而，第1TFET10a與第2TFET10b為同一極性，鄰接之第1TFET10a之P+區域18a與第2TFET10b之N+區域16b係一者為源極區域 時，另一者為汲極區域，其等係藉由TiSi膜22而電性連接。
此處，參照圖2之表示頻帶構造之圖，就上述TFET10a及10b為同一極性，且例如均作為N型電晶體動作之情形進行說明。於兩者作為N型電晶體動作之情形時，P+區域18a及18b係作為源極區域動作，N+區域16a及16b係作為汲極區域動作。即，當對閘極電極15a及15b施加正的閘極電壓時，如圖2所示傳導體自I向II變化，且價電子帶自III向IV變化而障壁之高度下降，並如箭頭101所示利用穿隧效應，自P型源極區域向穿隧區域輸送電子102，而成為汲極電流。
於使TFET10a及10b作為P型電晶體動作之情形時，與上述相反，當P+區域18a及18b係作為汲極區域動作，N+區域16a及16b係作為源極區域動作，對閘極電極15a及15b施加負的閘極電壓時，利用穿隧效應，自N型源極區域向P型汲極區域方向輸送電洞，而成為汲極電流。另，為便於說明，雖已就使TFET作為N型電晶體動作時施加正的閘極電壓，使TFET作為P型電晶體動作時施加負的閘極電壓進行說明，但在實際電路中，可於源極電壓較低(汲極電壓較高)時，使TFET作為N型電晶體動作，於源極電壓較高(汲極電壓較低)時，使TFET作為P型電晶體動作，可不限於閘極電壓之正負來選擇P型/N型電晶體動作。
返回圖1進行說明。本實施形態之包含穿隧場效電晶體之積體電路，其形成於SOI基板之1個活性區域之第1TFET10a之P+區域18a、與第2TFET10b之N+區域16b，係藉由於包含兩者鄰接之邊界部分之P+區域18a與N+區域16b之一部分區域範圍(具體而言，為形成有P+區域18a與N+區域16b之區域中之側壁20a及20b之間之位置的基板表面區域)，並且以較P+區域18a與N+區域16b之深度更深之深度形成的TiSi膜22連接，而實現TFET10a及10b之電性連接。
根據本實施形態，由於2個TFET10a及10b以同一極性形成於1個 活性區域且以P+區域18a與N+區域16b鄰接之方式形成，鄰接之P+區域18a與N+區域16b係藉由TiSi膜22電性連接，故與利用以跨越2個活性區域之間之方式配設之金屬配線，電性連接2個TFET之構成相比，所必要之面積減小而有助於成本降低，且可減少配線所形成之寄生電容/寄生電阻而亦可謀求高性能化。另，TiSi膜22其深度於圖1所示之例中，形成為較鄰接之P+區域18a與N+區域16b各者之深度更深。此係為了藉由使TiSi膜22介存於P+區域18a與N+區域16b之間，從而有效防止於PN接合間流動之不期望之洩漏電流之產生。
接著，就本發明之包含穿隧場效電晶體之積體電路之製造方法之一實施形態進行說明。
圖3至圖5表示本發明之包含穿隧場效電晶體之積體電路之製造方法之一實施形態的各步驟之元件之構造剖面圖。另，對與圖1相同之構造部分標註相同之符號。首先，如圖3(A)所示，準備於Si支持基板11之表面積層有厚度為145nm之BOX層12、與厚度為50nm之P型之濃度1×1015cm-3之SOI層13的構造之晶圓(以下，亦稱為SOI基板)。該SOI基板之整體厚度為例如525μm。
接著，於用例如氫氟酸洗淨上述SOI基板之表面後，於氧氣氛下進行加熱，以形成厚度為1.0nm左右之二氧化矽(SiO2)層。進而於其上以原子層沉積法(Atomic Layer Deposition；ALD)沉積HfO2膜，而如圖3(B)所示，整體形成包含該等2種氧化膜之絕緣膜14。
接著，於應用例如濺鍍法在絕緣膜14上沉積10nm左右之氮化鉭(TaN)膜後，於其上沉積50nm左右之多晶矽膜，而如圖3(C)所示形成2層型之所謂MIPS(Metal Inserted Poly Silicon：金屬插入式多晶矽疊層)型電極膜15。
接著，利用例如膜厚1μm左右之抗蝕劑膜與i步進機，劃定閘極製作位置，將除此以外之絕緣膜14及電極膜15之無用部分利用反應性 離子蝕刻(Reactive Ion Etching；RIE)去除，而如圖3(D)所示，於形成第1電晶體用之閘極絕緣膜14a及閘極電極15a之積層部分之同時，形成第2電晶體用之閘極絕緣膜14b及閘極電極15b之積層部分。
其後，如圖4(A)所示，於利用抗蝕劑膜17及i步進機將元件表面上之形成N+區域之活性區域以外作為保護膜覆蓋之狀態下，將作為N型雜質之一例之砷(As+)自上方離子注入至活性區域而形成N+區域16a及16b。作為As+之離子注入條件，可設想例如加速能量5keV、劑量2×1015cm-2左右。於As+離子注入後，抗蝕劑膜17係藉由於進行灰化製程後，進行SPM洗淨(使用硫酸/過氧化氫混合液進行之洗淨)而去除。
接著，如圖4(B)所示，於利用抗蝕劑膜19及i步進機將元件表面上之形成P+區域之活性區域以外作為保護膜覆蓋之狀態下，將作為P型雜質之一例之二氟化硼(BF2 +)自上方離子注入至活性區域而形成P+區域18a及18b。作為離子注入條件，可設想例如加速能量5keV、劑量2×1015cm-2左右。於離子注入後，抗蝕劑膜19係藉由於進行灰化製程後，進行SPM洗淨(使用硫酸/過氧化氫混合液進行之洗淨)而去除。
接著，如圖5(A)所示，為分別確保N+區域16a及P+區域18a與閘極電極15a之間的絕緣，以及N+區域16b及P+區域18b與閘極電極15b之間的絕緣，於已自圖4(B)所示之剖面構造去除抗蝕劑膜19後之元件表面上，形成側壁20a及20b。作為側壁20a及20b之形成方法，有利用例如化學汽相沈積(Chemical Vapor Deposition：CVD)法，於元件表面上沉積20nm左右之二氧化矽(SiO2)，並利用RIE法以同等厚度量將其蝕刻而形成之方法。
接著，如圖5(B)所示，於圖5(A)所示之元件表面，應用例如濺鍍法沉積50nm左右之鈦(Ti)而形成Ti膜21。最後，如圖5(C)所示，於未受側壁20a及20b保護之N+區域16a及16b與P+區域18a及18b之部分，形 成金屬半導體合金膜之一例即矽化鈦(TiSi)膜22，且去除Ti膜21之無用部分。
作為形成上述TiSi膜22之方法，有藉由於氮氣氛下，以500℃將形成有例如圖5(B)所示之Ti膜21之元件加熱1分鐘左右，而使Ti膜21與SOI層13之矽部發生反應之方法。於該方法中，若將加熱時間設定在5分鐘左右，則TiSi膜22之深度將到達BOX層12，從而可製作更好之構造。側壁20a及20b上之Ti膜21之未反應部分將於此後去除。去除係例如藉由使用鹽酸進行蝕刻而實現。另，於閘極電極15a及15b為多晶矽之情形時，雖於上述加熱步驟中，其等會與Ti發生反應，而亦於閘極電極形成矽化鈦，但實用上沒有問題。
如此，如圖5(C)所示，進行包含與已參照圖1說明之構造相同，鄰接之第1TFET10a之P+區域18a與第2TFET10b之N+區域16b藉由TiSi膜22電性連接之2個TFET的積體電路之製造。又，於如此製造之積體電路中，由於可利用SOI層13(半導體層)中之矽形成用於電性連接之TiSi膜22，故可期待成本之進一步降低等。
另，TiSi膜22之深度係於使用如SOI基板之絕緣膜上半導體基板時，期望如圖1及圖5(C)所示般，到達BOX層12之表面。又，如圖6(B)所示，於使用並非絕緣膜上半導體基板之所謂塊狀基板24之情形時，期望所形成之TiSi膜係如圖6(B)中之25所示般，形成至較N+區域16a及16b與P+區域18a及18b之深度更深之位置。此等係為了使TiSi膜22介存於P+區域18a與N+區域16b之間，從而有效防止於PN接合流動之不期望之洩漏電流之產生。但，即便如圖6(A)中之23所示，TiSi膜為僅到達較N+區域16a及16b與P+區域18a及18b之深度更淺之位置的深度，亦可發揮電性連接此期望之作用。又，關於塊狀基板24，即便於P+區域18a與N+區域16b之間於深層側形成PN接合，由於上述深層側之離子注入濃度低於P+區域18a、N+區域16b及表層側，而上述PN接 合之耗盡層區域容易擴大，因此仍容易抑制上述洩漏電流之產生，若使TiSi膜形成至上述深層，反而會產生成本高漲之缺點。
接著，就本實施形態之模擬結果進行說明。
圖7表示用於獲得本實施形態之模擬結果之電路圖。於該圖中，第1TFET31a具有閘極電極32a、N+區域33a及P+區域34a；第2TFET31b具有閘極電極32b、N+區域33b及P+區域34b。進而，自該等N+區域33a及33b、與P+區域34a及34b之上部遍及特定深度，如於圖7標註陰影線而示意性所示，形成有如圖1及圖5(C)所示之金屬半導體合金膜之一例之TiSi膜35。又，第1TFET31a之P+區域34a、第2TFET31b之N+區域33b係藉由TiSi膜35而電性連接，TFET31a及31b電性連接。
此處，藉由使2個TFET31a及31b作為P型電晶體動作，對閘極電極32a施加負的閘極電壓VG1，對閘極電極32b施加負的閘極電壓VG2，進而對TiSi膜35施加負的汲極電壓VD。此處，若於VG1=VG2、VD=-2.0V之條件下，使閘極電壓VG1及VG2分別自0V向負方向逐漸變大，則可獲得如圖8所示之閘極電壓對汲極電流之模擬結果。
根據該模擬結果，於閘極電壓VG1及VG2均向負方向超過-2.3V左右時，2個TFET31a及31b導通，而汲極電流流動。換言之，確認於TFET31a及31b之導通時，P+區域34a及34b作為汲極區域動作，N+區域33a及33b作為源極區域動作，利用穿隧效應，汲極電流自N型源極區域向P型汲極區域方向流動。亦即，確認2個TFET31a及31b已電性連接。倘若P+區域34a與N+區域33b未藉由TiSi膜35電性連接，則2個TFET31a及31b不導通，汲極電流不流動。
另，本發明並非限定於以上實施形態，例如本實施形態之電性連接之TFET亦可藉由對閘極電極施加正的閘極電壓(或藉由降低源極電壓，提高汲極電壓)而作為N型電晶體動作。又，同樣，亦可電性連接3個以上之TFET。進而，矽化鈦膜22、35為金屬半導體合金膜之 例，其材料亦可為其他例。例如，作為穿隧材料(半導體層形成材料)，可使用矽、鍺、III-V族半導體等，於上述穿隧材料為矽之情形時，除了Ti以外，還可使用與鎳(Ni)、鈷(Co)、鉑(Pt)、鎢(W)、鉬(Mo)、鉭(Ta)等之矽化物。又，於上述穿隧材料為鍺之情形時，可使用與Ni或Ti之鍺合金，再者於上述穿隧材料為III-V族半導體之情形時，可使用與Ni等之III-V族半導體合金。
(應用例)
本發明中，由於可以金屬半導體合金電性連接2個TFET之鄰接之導電型互不相同之源極區域與汲極區域，故可應用於各種邏輯電路。圖9表示應用本發明之NAND電路之一例之構成。於圖9中，符號41係2個TFET之並聯電路，符號42係其他2個TFET之串聯電路，符號43及44係閘極電極。又，於圖9中，於以「P」表示之P區域及以「N」表示之N區域之上部，形成有如實施形態所說明之特定深度之金屬半導體合金(未圖示)。進而，汲極電壓VDD設定為高電壓，源極電壓VSS設定為低電壓，構成並聯電路41之2個TFET作為P型TEFT動作，構成串聯電路42之2個TFET作為N型TFET動作。
圖10係更具體地顯示圖9所示之NAND電路之構成圖。該圖中，對與圖9相同之構成部分標註相同之符號。於圖10中，於並聯電路41中，成為第1TFET51及第2TFET52之源極區域的N區域彼此連接，成為汲極區域之P區域彼此連接，且連接於輸出端子。對第1TFET51之閘極電極施加輸入電壓A，對第2TFET52之閘極電極施加輸入電壓B。又，對TFET51及52之各N區域施加高電壓之電源電壓VDD，對TFET51及52之各P區域，通過串聯電路42，施加有低於VDD之電源電壓VSS。藉此，構成並聯電路41之TFET51及52由於源極側之電壓VDD高於汲極側之電壓，故而分別作為P型之TFET動作。
另一方面，於圖10中，於串聯電路42中，成為第3TFET53之源極 區域之P區域，與成為第4TFET54之汲極區域之N區域係如上述實施例，藉由金屬半導體合金而電性連接。第3TFET53其成為汲極區域之N區域係如上述實施例，藉由金屬半導體合金而電性連接於上述TFET51及52之各P區域，且連接於輸出端子，對閘極電極施加輸入電壓B。第4TFET54對成為源極區域之P區域施加較VDD更低電壓之電源電壓VSS作為源極電壓；對閘極電極施加輸入電壓A。藉此，構成串聯電路42之TFET53及54由於施加至TFET53之N區域之汲極側之電壓一方高於TFET54之源極側之電壓VSS，而分別作為N型TFET動作。
如此，雖第1TFET51與第4TFET54共同具有施加輸入電壓A之共通的閘極電極(圖9之43)，但第1TFET51係作為P型之TFET動作，第4TFET54係作為N型之TFET動作。另一方面，雖第2TFET52與第3TFET53共同具有施加輸入電壓B之共通的閘極電極(圖9之44)，但第2TFET52係作為P型之TFET動作，第3TFET53係作為N型之TFET動作。
圖11表示應用本發明之反相器電路之一例之構成。圖11所示之反相器電路包含：具有N區域61、P區域62及閘極電極65之第1TFET；與具有N區域63、P區域64及閘極電極65之第2TFET；且至少於鄰接之P區域62及N區域63之上部，共通地形成如實施形態所說明之特定深度之金屬半導體合金(未圖示)，而電性連接P區域62及N區域63。
此處，施加至N區域61之電源電壓VDD設定成高於施加至P區域64之電源電壓VSS。因此，雖第1TFET與第2TFET係閘極電極65共通，但第1TFET係作為將N區域61設為源極區域、將P區域設為汲極區域之P型TFET動作，第2TFET係作為將N區域63設為汲極區域、將P區域64設為源極區域之N型TFET動作。藉此，施加至共通設置有閘極電極65之2個TFET之閘極的輸入電壓VIN其極性反轉，而自共通形成於P區域62及N區域63之上部之金屬半導體合金(未圖示)作為輸出電壓VOUT輸 出。
10a‧‧‧穿隧場效電晶體
10b‧‧‧穿隧場效電晶體
11‧‧‧Si支持基板
12‧‧‧BOX層
13‧‧‧SOI層
14a‧‧‧閘極絕緣膜
14b‧‧‧閘極絕緣膜
15a‧‧‧閘極電極
15b‧‧‧閘極電極
16a‧‧‧N+區域
16b‧‧‧N+區域
18a‧‧‧P+區域
18b‧‧‧P+區域
20a‧‧‧側壁
20b‧‧‧側壁
22‧‧‧矽化鈦(TiSi)膜

Claims (6)

  1. 一種包含穿隧場效電晶體之積體電路，其特徵在於：第1P型區域及第1N型區域之一者作為源極區域動作、另一者作為汲極區域動作之第1穿隧場效電晶體，與第2P型區域及第2N型區域之一者作為源極區域動作、另一者作為汲極區域動作之第2穿隧場效電晶體係以同一極性形成於一個活性區域，且以上述第1P型區域與上述第2N型區域鄰接之方式形成，鄰接之上述第1P型區域與上述第2N型區域係藉由金屬半導體合金膜而電性連接。
  2. 如請求項1之包含穿隧場效電晶體之積體電路，其中上述金屬半導體合金膜係以橋接分別自半導體層之表面以固定之形成深度形成，且對向配置之上述第1P型區域與上述第2N型區域之間的方式形成，並且自上述半導體層之表面位置，形成至與上述第1P型區域及上述第2N型區域之上述形成深度相同或更深之深度。
  3. 如請求項1之包含穿隧場效電晶體之積體電路，其中上述金屬半導體合金膜係以橋接分別自半導體層之表面以固定形成深度形成，且對向配置之上述第1P型區域與上述第2N型區域之間的方式形成，並且自上述半導體層之表面位置，形成至較上述第1P型區域及上述第2N型區域之上述形成深度更淺之深度。
  4. 一種包含穿隧場效電晶體之積體電路之製造方法，其特徵在於包含如下步驟：閘極電極形成步驟，其係於共通之半導體層上，於相互分離之位置，形成將第1閘極電極積層於第1絕緣膜上之第1積層構造、及將第2閘極電極積層於第2絕緣膜上之第2積層構造；離子注入步驟，其係於上述第1積層構造與上述第2積層構造 之間之上述半導體層之表面，鄰接上述第1積層構造地，藉由P型雜質之離子注入形成第1P型區域；鄰接上述第2積層構造地，藉由N型雜質之離子注入形成第2N型區域；鄰接上述第1積層構造地，藉由上述N型雜質之離子注入，於上述第1P型區域之相反側之位置的上述半導體層之表面，形成第1N型區域；鄰接上述第2積層構造地，藉由上述P型雜質之離子注入，於上述第2N型區域之相反側之位置的上述半導體層之表面，形成第2P型區域；且以上述第1P型區域與上述第2N型區域鄰接之方式，形成上述第1P型區域、上述第2P型區域、上述第1N型區域、及上述第2N型區域；側壁形成步驟，其係於上述半導體層上之上述第1積層構造之兩側面形成第1側壁，且於上述半導體層上之上述第2積層構造之兩側面形成第2側壁；及金屬半導體合金膜形成步驟，其係於上述第1側壁與上述第2側壁之間之上述半導體層上形成金屬膜，加熱該金屬膜，使其與上述半導體層發生反應，而形成金屬半導體合金膜。
  5. 如請求項4之包含穿隧場效電晶體之積體電路之製造方法，其中上述金屬半導體合金膜形成步驟係如下步驟：以橋接分別自上述半導體層之表面以固定形成深度形成，且對向配置之上述第1P型區域與上述第2N型區域之間之方式，形成上述金屬半導體合金膜，並且將上述金屬半導體合金膜自上述半導體層之表面位置，形成至與上述第1P型區域及上述第2N型區域之上述形成深度相同或較其更深之深度。
  6. 如請求項4之包含穿隧場效電晶體之積體電路之製造方法，其中上述金屬半導體合金膜形成步驟係如下步驟：以橋接分別自上述半導體層之表面以固定形成深度形成，且對向配置之上述第 1P型區域與上述第2N型區域之間之方式，形成上述金屬半導體合金膜，並且將上述金屬半導體合金膜自上述半導體層之表面位置，形成至較上述第1P型區域及上述第2N型區域之上述形成深度更淺之深度。
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