CN106104789A - 采用隧道场效应晶体管的集成电路及其制造方法 - Google Patents

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Abstract

本发明提供一种采用隧道场效应晶体管的集成电路及其制造方法，减少形成将两个隧道场效应晶体管电连接的电路所需要的面积及成本，并且还减少寄生电容、寄生电阻。作为解决方案，采用隧道场效应晶体管的集成电路的特征在于，在一个活性区域以同一极性形成有第一隧道场效应晶体管和第二隧道场效应晶体管，所述第一隧道场效应晶体管的第一P型区域及第一N型区域中的一者作为源极区域、另一者作为漏极区域工作，所述第二隧道场效应晶体管的第二P型区域及第二N型区域中的一者作为源极区域、另一者作为漏极区域工作，并且所述第一P型区域与所述第二N型区域相邻，相邻的所述第一P型区域与所述第二N型区域利用金属半导体合金膜电连接。

Description

采用隧道场效应晶体管的集成电路及其制造方法
技术领域
本发明涉及一种采用隧道场效应晶体管的集成电路及其制造方法，尤其涉及一种利用由栅极电压控制隧道电流从而工作的电子的隧道效应的采用隧道场效应晶体管的集成电路及其制造方法。
背景技术
相比当前作为半导体集成电路的基本元件所使用的场效应晶体管，隧道场效应晶体管具有能够以低电压工作的特点。使隧道场效应晶体管作为半导体集成电路的基本元件，能够降低半导体集成电路的消耗功率。关于该隧道场效应晶体管，在例如非专利文献1中有所公开。
但是，关于使用现有的场效应晶体管的集成电路，在连接多个同一沟道的场效应晶体管的情况下，能够通过在一个活性区域中配置多个场效应晶体管的各栅极来实现(例如，参照非专利文献2)。即，在例如连接两个同一沟道的MOS型场效应晶体管的情况下，一者场效应晶体管的作为源极区域的活性区域与另一者场效应晶体管的作为漏极区域的活性区域相邻，它们是同一导电型(P型或N型)的扩散层，因此能将它们共用，但是各栅极分别配置。由此，所需要的面积也减小，连带着成本减少，而且由布线导致的寄生电容、寄生电阻也被减少，从而还能实现高性能化。
此外，在本说明书中，“活性区域”是指，在晶片上无形成物的状态下，从晶片上表面观察时，半导体露出在正面的区域。在活性区域形成器件。还有时在活性区域连结制作多个器件。
【现有技术文献】
【非专利文献】
非专利文献1：W.Y.Choi et al.,“Tunneling Field-Effect Transistors(TFETs)with Subthreshold Swing(SS)Less Than 60mV/dec”,IEEE Electron DeviceLetters Vol.28,p.743(2007)
非专利文献2：富泽孝、松山泰男监译，《CMOC VLSI设计的原理-系统视点》(CMOCVLSI設計的原理-システム的視点から)，丸善株式会社
发明内容
【技术问题】
但是，在使用隧道场效应晶体管的集成电路中，由于隧道场效应晶体管的源极区域与漏极区域的导电型不同，因此利用与连接多个现有的场效应晶体管的方法相同的方法，在相邻的源极区域与漏极区域之间形成PN结(耗尽层形成的绝缘区域)，无法使它们电连接。单纯地，在一个活性区域中设置相邻的两个隧道场效应晶体管中的一个，利用跨越这些活性区域之间而配置的金属布线，将一方隧道场效应晶体管的漏极区域与另一者隧道场效应晶体管的源极区域连接，从而能够实现电连接。但是，该情况下，电路形成所需要的面积增加，因此成本増大，而且布线长度也增加，从而寄生电容増加，因此存在集成电路的工作速度减缓的问题。
本发明鉴于以上的问题，目的在于提供一种减小电连接电路的形成所需要的面积及成本并且还减小寄生电容、寄生电阻的采用隧道场效应晶体管的集成电路及其制造方法。
【解决问题的方案】
用于解决所述课题的方案如下所述，即，
＜1＞一种采用隧道场效应晶体管的集成电路，在一个活性区域以同一极性形成有第一隧道场效应晶体管和第二隧道场效应晶体管，所述第一隧道场效应晶体管的第一P型区域及第一N型区域中的一者作为源极区域、另一者作为漏极区域工作，所述第二隧道场效应晶体管的第二P型区域及第二N型区域中的一者作为源极区域、另一者作为漏极区域工作，并且所述第一P型区域与所述第二N型区域相邻，相邻的所述第一P型区域与所述第二N型区域利用金属半导体合金膜电连接，。
＜2＞所述＜1＞所述的采用隧道场效应晶体管的集成电路中，所述金属半导体合金膜架设在分别从半导体层的正面以固定的形成深度形成且对置地配置的所述第一P型区域与所述第二N型区域之间，并且，所述金属半导体合金膜从所述半导体层的正面位置形成至与所述第一P型区域及所述第二N型区域的所述形成深度相同或更深的深度。
＜3＞所述＜1＞所述的采用隧道场效应晶体管的集成电路中，所述金属半导体合金膜架设在分别从半导体层的正面以固定的形成深度形成且对置地配置的所述第一P型区域与所述第二N型区域之间，并且，所述金属半导体合金膜从所述半导体层的正面位置形成至比所述第一P型区域及所述第二N型区域的所述形成深度更浅的深度。
＜4＞一种采用隧道场效应晶体管的集成电路的制造方法，包括以下工序：
栅极形成工序，在共用的半导体层上，在相互隔开的位置上形成第一层叠结构和第二层叠结构，所述第一层叠结构在第一绝缘膜之上层叠有第一栅极，所述第二层叠结构在第二绝缘膜之上层叠有第二栅极；
离子注入工序，在所述第一层叠结构与所述第二层叠结构之间的所述半导体层的正面，通过P型杂质的离子注入以与所述第一层叠结构相邻的方式形成第一P型区域，通过N型杂质的离子注入以与所述第二层叠结构相邻的方式形成第二N型区域，在所述第一P型区域的相反侧位置的所述半导体层的正面，通过所述N型杂质的离子注入以与所述第一层叠结构相邻的方式形成第一N型区域，在所述第二N型区域的相反侧位置的所述半导体层的正面，通过所述P型杂质的离子注入以与所述第二层叠结构相邻的方式形成第二P型区域，并且以所述第一P型区域与所述第二N型区域相邻的方式形成所述第一P型区域、所述第二P型区域、所述第一N型区域及所述第二N型区域；
侧壁形成工序，在所述半导体层上的所述第一层叠结构的两侧面形成第一侧壁，并且在所述半导体层上的所述第二层叠结构的两侧面形成第二侧壁；以及
金属半导体合金膜形成工序，在所述第一侧壁与所述第二侧壁之间的所述半导体层上形成金属膜，加热该金属膜，使该金属膜与所述半导体层反应，从而形成金属半导体合金膜。
＜5＞所述＜4＞所述的采用隧道场效应晶体管的集成电路的制造方法中，在所述金属半导体合金膜形成工序中，以架设分别从所述半导体层的正面以固定的形成深度形成且对置地配置的所述第一P型区域与所述第二N型区域之间的方式形成所述金属半导体合金膜，并且将所述金属半导体合金膜从所述半导体层的正面位置形成至与所述第一P型区域及所述第二N型区域的所述形成深度相同或更深的深度。
＜6＞所述＜4＞所述的采用隧道场效应晶体管的集成电路的制造方法中，在所述金属半导体合金膜形成工序中，以架设在分别从所述半导体层的正面以固定的形成深度形成且对置地配置的所述第一P型区域与所述第二N型区域之间的方式形成所述金属半导体合金膜，并且将所述金属半导体合金膜的从所述半导体层的正面位置形成至比所述第一P型区域及所述第二N型区域的所述形成深度更浅的深度。
【发明效果】
根据本发明，利用跨越两个活性区域之间配置的金属布线，相比将一者隧道场效应晶体管的漏极区域与另一者隧道场效应晶体管的源极区域连接的结构，所需要的面积减小，连带着成本减少，而且还能减少由布线导致的寄生电容、寄生电阻。
附图说明
图1是本发明的采用隧道场效应晶体管的集成电路的一种实施方式的剖视结构图。
图2是表示用于说明隧道场效应晶体管的工作的带结构的一例的图。
图3(A)是本发明的采用隧道场效应晶体管的集成电路的制造方法的一种实施方式的各工序的元件结构剖视图(1-1)。
图3(B)是本发明的采用隧道场效应晶体管的集成电路的制造方法的一种实施方式的各工序的元件结构剖视图(1-2)。
图3(C)是本发明的采用隧道场效应晶体管的集成电路的制造方法的一种实施方式的各工序的元件结构剖视图(1-3)。
图3(D)是本发明的采用隧道场效应晶体管的集成电路的制造方法的一种实施方式的各工序的元件结构剖视图(1-4)。
图4(A)是本发明的采用隧道场效应晶体管的集成电路的制造方法的一种实施方式的各工序的元件结构剖视图(2-1)。
图4(B)是本发明的采用隧道场效应晶体管的集成电路的制造方法的一种实施方式的各工序的元件结构剖视图(2-2)。
图5(A)是本发明的采用隧道场效应晶体管的集成电路的制造方法的一种实施方式的各工序的元件结构剖视图(3-1)。
图5(B)是本发明的采用隧道场效应晶体管的集成电路的制造方法的一种实施方式的各工序的元件结构剖视图(3-2)。
图5(C)是本发明的采用隧道场效应晶体管的集成电路的制造方法的一种实施方式的各工序的元件结构剖视图(3-3)。
图6(A)是硅化钛膜的深度等其他例子的说明用剖视图(1)。
图6(B)是硅化钛膜的深度等其他例子的说明用剖视图(2)。
图7是用于得到本发明的一种实施方式的模拟结果的电路图。
图8是表示图7的模拟结果的栅极电压对漏极电流特性图。
图9是表示适用本发明的NAND电路的一例的结构的图。
图10是进一步具体表示图9所示NAND电路的结构图。
图11是表示适用本发明的倒相电路的一例的结构的图。
具体实施方式
接着，参照附图说明本发明的实施方式。
图1表示本发明的采用隧道场效应晶体管的集成电路的一种实施方式的剖视结构图。该图所示本实施方式的采用隧道场效应晶体管的集成电路是以下结构，即，形成于一个活性区域的同一极性的第一隧道场效应晶体管10a和第二隧道场效应晶体管10b利用作为金属半导体合金膜的一例的硅化钛(TiSi)膜22电连接。
此外，本说明书中，所谓“同一极性”，表示作为P型晶体管及N型晶体管中的任一型的晶体管的工作特性在两个隧道场效应晶体管间相同。
隧道场效应晶体管(以下，也称作TFET)10a及10b使用以下结构的晶片形成，该结构为，在作为单晶硅层的Si支撑基板11的正面，层叠有作为绝缘膜的掩埋氧化物(BOX：Buried Oxide)层12和形成半导体层的单晶硅(SOI：Silicon-On-Insulator)层13。第一隧道场效应晶体管10a是以下结构，即，N+区域16a及P+区域18a在晶片内隔开并对置地形成，并且在它们之间的晶片正面上隔着栅极绝缘膜14a形成有栅极15a。另外，第二隧道场效应晶体管10b是以下结构，即，N+区域16b及P+区域18b在晶片内对置地隔开形成，并且在它们之间的晶片正面上隔着栅极绝缘膜14b形成有栅极15b。
进而，第一隧道场效应晶体管10a与第二隧道场效应晶体管10b为同一极性，就相邻的第一隧道场效应晶体管10a的P+区域18a与第二隧道场效应晶体管10b的N+区域16b而言，一者为源极区域时，另一者为漏极区域，它们利用硅化钛膜22电连接。
在此，关于所述的隧道场效应晶体管10a及10b为同一极性，例如均作为N型晶体管工作的情况下，结合图2的表示带结构的图进行说明。在作为N型晶体管工作的情况下，P+区域18a及18b作为源极区域工作，N+区域16a及16b作为漏极区域工作。即，对栅极15a及15b施加正的栅极电压时，如图2所示，传导体从I向II变化，并且价带从III向IV变化，势垒的高度下降。如箭头101所示，由于隧道效应，电子102从P型的源极区域向沟道区域输送，成为漏极电流。
在使隧道场效应晶体管10a及10b作为P型晶体管工作的情况下，与所述情况相反，使P+区域18a及18b作为漏极区域工作，使N+区域16a及16b作为源极区域工作，对栅极15a及15b施加负的栅极电压，则因隧道效应空穴从N型源极区域向P型漏极区域方向输送，成为漏极电流。此外，为了便于说明，描述了在使隧道场效应晶体管作为N型晶体管工作时施加正的栅极电压，在使隧道场效应晶体管作为P型晶体管工作时施加负的栅极电压，但是在实际的电路中，能够在源极电压低(漏极电压高)时作为N型晶体管工作，在源极电压高(漏极电压低)时作为P型晶体管工作，与栅极电压的正负无关而能够选择P型、N型的晶体管工作。
返回图1进行说明。本实施方式的采用隧道场效应晶体管的集成电路中，形成于单晶硅基板的一个活性区域的第一隧道场效应晶体管10a的P+区域18a和第二隧道场效应晶体管10b的N+区域16b，在包括这些晶体管相邻的边界部分的P+区域18a和N+区域16b的一部分区域范围(具体为，形成有P+区域18a和N+区域16b的区域中、位于侧壁20a及20b之间位置的基板正面区域)内，由深度比P+区域18a和N+区域16b的深度还深的硅化钛膜22连接，从而实现了隧道场效应晶体管10a及10b的电连接。
根据本实施方式，两个隧道场效应晶体管10a及10b以同一极性形成于一个活性区域，并且P+区域18a和N+区域16b相邻，相邻的P+区域18a和N+区域16b由硅化钛膜22电连接，因此利用跨越两个活性区域之间配置的金属布线，相比将两个隧道场效应晶体管电连接的结构，所需要的面积小，连带着成本减少，而且减少了布线导致的寄生电容、寄生电阻，从而还能实现高性能化。此外，关于硅化钛膜22的深度，图1所示的例子中，比相邻的P+区域18a和N+区域16b各自的深度深。这是因为，通过使硅化钛膜22介于P+区域18a和N+区域16b之间，能够有效防止发生在PN结间流动的意图之外的漏电流。
接着，说明本发明的采用隧道场效应晶体管的集成电路的制造方法的一种实施方式。
图3～图5表示本发明的采用隧道场效应晶体管的集成电路的制造方法的一种实施方式的各工序的元件的剖视结构图。此外，对于与图1相同的结构部分附加了同一附图标记。首先，如图3(A)所示，准备如下的晶片(以下，也称作单晶硅基板)：具体结构为，在Si支撑基板11的正面，层叠有厚度为145nm的掩埋氧化物层12和厚度为50nm的P型的浓度1×1015cm-3的单晶硅层13。该单晶硅基板的整体厚度例如为525μm。
然后，将所述单晶硅基板的正面由例如氟酸清洗，然后在氧气氛下加热，形成厚度为1.0nm左右的二氧化硅(SiO2)层。进而在其上利用原子层堆积(Atomic LayerDepositioN；ALD)堆积HfO2膜，如图3(B)所示，整体上形成由它们两种氧化膜构成的绝缘膜14。
接着，例如适用溅射法，在绝缘膜14上堆积10nm左右氮化钽(TaN)膜，然后在其上堆积50nm左右聚硅膜，如图3(C)所示，形成两层型的所谓MIPS(Metal INserted PolySilicon)型电极膜15。
接着，利用例如膜厚为1μm左右的抗蚀膜和i步进曝光装置，划分栅极生成位置，将之外的绝缘膜14及电极膜15的不要部分由反应性离子蚀刻(Reactive Ion Etching；RIE)去除，如图3(D)所示，形成第一晶体管用的栅极绝缘膜14a及栅极15a的层叠部分，同时形成第二晶体管用的栅极绝缘膜14b及栅极15b的层叠部分。
接着，如图4(A)所示，利用抗蚀膜17及i步进曝光装置，在由保护膜覆盖元件正面上的形成N+区域的活性区域以外的状态下，作为N型杂质的一例，将砷(As+)从上方向活性区域进行离子注入，从而形成N+区域16a及16b。作为As+的离子注入条件，例如加速能量5keV、剂量2×1015cm-2左右。在注入As+离子后，抗蚀膜17在进行灰化过程之后，进行SPM清洗(利用硫酸、过氧化氢混合液进行清洗)从而被去除。
接着，如图4(B)所示，利用抗蚀膜19及i步进曝光装置，在由保护膜覆盖元件正面上的形成P+区域的活性区域以外的状态下，作为P型杂质的一例，将二氟化硼(BF2 +)从上方向活性区域进行离子注入，从而形成P+区域18a及18b。作为离子注入条件，例如加速能量5keV、剂量2×1015cm-2左右。离子注入后，抗蚀膜19在进行灰化过程之后，进行SPM清洗(利用硫酸、过氧化氢混合液进行清洗)从而被去除。
接着，如图5(A)所示，为了分别确保N+区域16a及P+区域18a与栅极15a之间的绝缘、以及N+区域16b及P+区域18b与栅极15b之间的绝缘，在由图4(B)所示剖面结构中去除抗蚀膜19之后的元件正面上，形成侧壁20a及20b。作为侧壁20a及20b的形成方法，具有以下方法，例如利用化学气相沉积(Chemical Vapor Deposition：CVD)法在元件正面上堆积20nm左右二氧化硅(SiO2)，将其利用RIE法蚀刻为相同厚度，从而形成侧壁20a及20b。
接着，如图5(B)所示，在图5(A)所示元件的正面，适用例如溅射法，形成了堆积有50nm左右钛(Ti)的Ti膜21。最后，如图5(C)所示，在未由侧壁20a及20b保护的N+区域16a及16b和P+区域18a及18b的部分，形成作为金属半导体合金膜的一例的硅化钛膜22，并且去除Ti膜21的不要部分。
作为所述的形成硅化钛膜22的方法，具有以下方法，对例如图5(B)所示的形成有Ti膜21的元件，在氮气氛下以500℃加热1分钟左右，从而使Ti膜21与单晶硅层13的硅部反应。在该方法中，将加热时间设为5分钟左右，则硅化钛膜22的深度达到掩埋氧化物层12，能够制造更佳结构。侧壁20a及20b上的Ti膜21的未反应部分在之后去除。去除操作由例如利用盐酸的蚀刻来实现。此外，在栅极15a及15b为聚硅的情况下，在所述加热工序中与Ti反应在栅极也形成硅化钛，但是在实际使用上不存在问题。
通过这样，如图5(C)所示，制造与结合图1所说明的结构相同的集成电路，所述集成电路包括如下的两个隧道场效应晶体管：相邻第一隧道场效应晶体管10a的P+区域18a与第二隧道场效应晶体管10b的N+区域16b，利用硅化钛膜22电连接。另外，在如此制造的集成电路中，用于电连接的硅化钛膜22能够利用单晶硅层13(半导体层)中的硅来形成，因此能够期待成本进一步下降等。
此外，诸如单晶硅基板的在绝缘膜上使用半导体基板时，如图1及图5(C)所示，优选地，硅化钛膜22的深度达到掩埋氧化物层12的正面。另外，如图6(B)所示，在绝缘膜上不使用半导体基板，而使用所谓块状基板24的情况下，如图6(B)中25所示，优选地，所形成的硅化钛膜形成到深度比N+区域16a及16b和P+区域18a及18b更深的位置。这是因为，通过使硅化钛膜22介于P+区域18a与N+区域16b之间，有效防止发生在PN结流动的意图之外的漏电流。但是，如图6(A)中23所示，硅化钛膜仅到达深度比N+区域16a及16b和P+区域18a及18b更浅的位置，也能够发挥电连接这一预期功能。另外，在块状基板24中，即使于P+区域18a与N+区域16b之间在深层侧形成PN结，与P+区域18a和N+区域16b和表层侧相比，所述深层侧的离子注入浓度降低，据此，所述PN结的耗尽层区域易于变大，因此易于抑制所述漏电流的发生，如果将硅化钛膜形成至所述深层，有时反而产生成本高涨等缺陷。
接着，说明本实施方式的模拟结果。
图7表示用于得到本实施方式的模拟结果的电路图。在该图中，第一隧道场效应晶体管31a具有栅极32a、N+区域33a及P+区域34a，第二隧道场效应晶体管31b具有栅极32b、N+区域33b及P+区域34b。进而，如在图7中施加阴影所示意的那样，从这些N+区域33a及33b和P+区域34a及34b的上部以预定深度形成有硅化钛膜35，如图1、图5(C)所示，所述硅化钛膜35作为金属半导体合金膜的一例。另外，第一隧道场效应晶体管31a的P+区域34a与第二隧道场效应晶体管31b的N+区域33b，利用硅化钛膜35电连接，进而隧道场效应晶体管31a及31b电连接。
在此，使两个隧道场效应晶体管31a及31b作为P型晶体管工作，对栅极32a施加负的栅极电压VG1，对栅极32b施加负的栅极电压VG2，进而对TiSi部35施加负的漏极电压VD。在此，在VG1＝VG2，VD＝-2.0V的条件下，使栅极电压VG1及VG2分别从0V向负方向逐渐变大，则能得到诸如图8所示的栅极电压对漏极电流的模拟结果。
根据该模拟结果，在栅极电压VG1及VG2均在-2.3V附近向负方向超过该值时，两个隧道场效应晶体管31a及31b导通，漏极电流流动起来。即，在隧道场效应晶体管31a及31b导通时，P+区域34a及34b作为漏极区域工作，N+区域33a及33b作为源极区域工作，因隧道效应漏极电流从N型源极区域向P型漏极区域方向流动。即，确认到两个隧道场效应晶体管31a及31b电连接。如果在P+区域34a与N+区域33b未利用硅化钛膜35电连接时，两个隧道场效应晶体管31a及31b不导通，则漏极电流不流动。
此外，本发明不限于以上的实施方式，例如本实施方式的电连接的隧道场效应晶体管，也可以对栅极施加正的栅极电压(或者，通过降低源极电压、提高漏极电压)而作为N型晶体管工作。另外，同样地，也能够将三个以上隧道场效应晶体管电连接。进而，硅化钛膜22、35作为金属半导体合金膜的一例，其材料还能够是其他材料。例如，作为沟道材料(半导体层形成材料)，能够使用硅、锗、III-V族半导体等，在所述沟道材料为硅的情况下，除了Ti以外，还能够使用镍(Ni)、钴(Co)、铂(Pt)、钨(W)、钼(Mo)、钽(Ta)等的硅化物。另外，在所述沟道材料为锗的情况下，能够使用与Ni、Ti的锗合金，进而在所述沟道材料为III-V族半导体的情况下，能够使用与Ni等的III-V族半导体合金。
(应用例)
在本发明中，能够利用金属半导体合金电连接两个隧道场效应晶体管的相邻并且彼此的导电类型不同的源极区域和漏极区域，因此能够应用到各种逻辑电路。图9表示适用本发明的NAND电路的一例的结构。在图9中，附图标记41是两个隧道场效应晶体管的并联电路，附图标记42是另外两个隧道场效应晶体管的串联电路，附图标记43及44是栅极。另外，在图9中，“P”所示P区域及“N”所示N区域，在这些区域的上部，形成有如实施方式中所说明的预定深度的金属半导体合金(未图示)。进而，漏极电压VDD设定为高电压，源极电压VSS设定为低电压，构成并联电路41的两个隧道场效应晶体管作为P型隧道场效应晶体管工作，构成串联电路42的两个隧道场效应晶体管作为N型隧道场效应晶体管工作。
图10是更具体表示图9所示NAND电路的结构图。该图中，对于与图9相同的结构部分，附加同一附图标记。在图10中，并联电路41中的第一隧道场效应晶体管51及第二隧道场效应晶体管52的作为源极区域的N区域彼此连接，作为漏极区域的P区域彼此连接，并且，作为漏极区域的P区域与输出端子连接。对第一隧道场效应晶体管51的栅极施加输入电压A，对第二隧道场效应晶体管52的栅极施加输入电压B。另外，对隧道场效应晶体管51及52的各N区域施加高电压的电源电压VDD，对隧道场效应晶体管51及52的各P区域通过串联电路42施加低于VDD的电源电压VSS。由此，关于构成并联电路41的隧道场效应晶体管51及52，由于源极侧的电压VDD高于漏极侧的电压，因此分别作为P型的隧道场效应晶体管工作。
另一方面，在图10中，串联电路42中的第三隧道场效应晶体管53的作为源极区域的P区域与第四隧道场效应晶体管54的作为漏极区域的N区域，如所述实施例那样，利用金属半导体合金电连接。就第三隧道场效应晶体管53的作为漏极区域的N区域而言，如所述实施例那样，利用金属半导体合金与所述隧道场效应晶体管51及52的各P区域电连接，并且，与输出端子连接，在栅极施加输入电压B。相比VDD为低电压的电源电压VSS作为源极电压施加到第四隧道场效应晶体管54的作为源极区域的P区域，在栅极施加输入电压A。由此，关于构成串联电路42的隧道场效应晶体管53及54，施加到隧道场效应晶体管53的N区域的漏极侧的电压高于隧道场效应晶体管54的源极侧的电压VSS，分别作为N型的隧道场效应晶体管工作。
据此，第一隧道场效应晶体管51和第四隧道场效应晶体管54均具有施加输入电压A的共用栅极(图9的43)，但是第一隧道场效应晶体管51作为P型的隧道场效应晶体管工作，第四隧道场效应晶体管54作为N型的隧道场效应晶体管工作。另一方面，第二隧道场效应晶体管52和第三隧道场效应晶体管53均具有施加输入电压B的共用栅极(图9的44)，但是第二隧道场效应晶体管52作为P型的隧道场效应晶体管工作，第三隧道场效应晶体管53作为N型的隧道场效应晶体管工作。
图11表示适用本发明的倒相电路的一例的结构。图11所示倒相电路包括：具有N区域61和P区域62和栅极65的第一隧道场效应晶体管；具有N区域63和P区域64和栅极65的第二隧道场效应晶体管。其中，至少在相邻的P区域62及N区域63的上部，形成共用的有如实施方式中所说明的预定深度的金属半导体合金(未图示)，将P区域62及N区域63电连接。
在此，施加到N区域61的电源电压VDD设定为，高于施加到P区域64的电源电压VSS。因此，第一隧道场效应晶体管和第二隧道场效应晶体管中栅极65是共用的。但是，第一隧道场效应晶体管作为P型的隧道场效应晶体管工作，并且以N区域61为源极区域、以P区域为漏极区域。第二隧道场效应晶体管作为N型的隧道场效应晶体管工作，并且以N区域63为漏极区域、以P区域64为源极区域的。由此，施加到同样设有栅极65的两个隧道场效应晶体管的栅极的输入电压VIN的极性被反转，从在P区域62及N区域63的上部形成共用的的金属半导体合金(未图示)，输出输出电压VOUT。
附图标记说明
10a、10b、31a、31b：隧道场效应晶体管(TFET)
11：Si支撑基板
12：掩埋氧化物层
13：单晶硅层
14：绝缘膜
14a、14b：栅极绝缘膜
15：电极膜
15a、15b、43、44、65：栅极
16a、16b、33a、33b：N+区域
18a、18b、34a、34b：P+区域
20a、20b：侧壁
21：钛(Ti)膜
22、23、25、35：硅化钛膜
24：块状基板
41：并联电路
42：串联电路
51、52：作为P型晶体管工作的隧道场效应晶体管(TFET)
53、54：作为N型晶体管工作的隧道场效应晶体管(TFET)
61、63：N区域
62、64：P区域

Claims (6)

1.一种采用隧道场效应晶体管的集成电路，其特征在于，
在一个活性区域以同一极性形成有第一隧道场效应晶体管和第二隧道场效应晶体管，
所述第一隧道场效应晶体管的第一P型区域及第一N型区域中的一者作为源极区域工作、另一者作为漏极区域工作，
所述第二隧道场效应晶体管的第二P型区域及第二N型区域中的一者作为源极区域工作、另一者作为漏极区域工作，
所述第一P型区域与所述第二N型区域相邻，相邻的所述第一P型区域与所述第二N型区域利用金属半导体合金膜电连接。
2.根据权利要求1所述的采用隧道场效应晶体管的集成电路，其特征在于，
所述金属半导体合金膜架设在分别从半导体层的正面以固定的形成深度形成且对置地配置的所述第一P型区域与所述第二N型区域之间，并且，所述金属半导体合金膜从所述半导体层的正面位置形成至与所述第一P型区域及所述第二N型区域的所述形成深度相同或更深的深度。
3.根据权利要求1所述的采用隧道场效应晶体管的集成电路，其特征在于，
所述金属半导体合金膜架设在分别从半导体层的正面以固定的形成深度形成且对置地配置的所述第一P型区域与所述第二N型区域之间，并且，所述金属半导体合金膜从所述半导体层的正面位置形成至比所述第一P型区域及所述第二N型区域的所述形成深度更浅的深度。
4.一种采用隧道场效应晶体管的集成电路的制造方法，其特征在于，包括以下工序：
栅极形成工序，在共用的半导体层上，在相互隔开的位置上形成第一层叠结构和第二层叠结构，所述第一层叠结构在第一绝缘膜之上层叠有第一栅极，所述第二层叠结构在第二绝缘膜之上层叠有第二栅极；
离子注入工序，在所述第一层叠结构与所述第二层叠结构之间的所述半导体层的正面，通过P型杂质的离子注入以与所述第一层叠结构相邻的方式形成第一P型区域，通过N型杂质的离子注入以与所述第二层叠结构相邻的方式形成第二N型区域，在所述第一P型区域的相反侧位置的所述半导体层的正面，通过所述N型杂质的离子注入以与所述第一层叠结构相邻的方式形成第一N型区域，在所述第二N型区域的相反侧位置的所述半导体层的正面，通过所述P型杂质的离子注入以与所述第二层叠结构相邻的方式形成第二P型区域，并且以所述第一P型区域与所述第二N型区域相邻的方式形成所述第一P型区域、所述第二P型区域、所述第一N型区域及所述第二N型区域；
侧壁形成工序，在所述半导体层上的所述第一层叠结构的两侧面形成第一侧壁，并且在所述半导体层上的所述第二层叠结构的两侧面形成第二侧壁；以及
金属半导体合金膜形成工序，在所述第一侧壁与所述第二侧壁之间的所述半导体层上形成金属膜，加热该金属膜，使该金属膜与所述半导体层反应，从而形成金属半导体合金膜。
5.根据权利要求4所述的采用隧道场效应晶体管的集成电路的制造方法，其特征在于，
在所述金属半导体合金膜形成工序中，以架设在分别从所述半导体层的正面以固定的形成深度形成且对置地配置的所述第一P型区域与所述第二N型区域之间的方式形成所述金属半导体合金膜，并且将所述金属半导体合金膜从所述半导体层的正面位置形成至与所述第一P型区域及所述第二N型区域的所述形成深度相同或更深的深度。
6.根据权利要求4所述的采用隧道场效应晶体管的集成电路的制造方法，其特征在于，
在所述金属半导体合金膜形成工序中，以架设在分别从所述半导体层的正面以固定的形成深度形成且对置地配置的所述第一P型区域与所述第二N型区域之间的方式形成所述金属半导体合金膜，并且将所述金属半导体合金膜从所述半导体层的正面位置形成至比所述第一P型区域及所述第二N型区域的所述形成深度更浅的深度。
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