WO2013139164A1 - 一种基于SOI的纵向SiGe双极晶体管及其制备方法 - Google Patents

一种基于SOI的纵向SiGe双极晶体管及其制备方法 Download PDF

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WO2013139164A1
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sige
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collector
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PCT/CN2012/087669
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陈静
余涛
罗杰馨
伍青青
柴展
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中国科学院上海微系统与信息技术研究所
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
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    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors

Definitions

  • the invention belongs to the field of solid electrons and microelectronics, and relates to a SiGe bipolar transistor and a preparation method thereof, in particular to a SOI-based vertical SiGe bipolar transistor (SiGe-HBT) and a preparation method thereof.
  • SiGe-HBT SOI-based vertical SiGe bipolar transistor
  • SiGe technology overcomes the shortcomings of high frequency performance of traditional bulk silicon technology, and the disadvantages of GaAs technology, which is complicated and costly. It is widely used due to its good compatibility with bulk silicon technology and its advantages of high speed and low noise materials.
  • SiGe-HBT Compared with Si-BJT (Bipolar Junction Transistor, BJT) devices, SiGe-HBT has the advantages of short transmission time, high cutoff frequency, large current gain, and good low temperature characteristics.
  • SOI technology is internationally recognized as a silicon integration technology in the 21st century. It has the advantages of suppressing parasitic, reducing signal crosstalk, eliminating latch-up effect, improving soft error immunity, increasing working voltage range and anti-radiation reinforcement. It is mainly used for low voltage and low power. Power consumption circuit and high frequency microwave circuit. With SOI technology, you can further achieve high-speed, high-integration goals. SiGe technology and SOI technology play an important role in the development of future microelectronics technology. However, since BiCMOS requires a thicker collector region to reduce its resistance, which is not compatible with standard SOI-CMOS fabrication processes, most SOI studies are currently limited to CMOS technology.
  • lateral SOI-BJT devices are easy to integrate with SOI-CMOS, in order to achieve good transistor performance, in addition to requiring as small a parasitic capacitance and junction capacitance as possible, a very narrow base width is very important, and then how to A narrow base is introduced, which is a more serious problem in the fabrication and research of lateral bipolar transistors.
  • the base width of the lateral SOI-BJT is determined by photolithographic techniques. Therefore, there are no more advanced and more expensive lithography techniques such as electron beam lithography, which are difficult to scale down.
  • the longitudinal SOI-BJT is generally a BJT technology for transferring bulk silicon applied to the SOI substrate
  • the collector region is generally designed into a two-layer structure, that is, a layer is interposed between the highly doped collector region and the base region. Low doped layer.
  • the influence of the low-doped collector region on the electrical parameters of the transistor is mainly reflected in the current magnitude when the base region is expanded, the current when the collector region is completely depleted, the magnitude of the series resistance of the collector region, and the size of the collector junction capacitance.
  • the capacitance in the case of complete depletion and base expansion the main disadvantages of this method are: On the one hand, the shallow trench isolation process is complicated, so that the cost of integration is increased; on the other hand, the high concentration injection forms an ohmic contact The electrode is pulled out, making the area larger, which reduces the integration, which makes the BJT incompatible with the integration process of high-performance SOI-CMOS devices.
  • IBM's Cai. J et al. first proposed a vertical SiGe-HBT structure on a thin film SOI. Subsequently, C.
  • the substrate bias should not exceed 3V for CMOS typical values. This can moderately improve the integration of SOI-BJT with high-performance SOI-CMOS, but for a typical SOI substrate, a substrate bias of up to 30V is required to create an inversion layer in the SOI body region through the back gate. This high voltage is not compatible with the conventional SOI-CMOS process, so the SOI-BJT corresponding active region SOI buried oxide layer must be made thin, which requires the use of a patterned SOI substrate, which increases the process difficulty.
  • the structure relies only on the back substrate 311 A certain concentration of charge inversion layer 317 is generated as a collector region when a bias is applied, and a very thin charge inversion layer 317 will greatly increase the collector resistance, and at the same time, since the lateral dimension of the back gate 313 is relatively short, Improvements in collector area resistance are limited. Moreover, in the process of preparing the back gate layer 313, the two thin silicon dioxide insulating layers 315 and 316 are formed to sandwich the back gate layer 313, and the back substrate 311 is biased.
  • a partial pressure of the substrate bias on the two thin layers of silicon dioxide 315 and 316 is generated, thereby causing a waste of effective voltage, and the collector resistance, the back gate layer 313 resistance, and the two thin layers.
  • the resistance of the silicon dioxide 315 and 316 produces a thermal resistance effect when the device is in operation, which has a fatal effect on the stability and lifetime of the device.
  • an object of the present invention is to provide a SOI-based longitudinal SiGe-HBT and a preparation method thereof for solving a high substrate bias in a prior art SOI-based vertical SiGe-HBT. , complex process, poor stability, and compatibility with SOI-CMOS processes.
  • the present invention provides a method for preparing a longitudinal SiGe-HBT based on SOI, comprising:
  • an SOI semiconductor substrate comprising a back substrate silicon, a buried oxide layer and a top silicon
  • a polysilicon collector region including a dopant of a second conductivity type at a bottom of the trench such that when the back gate layer is biased, a buried oxide layer at the bottom of the trench and the Forming an inversion charge layer at the interface of the polysilicon collector region as a sub-collector region;
  • the base region includes: an intrinsic SiGe layer, a graft base region, and a first conductivity type dopant formed on the graft base region Outer base area
  • a collector, an emitter, and a base are sequentially formed on the polysilicon collector region, the emitter region, and the base region.
  • the first conductive type dopant is a P type dopant
  • the second conductive type dopant is an N type dopant
  • the first conductive type dopant is an N type
  • the second conductive dopant is a P-type dopant.
  • the P-type dopant is boron
  • the N-type dopant is phosphorus.
  • the back gate layer including the first conductive type dopant is heavily doped, and the doping concentration is greater than 10 19 cm - optionally, the ions forming the heavily doped back gate layer
  • the implantation process is performed on the top silicon of the SOI semiconductor substrate.
  • the step of forming the trench and the polysilicon collector region comprises:
  • step b) etching a trench on the top silicon and buried oxide layer of the SOI semiconductor substrate by an ion beam etching process and following the photolithography pattern in step a), the bottom of the trench is a thinned buried oxide layer ;
  • the collector region in the step d) is lightly doped, and the doping concentration is 10 16 cm -3 to 10 17 cm -3 .
  • the lightly doped collector region is formed, and the doping concentration value decreases from the bottom to the top, and has a Gaussian distribution.
  • the buried oxide layer of the SOI substrate has a thickness of 100 nm to 200 nm, and the top silicon of the SOI substrate has a thickness of 50 nm to 100 nm.
  • the buried oxygen layer at the bottom of the trench has a thickness of 10 nm to 20 nm.
  • the silicide is formed on each of the exposed portions of the base, the collector, the emitter, the outer region, the collector region, and the emitter region. Further optionally, a metal contact electrode is sequentially formed on the exposed silicide on the outer base region, the collector region and the emitter region.
  • the outer base region is heavily doped polysilicon, and the graft base region is a polycrystalline SiGe layer.
  • Another object of the present invention is to provide a S0I-based longitudinal SiGe-HBT structure comprising:
  • a polysilicon collector region including a dopant of a second conductivity type is formed at the bottom of the trench to cause the back gate layer to be applied When biasing, forming an inversion charge layer at the interface between the buried oxide layer at the bottom of the trench and the polysilicon collector region as a sub-collector;
  • the base region comprising: an intrinsic SiGe layer, a graft base region, and a first conductive type doping over the graft base region Miscellaneous base area;
  • An emitter cap layer is formed on the intrinsic SiGe layer, and an emitter region containing a second conductivity type dopant is formed on the emitter cap layer;
  • the collector, the emitter, and the base are sequentially formed with a collector, an emitter, and a base, and the collector and the base, the emitter and the outer base, the outer base, and a portion of the SOI semiconductor substrate A silicon dioxide spacer is formed between the silicon, and other exposed active layers and silicides.
  • the second conductive type dopant is an N type dopant, or the first conductive type dopant is an N type In the case of a dopant, the second conductive dopant is a P-type dopant.
  • the P-type dopant is boron
  • the N-type dopant is phosphorus.
  • the back gate layer comprising the first conductivity type dopant is heavily doped and has a doping concentration greater than 10 19 cm- 3 .
  • the collector region including the dopant of the second conductivity type is lightly doped, and the doping concentration is 10 16 cm -3 to 10 17 cm -3 .
  • the buried oxide layer of the SOI substrate has a thickness of 100 nm to 200 nm
  • the top silicon of the SOI semiconductor substrate has a thickness of 50 nm to 100 nm.
  • the buried oxygen layer at the bottom of the trench has a thickness of 10 nm to 20 nm.
  • the silicide is formed on each of the exposed portions of the base, the collector, the emitter, the outer region, the collector region, and the emitter region. Further optionally, a metal contact electrode is sequentially formed on the exposed silicide on the outer base region, the collector region and the emitter region.
  • the outer base region is heavily doped polysilicon, and the graft base region is a polycrystalline SiGe layer.
  • the present invention provides a SOI-based longitudinal SiGe-HBT and a method for fabricating the same, which is prepared by using a conventional thick buried oxide layer conventional SOI semiconductor substrate as a starting wafer to form a thin buried oxide layer in a specific region thereof. And make HBT on the thin buried oxygen layer.
  • a charge inversion layer is formed on the upper surface close to the thin buried oxide layer as a sub-collector region, which becomes a low-impedance conduction channel of the collector current, thereby Significantly reduce the collector resistance and increase the cutoff frequency.
  • the device of the present invention has a simple preparation process, and the buried oxide layer is thinned in a specific region, and the required substrate bias is successfully reduced to a typical 3V or less in a CMOS process, which realizes SiGe-HBT and SOI-CMOS.
  • the compatibility of the integrated process is important.
  • Figure 1 shows a schematic diagram of an ultra-thin SOI vertical bipolar transistor in the prior art.
  • FIGS 2a-2d are schematic views showing the structure of the device formed in different steps in the preparation process of the S0I-based longitudinal SiGe-HBT in the present invention.
  • 2el-2e2 are structural diagrams showing the formation of a base region in the preparation of a vertical SiGe-HBT based on SOI in the present invention.
  • 2f-2g are schematic views showing the structure of the emitter region and the respective region electrodes in the preparation process of the SOI-based longitudinal SiGe-HBT in the present invention.
  • Fig. 3 is a view showing the structure of a SOI-based longitudinal SiGe-HBT prepared in the present invention.
  • Component label description is a view showing the structure of a SOI-based longitudinal SiGe-HBT prepared in the present invention.
  • the present invention provides a method for preparing a longitudinal SiGe-HBT based on SOI, comprising the following steps:
  • Step 1 As shown in FIG. 2a, an SOI semiconductor substrate 11 is provided, including a back substrate silicon 110, a buried oxide layer 111 and a top layer silicon 112, wherein the SOI semiconductor substrate 11 is a conventional SOI starting wafer, burying oxygen
  • the layer 111 has a thickness of 100 nm to 200 nm
  • the top layer of silicon 112 has a thickness of 50 nm to 100 nm.
  • Step 2 As shown in FIG. 2b, a back gate layer 12 containing a first conductivity type dopant is formed on the interface between the back substrate silicon 110 and the buried oxide layer 111 by an ion implantation technique.
  • the first conductive type dopant is a P-type dopant boron
  • the general semiconductor doping ion implanter has an energy range of 20 to 400 keV
  • the boron ion implantation silicon has a general implantation depth. Below 1 micron, the energy range of the implanter is appropriately controlled so that the implanted boron ions form a high doping concentration of the back gate layer 12 at the interface between the back substrate silicon 110 and the buried oxide layer 111, which is doped.
  • the concentration is greater than 10 19 cm" 3 , which can be flexibly changed according to the required properties of the device to be fabricated.
  • the back gate layer 12 needs to be heavily doped so that the bias voltage on the substrate is all equivalent to Applied to the back gate layer 12. Otherwise, when the back gate layer 12 is lightly doped, a portion of the voltage causes the back gate layer 12 to create a depletion layer, thereby wasting a portion of the substrate bias.
  • Step 3 as shown in FIG. 2c, etching a trench 13 on the SOI semiconductor substrate, and making the trench 13
  • the depth is greater than the thickness of the top silicon 112 and less than the total thickness of the top silicon 112 and the buried oxide layer 111, that is, the bottom of the etched trench 13 is located in the buried oxide layer 111 of the SOI semiconductor substrate 11.
  • the specific process of forming the trench is as follows:
  • the etched trenches can be precisely controlled by ion beam etching anisotropy and easy control. Specifically, after etching the buried oxide layer 111 of the SOI semiconductor substrate 11, the remaining portion of the buried oxide layer has a thickness of 10 nm to 20 nm, that is, the thickness of the buried oxide layer at the bottom of the etched trench.
  • Step 4 As shown in FIG. 2d, a polysilicon collector region 14 containing a dopant of a second conductivity type is formed at the bottom of the trench 13 (not shown in FIG. 2d), so that the back substrate 110 is applied. When biased, an inversion charge layer 15 is formed as a sub-collector region at the interface between the buried oxide layer 111 at the bottom of the trench 13 and the polysilicon collector region 14.
  • the specific process for forming the polysilicon collector region 14 is as follows:
  • the second conductivity type dopant is phosphorus
  • the polysilicon is lightly doped to form the collector region 14 with a doping concentration of 10 16 cm -3 to 10 17 cm - 3 .
  • the thickness of the inversion charge layer 15 formed at the interface between the buried oxide layer 111 at the bottom of the trench 13 and the polysilicon collector region 14 is 10 nm to 20 nm. It is worth noting that: Because the top silicon 112 film is extremely thin only a few tens of nanometers, it is impossible to accurately control the doping requirements by ion implantation technology.
  • the thickness of the polysilicon grown in the trench 13 can reach more than one hundred nanometers, and the doping can be achieved by ion implantation technology.
  • the implantation depth can be controlled close to the buried oxide layer 111 at the bottom of the trench 13. Since the ion implantation dose has a Gaussian distribution, the polysilicon doping concentration of the buried oxide layer 111 near the bottom of the trench 13 can basically reach the required 10 17 Cm- 3 , then the upward dose in turn has a significant downward trend, so that the doping concentration of polysilicon in the trench 13 forms a gradient that decreases from bottom to top.
  • This structure is similar to the two-layer collector structure (collector and sub-collector), and the heavy doping of the sub-collector can effectively reduce the collector resistance.
  • Step 5 forming a base region 16 on the polysilicon collector region 14 by a selective epitaxial process, and the base region 16 includes: an intrinsic SiGe base region 160, a graft base region 161, and a graft base region 161 above the first guide P + polysilicon outer base region 162 of an electrical dopant.
  • the graft base region 161 is a polycrystalline SiGe layer, and the dopant of the P + polysilicon outer base region 162 is boron.
  • a silicon dioxide layer ll and a P + polysilicon outer base region 162 are sequentially grown on the partial polysilicon collector region 14 and the SOI substrate top layer 112;
  • the epitaxial dry etching engraves the emitter window (in the silicon dioxide layer ll and the P + polysilicon outer base region 162 layer); then the wet etching of the oxide layer and the like to complete the P + polysilicon outer base region cantilever 162u, and prepared The silicon dioxide isolation layer 11 lv; finally, the intrinsic SiGe base region 160 is grown by epitaxial growth, and the intrinsic SiGe base layer 160 is grown on the exposed polysilicon collector region 14 and cantilevered in the P + polysilicon outer base region.
  • the polycrystalline SiGe layer is grown under 162u to form a graft base region 161.
  • the graft base region 161 is in contact with the intrinsic SiGe base region 160, the growth stops.
  • the method is characterized in that the P + polysilicon outer base region 162 is formed before the epitaxial SiGe base region layer 160 is epitaxial, so that the SiGe epitaxial layer is not required to be implanted, and transient enhanced diffusion is avoided.
  • Step 6 As shown in FIG. 2f, a P-Si cap layer 17 is first grown on the intrinsic SiGe base layer 160, and an N + polysilicon emitter region 18 is formed on the P-Si cap layer, and the dopant is phosphorus. Then, a silicide 19 is formed on the bare portions of the P + polysilicon outer base region 162, the polysilicon collector region 14, and the N + polysilicon emitter region 18, respectively, in the fifth step. In this step, a conventional semiconductor process is employed, a chemical vapor deposition (CVD) layer of polysilicon is formed on the P-Si cap layer 17, and then a mask is formed, and a positive photoresist is implanted into the emitter opening for n + weight.
  • CVD chemical vapor deposition
  • Doping implantation forms an emitter region.
  • the polysilicon process is not only compatible with the SOI-CMOS polysilicon gate process, but also improves the emitter injection efficiency, reduces the effective area of the device, and improves integration.
  • thermal degradation is further performed to promote diffusion of the polysilicon emitter region into the base region to form a shallow emitter junction.
  • Step 7 metal contact electrodes are sequentially formed on the exposed silicides 19 of the P + polysilicon outer base region 162, the polysilicon collector region 14, and the N + polysilicon emitter region 18 to form respectively.
  • other exposed active layers and silicides are formed with a silicon dioxide isolating layer (the same portion as the buried oxide layer pattern in Fig. 2g, not shown).
  • the formation process of the base 20, the collector 21, the emitter 22, and the corresponding silicide in this step is the same as that of the prior semiconductor process, and is not described in detail.
  • a method for preparing a vertical SiGe-HBT based on SOI is provided.
  • a conventional SOI semiconductor substrate of a common thick buried oxide layer is used as a starting wafer, and a thin buried oxide layer is formed in a specific region thereof, and is thin. Buried on the buried oxide layer HBTo When the device is operated, by applying a back gate positive voltage to the NPN-type HBT, a charge inversion layer is formed on the upper surface close to the thin buried oxide layer as a sub-collector region, which becomes a low-impedance conduction channel of the collector current. Thereby, the collector resistance is significantly reduced, and the cutoff frequency is increased.
  • the device of the present invention has a simple preparation process, and the buried oxide layer is thinned in a specific region, and the required substrate bias is successfully reduced to a typical 3V or less in a CMOS process, which realizes SiGe-HBT and SOI-CMOS.
  • the compatibility of the integrated process is important.
  • the invention also provides an SOI-based longitudinal SiGe-HBT structure, as shown in FIG. 3, comprising:
  • the SOI semiconductor substrate 11 has a back gate layer 12 including a first conductive type dopant formed on the interface between the back substrate silicon 110 and the buried oxide layer 111, and the SOI semiconductor substrate 11 has a trench 13 thereon.
  • the depth of the trench 13 is greater than the thickness of the top silicon 112 of the SOI semiconductor substrate 11 and less than the total thickness of the top silicon 112 and the buried oxide layer 111;
  • a polysilicon collector region 14 including a dopant of a second conductivity type is formed on the bottom of the trench 13 such that when the back gate layer 12 is applied with a bias voltage V s (2v ⁇ 4v), the trench An interface of the buried oxide layer 111 at the bottom of the 13 and the polysilicon collector region 14 forms an inversion charge layer 15 as a sub-collector;
  • a base region 16 is formed on the polysilicon collector region 14 and the top silicon 112 of the SOI semiconductor substrate 11.
  • the base region 16 includes: an intrinsic SiGe layer 160, a graft base region 161, and a graft base region 161
  • the first conductive type dopant outer base region 162 is included;
  • a P-Si cap layer 17 is formed on the intrinsic SiGe layer 160, and a polysilicon emitter region 18 containing a second conductivity type dopant is formed on the P-Si cap layer 17;
  • the polysilicon collector region 14, the polysilicon emitter region 18, and the base region 16 are sequentially formed with a collector electrode 21, an emitter electrode 22, and a base electrode 20, and the collector electrode 21 and the intrinsic SiGe base region 160 and the emitter region 18 are A silicon dioxide isolation layer is formed between the outer base region 162, the outer base region 162 and a portion of the SOI semiconductor substrate top layer 112, and the other exposed active layers and silicide (the same pattern as the buried oxide layer in FIG. 3) Part, not shown).
  • the second conductive type dopant is an N type dopant, or the first conductive type dopant is an N type doped
  • the second conductive dopant is a P-type dopant
  • the P-type dopant is boron
  • the N-type dopant is phosphorus
  • the first conductive type dopant is included
  • the back gate layer is heavily doped, and the doping concentration is greater than 10 19 cm - 3
  • the collector region containing the dopant of the second conductivity type is lightly doped, and the doping concentration is 10 16 cm - 3 ⁇ 10 17 cm- 3 .
  • the thickness of the buried oxide layer of the SOI substrate is 100 nm to 200 nm
  • the thickness of the top silicon of the SOI semiconductor substrate is 50 nm to 100 nm
  • the thickness of the buried oxide layer at the bottom of the trench is 10 nm to 20 nm.
  • the structure of the present invention is illustrated by the SOI-based NPN-type longitudinal SiGe-HBT prepared in the present embodiment, but the solution of the present invention is equally applicable to the SOI-based PNP-type longitudinal SiGe- The preparation of the HBT, while the back gate layer 12 and the outer base region 162 comprise a P-type dopant of a second conductivity type, and the polysilicon collector region 14 and the polysilicon emitter region 18 comprise a first conductivity type N. Type dopant.
  • the present invention has been made to further reduce the substrate bias, improve the stability and lifetime of the device, and make the SiGe-HBT more compatible with the conventional SOI-CMOS process.
  • the present invention has been carried out on the structure and process of the device. Improvement, an ultra-thin SOI-based SiGe-HBT and its preparation method are proposed.
  • a conventional thick buried oxide layer of a conventional SOI semiconductor substrate as a starting wafer, a thin buried oxide layer is formed in a specific region thereof, and an HBT is formed on the thin buried oxide layer.
  • the device of the invention When the device is in operation, by applying a back gate positive voltage to the NPN-type SiGe-HBT, a charge inversion layer is formed on the upper surface close to the thin buried oxide layer as a sub-collector region, which becomes a low-impedance conduction channel of the collector current. , thereby significantly reducing the collector resistance and increasing the cutoff frequency.
  • the device of the invention has a simple preparation process, and the buried oxide layer is thinned in a specific region, and the required substrate bias is successfully reduced to a typical 3V or less in a CMOS process, which realizes SiGe-HBT and SOI-CMOS.
  • the compatibility of the integrated process is important. Therefore, the present invention effectively overcomes various shortcomings in the prior art and has high industrial utilization value.

Abstract

提供一种基于SOI的纵向Site-HBT及其制备方法，属于微电子与固体电子领域。该方法通过将普通的厚埋氧层的常规SOI半导体衬底（11）作为起始晶片，在其特定区域制作薄埋氧层，并在薄埋氧层上制作HBT。该器件工作时，通过向该HBT施加背栅正电压使得在接近薄埋氧层的上表面形成电荷反型层作为次集电区，该层成为集电极电流的低阻抗导通渠道，从而显著减小集电区电阻，提高截止频率。同时，该器件制备工艺简单，在特定区域减薄埋氧层，成功将所需的衬底偏压（Vs）降至CMOS工艺中典型的3V甚至更小，这对实现Site-HBT与SOI-CMOS的集成工艺的兼容有重要意义。

Description

一种基于 SOI的纵向 SiGe双极晶体管及其制备方法
技术领域
本发明属于固体电子与微电子领域， 涉及一种 SiGe 双极晶体管及其制备方法， 特别是 涉及一种基于 SOI的纵向 SiGe双极晶体管 （SiGe-HBT) 及其制备方法。 背景技术
随着便携式计算机移动通信设备宇航事业的高速发展， 对电路和器件在低压、 低功耗、 高速、 高集成度、 数模混合集成、 抗辐射等性能的要求越来越高。 现有体硅 BiCMOS 由于 其固有特点， 在低耗高集成等方面也难以达到要求。 SiGe 技术和 SOI ( Silicon-On- Insulator, SOI) 技术应运而生， 并得到了快速发展。 SiGe 技术克服了传统体硅技术高频性 能差， 以及 GaAs 技术工艺复杂、 成本高的缺点， 凭借其与体硅工艺的良好兼容性， 及其高 速、 低噪声材料的优势而得到广泛的应用。 SiGe-HBT 与 Si-BJT ( Bipolar Junction Transistor, BJT) 器件相比较， 具有传输时间短、 截止频率高、 电流增益大、 低温特性好等 优点。 SOI 技术被国际公认为 21 世纪的硅集成技术， 具有抑制寄生， 降低信号串扰， 消除 闩锁效应， 提高软错误免疫， 提高工作电压范围以及抗辐照加固等优势， 主要应用于低压、 低功耗电路和高频微波电路。 采用 SOI技术， 可以进一步实现高速、 高集成度的目标。 SiGe 技术和 SOI 技术在未来微电子技术发展中具有举足轻重的地位。 然而， 由于 BiCMOS要求 用较厚的集电区来降低其电阻， 这与标准的 SOI-CMOS 制备工艺不兼容， 因此， 目前大多 数 SOI的研究仅限于 CMOS技术。
随着 SOI-CMOS技术的发展， 为了使高性能的双极器件易于和 SOI-CMOS器件兼容， 技术人员提出了基于 SOI的横向 BiCMOS器件结构及其制备方法。 例如 Prahalad K. Vasudev 的美国专利授权号为 US4965872, 介绍了在同一个 SOI衬底上制备增强型 MOS管和自对准 横向双极晶体管的技术； Sheng Teng Hsu等的美国专利公开号为 US 2003/ 0207512A1 , 介绍 了一种制备在 SOI衬底上的自对准 SiGe-HBT, 也是一种基于 SOI的横向双极晶体管。 虽然 横向 SOI-BJT器件易于与 SOI-CMOS集成， 但是要想获得良好的晶体管性能， 除了要求尽 可能小的寄生电容、 结电容外， 非常窄的基区宽度是非常重要的， 然后如何将这一窄的基区 引出来， 这是横向双极晶体管制作和研究中面临的更严峻的问题。 此外， 横向 SOI-BJT的基 区宽度由光刻技术决定。 因此， 没有更高级且更昂贵的光刻技术例如电子束光刻技术， 其很 难按比例縮小。
相对于横向 SOI-BJT, 纵向 SOI-BJT—般是转移体硅的 BJT技术应用于 SOI衬底， 而 在现有体硅的纵向 SiGe双极晶体管技术中， 为了使 SiGe晶体管能稳定的工作， 一般将集电 区设计成两层结构， 即在高掺杂集电区和基区之间插入一层低掺杂层。 低掺杂集电区对于晶 体管电学参数的影响， 主要是表现在基区扩展时的电流大小、 集电区完全耗尽时电流的大 小、 集电区串联电阻的大小和集电结电容的大小 （在完全耗尽和基区扩展情况下的电容）， 该方法的主要的缺点有： 一方面， 浅沟槽隔离工艺复杂， 使得集成的成本升高； 另一方面， 高浓度注入形成欧姆接触的电极引出， 使得面积增大， 这样降低了集成度， 这样使得 BJT 与高性能的 SOI-CMOS 器件的集成工艺不兼容。 为了实现小尺寸下硅基 SiGe-HBT 与 SOI CMOS的集成， IBM 的 Cai. J等首次提出一种薄膜 SOI上的纵向 SiGe-HBT结构。 随后， C. Tianhing等在 IEEE BCTM (Bipolar/BiCMOS Circuits and Technology Meeting) 上发表的 文章 " Substrate Bias Effects in Vertical SiGe HBTs Fabricated on CMOS Compatible Thin Film SOI", 文章中介绍了一种与 CMOS兼容的， 制备在 SOI薄膜衬底上的纵向 SiGe-HBTs, 进 一步研究该种结构的衬底偏压、 以及热电阻效应等特性。 由于 SOI 衬底的顶层 Si 膜只有 50〜100nm左右， 无法形成次集电区， 他们通过引入折叠集电区 （folded collector) 来替代传 统的两层集电区， 集电区电阻 Rc是超薄膜 S0I上 SiGe-HBT设计中最为关注的因素。 他们 的实验结果显示， 集电区电阻 Rc 是随着正衬底压降的增加而减小的， 这是由于一定的正向 背栅电压会使得埋氧层上表面积累电子， 为集电极电流提供一条低阻抗的通路。 但不幸的 是， 由于埋氧层 BOX的厚度一般在 lOOnm以上， 需要加很大的正向背栅电压才能使得埋氧 层上表面积累一定浓度的电子， 切实保证对 Rc的调制。 当背栅电压 （Vs) 为 20V时， 集电 极电阻降至 760Ω, 当背栅电压进一步增大， Rc还具备下降的潜力。 与此同时， 当 Vs从 0V 增至 20V时， 截止频率 fT也由 37GHz 降至 60GHz。 为了使得 SiGe-HBT可以用于超薄膜 SOI上的 BiCMOS, 衬底偏压应当不超过 CMOS典型值 3V。 这样虽然能适度改进 SOI-BJT 与高性能 SOI-CMOS的集成， 但是对于普通 SOI衬底， 需要高达 30V的衬底偏压才能通过 背栅在 SOI 体区产生反型层。 这种高压与普通 SOI-CMOS 工艺不兼容， 因此必须把 SOI- BJT对应的有源区 SOI 隐埋氧化层做的很薄， 这需要采用图形化 SOI衬底， 增加了工艺难 度。
为了降低衬底偏压， Herbert L. Ho等申请的美国专利授权号为 US 7375410 B2， 同时又 申请的中国专利授权号为 CN 100396825 C, 提出了一种不具有掺杂杂质的集电极的 "无集 电极"绝缘体上硅双极面结型晶体管。 具体结构如图 1所示， 根据该发明， 当 SOI衬底被施 加偏压 Vs时， 使得作为集电区的电荷反型层 317在顶层硅薄埋氧层 315和基区 314的界面 形成。 该方法制备的器件， 一定程度上降低了衬底偏压。 但是该结构仅仅依靠对背衬底 311 施加偏压时产生的一定浓度的电荷反型层 317作为集电区， 很薄的电荷反型层 317将会大幅 度的增加集电区电阻， 同时由于背面栅极 313横向尺寸比较短， 对集电区电阻的改善有限。 并且， 在制备背栅极层 313的工艺方面还是相对比较复杂， 所形成的两个薄层二氧化硅绝缘 层 315和 316将背栅极层 313夹在中间， 在对背衬底 311施加偏压 Vs时， 产生了衬底偏压 在两薄层二氧化硅 315和 316上的分压， 因此造成了有效电压的浪费， 而集电区电阻、 背栅 极层 313电阻以及两薄层二氧化硅 315和 316的电阻在器件工作时都会产生热电阻效应， 这 对器件的稳定性和寿命有致命的影响。
因此， 如何提出一种基于超薄 SOI纵向 SiGe-HBT及其制备方法， 可以进一步降低衬底 偏压、 提高器件工作的稳定性和寿命、 以及使 SiGe-HBT与普通 SOI-CMOS工艺具有更好的 兼容性， 实已成为本领域从业者亟待解决的技术问题。 发明内容
鉴于以上所述现有技术的缺点， 本发明的目的在于提供一种基于 SOI 的纵向 SiGe-HBT 及其制备方法， 用于解决现有技术中基于 SOI的纵向 SiGe-HBT中衬底偏压高、 工艺复杂、 稳定性差、 以及与 SOI-CMOS工艺难兼容的问题。
为实现上述目的及其他相关目的， 本发明提供一种基于 SOI的纵向 SiGe-HBT的制备方 法， 包括：
1 ) 提供一包括背衬底硅、 埋氧层和顶层硅的 SOI半导体衬底；
2) 通过离子注入技术， 在所述背衬底硅与埋氧层界面上形成包含第一导电型掺杂剂的 背栅极层；
3 ) 在所述 SOI半导体衬底上刻蚀出一沟槽， 并使所述沟槽的深度大于所述顶层硅厚度 并小于所述顶层硅与埋氧层的总厚度；
4) 在所述沟槽底部形成包含第二导电类型掺杂剂的多晶硅集电区， 以使所述背栅极层 被施加偏压时， 在所述沟槽底部的埋氧层和所述多晶硅集电区界面形成反型电荷层作为次集 电区；
5 ) 在所述多晶硅集电区上形成基区， 且所述基区包括： 本征 SiGe层、 嫁接基区、 以 及形成于所述嫁接基区之上的包含第一导电型掺杂剂的外基区；
6) 在所述本征 SiGe层上形成发射极盖帽层， 且在所述发射极盖帽层上形成包含第二 导电型掺杂剂的发射区；
7) 在所述多晶硅集电区、 发射区、 基区上依次形成集电极、 发射极、 基极。 可选地， 所述第一导电型掺杂剂为 P型掺杂剂时， 所述第二导电型掺杂剂为 N型掺杂 剂， 或者所述第一导电型掺杂剂为 N型掺杂剂时， 所述第二导电掺杂剂为 P型掺杂剂。 进 一步可选地， 所述 P型掺杂剂为硼， 所述 N型掺杂剂为磷。
可选地， 所述包含第一导电型掺杂剂的背栅极层为重掺杂， 且掺杂浓度大于 1019 cm- 可选地， 所述形成重掺杂的背栅极层的离子注入工艺是在 SOI半导体衬底顶层硅上进行 的。
可选地， 所述形成沟槽和多晶硅集电区的步骤包括：
a) 在所述 SOI半导体衬底顶层硅上进行常规的光刻工艺， 将掩膜板上沟槽状的图形复 制到所述 SOI半导体衬底顶层硅上；
b) 利用离子束刻蚀工艺并按照步骤 a) 中的光刻图形在所述 SOI半导体衬底的顶层硅 及埋氧层上刻蚀出沟槽， 沟槽底部为一减薄的埋氧层；
c) 利用化学气相沉积技术在所述沟槽中生长多晶硅直至与沟槽相对两侧的 S0I顶层硅 上表面持平；
d) 利用离子注入技术在靠近该沟槽中多晶硅上方区域对所述多晶硅进行掺杂以形成集 电区。
可选地， 所述步骤 d) 中对所述的集电区为轻掺杂， 且掺杂浓度为 1016cm- 3〜1017cm- 3。 可选地， 所述形成轻掺杂的集电区， 其掺杂浓度值自下向上递减， 且呈高斯分布。 可选地， 所述 SOI衬底的埋氧层厚度为 100nm〜200nm， 所述 SOI衬底顶层硅的厚度为 50nm〜100nm。
可选地， 所述沟槽底部的埋氧层厚度为 10nm〜20nm。
可选地， 所述在依次形成基极、 集电极、 发射极的外基区、 集电区、 发射区的裸露部分 上分别形成有硅化物。 进一步可选地， 所述外基区、 集电区、 发射区上裸露的硅化物上依次 形成有金属接触电极。
可选地， 所述外基区为重掺杂的多晶硅， 所述嫁接基区为多晶 SiGe层。
本发明的另一目的是提供一种基于 S0I的纵向 SiGe-HBT结构， 包括：
S0I 半导体衬底， 其背衬底硅与埋氧层界面上形成有包含第一导电型掺杂剂的背栅极 层， 且所述 S0I 半导体衬底上具有一沟槽， 所述沟槽的深度大于所述 S0I 半导体衬底的顶 层硅厚度并小于所述顶层硅与埋氧层的总厚度；
所述沟槽底部形成有包含第二导电类型掺杂剂的多晶硅集电区， 以使所述背栅极层被施 加偏压时， 在所述沟槽底部的埋氧层和所述多晶硅集电区界面形成反型电荷层作为次集电 区；
所述多晶硅集电区和 SOI半导体衬底顶层硅上形成有基区， 所述基区包括： 本征 SiGe 层、 嫁接基区、 以及位于所述嫁接基区之上的包含第一导电型掺杂剂外基区；
所述本征 SiGe层上形成有发射极盖帽层， 且所述发射极盖帽层上形成有包含第二导电 型掺杂剂的发射区；
所述集电区、 发射区、 基区上依次形成有集电极、 发射极、 基极， 且所述集电极与基 区、 发射区与外基区、 外基区与部分 SOI半导体衬底顶层硅之间、 以及其它裸露的有源层和 硅化物上形成有二氧化硅隔离层。
可选地， 所述第一导电型掺杂剂为 P型掺杂剂时， 所述第二导电型掺杂剂为 N型掺杂 剂， 或者所述第一导电型掺杂剂为 N型掺杂剂时， 所述第二导电掺杂剂为 P型掺杂剂。 进 一步可选地， 所述 P型掺杂剂为硼， 所述 N型掺杂剂为磷。 更进一步可选地， 所述包含第 一导电型掺杂剂的背栅极层为重掺杂， 且掺杂浓度大于 1019 cm- 3 。
可选地， 所述包含第二导电类型掺杂剂的集电区为轻掺杂， 且掺杂浓度为 1016cm- 3〜 1017cm— 3。
可选地， 所述 SOI衬底的埋氧层厚度为 100nm〜200nm， 所述 SOI半导体衬底顶层硅的 厚度为 50nm〜100nm。
可选地， 所述沟槽底部的埋氧层厚度为 10nm〜20nm。
可选地， 所述在依次形成基极、 集电极、 发射极的外基区、 集电区、 发射区的裸露部分 上分别形成有硅化物。 进一步可选地， 所述外基区、 集电区、 发射区上裸露的硅化物上依次 形成有金属接触电极。
可选地， 所述外基区为重掺杂的多晶硅， 所述嫁接基区为多晶 SiGe层。
如上所述， 本发明提供了一种基于 SOI的纵向 SiGe-HBT及其制备方法， 通过将普通的 厚埋氧层的常规 SOI半导体衬底作为起始晶片， 在其特定区域制作薄埋氧层， 并在薄埋氧层 上制作 HBT。 该器件工作时， 通过向 SiGe-HBT施加背栅正电压使得在接近薄埋氧层的上表 面形成电荷反型层作为次集电区， 该层成为集电极电流的低阻抗导通渠道， 从而显著减小集 电区电阻， 提高截止频率。 同时， 本发明的器件制备工艺简单， 在特定区域减薄埋氧层， 成 功将所需的衬底偏压降至 CMOS工艺中典型的 3V甚至更小， 这对实现 SiGe-HBT与 SOI- CMOS的集成工艺的兼容有重要意义。 附图说明
图 1 显示为现有技术中的一种超薄 SOI纵向双极型晶体管示意图。
图 2a-2d显示为本发明中基于 S0I的纵向 SiGe-HBT制备过程中不同步骤中所形成的器 件结构示意图。
图 2el-2e2 显示为本发明中基于 SOI的纵向 SiGe-HBT制备过程中基区形成的结构图。 图 2f-2g 显示为本发明中基于 SOI的纵向 SiGe-HBT制备过程中发射区和各个区电极形 成的结构示意图。
图 3 显示为本发明中所制备的基于 SOI的纵向 SiGe-HBT的结构示意图。 元件标号说明
11 SOI半导体衬底
110、 311 背衬底
111、 312 埋氧层
l l lu、 l l lv 二氧化硅隔离层
112 顶层硅
12、 313 背栅极层
13 沟槽
14 多晶娃集电区
15、 317 电荷反型层
16、 314 基区
160 本征 SiGe层
161 嫁接基区
162 P+多晶硅外基区
162u P+多晶硅外基区悬臂
17 P-Si盖帽层
18 N+多晶硅发射区
19 硅化物
20 基极
21 集电极
22 发射极 顶层硅上薄埋氧层
SOI衬底中薄埋氧层
衬底偏压 具体实施方式
以下通过特定的具体实例说明本发明的实施方式， 本领域技术人员可由本说明书所揭露 的内容轻易地了解本发明的其他优点与功效。 本发明还可以通过另外不同的具体实施方式加 以实施或应用， 本说明书中的各项细节也可以基于不同观点与应用， 在没有背离本发明的精 神下进行各种修饰或改变。
请参阅图 2a至图 2d、 图 2el至图 2e2、 2g以及图 3。 需要说明的是， 本实施例中所提 供的图示仅以示意方式说明本发明的基本构想， 遂图式中仅显示与本发明中有关的组件而非 按照实际实施时的组件数目、 形状及尺寸绘制， 其实际实施时各组件的型态、 数量及比例可 为一种随意的改变， 且其组件布局型态也可能更为复杂。
下面结合说明书附图进一步说明本发明提供的一种基于 SOI的纵向 SiGe-HBT及其制备 方法， 为了示出的方便附图并未按照比例绘制， 特此述明。
实施例一
对照附图 2a至图 2d、 图 2el 至图 2e2、 以及图 2g， 本发明提供一种基于 SOI 的纵向 SiGe-HBT的制备方法， 包括以下几个步骤：
步骤一： 如图 2a所示， 提供一个 SOI半导体衬底 11， 包括背衬底硅 110、 埋氧层 111 和顶层硅 112， 其中所述 SOI 半导体衬底 11 是常规 SOI 起始晶片， 埋氧层 111 厚度为 100nm〜200nm， 顶层硅 112的厚度为 50nm〜100nm。
步骤二： 如图 2b所示， 通过离子注入技术， 在所述背衬底硅 110与埋氧层 111界面上 形成包含第一导电型掺杂剂的背栅极层 12。 在本实施例中， 所述第一导电型掺杂剂为 P 型 掺杂剂硼， 一般半导体掺杂用离子注入机的能量范围为 20〜400千电子伏， 硼离子注入硅的 注入深度一般在 1微米以下， 因此适当控制注入机的能量范围， 使注入的硼离子正好达到背 衬底硅 110与埋氧层 111 界面形成一层高掺杂浓度的背栅极层 12， 其掺杂的浓度大于 1019 cm"3, 根据所要求的制备器件的性能， 该值可以灵活改变。 注意的是： 所述背栅极层 12 需 要重掺杂， 这样衬底上偏压才能全部等效于施加在背栅极层 12。 否则， 背栅极层 12轻掺杂 时， 一部分电压使得背栅极层 12产生耗尽层， 从而浪费了部分衬底偏压。
步骤三： 如图 2c所示， 在所述 SOI半导体衬底上刻蚀出一沟槽 13， 并使所述沟槽 13 的深度大于所述顶层硅 112厚度并小于所述顶层硅 112与埋氧层 111的总厚度， 也即所刻蚀 的沟槽 13底部位于 SOI半导体衬底 11埋氧层 111中。 形成沟槽的具体工艺如下：
a) 在所述 SOI半导体衬底 11顶层硅 112上进行常规的光刻工艺， 将掩膜板上沟槽状的 图形复制到所述 SOI半导体衬底 11顶层硅 112上；
b) 利用离子束刻蚀工艺并按照步骤 a) 中的光刻图形在所述 SOI半导体衬底 11的顶层 硅 112及埋氧层 111上刻蚀出沟槽 13， 沟槽 13底部为一减薄的埋氧层 （也就是原来埋氧层 111刻蚀剩余的一部分） 。
利用离子束刻蚀各向异性及容易控制的特性， 对刻蚀的沟槽能够精确地控制。 具体地， 对 SOI半导体衬底 11埋氧层 111进行刻蚀后， 所剩余的部分埋氧层厚度为 10nm〜20nm， 也即所刻蚀的沟槽底部的埋氧层厚度。
步骤四： 如图 2d所示， 在所述沟槽 13 (图 2d中未示出） 底部形成包含第二导电类型 掺杂剂的多晶硅集电区 14， 以使所述背衬底 110被施加偏压时， 在所述沟槽 13底部的埋氧 层 111和所述多晶硅集电区 14界面形成反型电荷层 15作为次集电区。
其中， 形成多晶硅集电区 14的具体工艺如下：
a) 利用化学气相沉积 （CVD) 技术在步骤三中所形成的沟槽 13中生长多晶硅直至与 沟槽 13相对两侧的 SOI顶硅 112上表面持平；
b) 利用离子注入技术在步骤 a) 中靠近该沟槽 13中多晶硅上方区域对所述多晶硅进 行掺杂以形成集电区 14。
具体地， 该步骤中所述第二导电类型掺杂剂为磷， 且对多晶硅进行的是轻掺杂以形成集 电区 14， 掺杂浓度为 1016cm- 3〜1017cm- 3。 具体地， 对背衬底 110 施加偏压时， 所述沟槽 13 底部的埋氧层 111 和所述多晶硅集电区 14 界面形成反型电荷层 15 的厚度为 10nm〜 20nm。 值得注意的是： 由于顶层硅 112 膜极薄只有几十纳米左右， 无法采用离子注入技术 精确控制掺杂要求。 但沟槽 13 中生长的多晶硅的厚度可以达到一百多个纳米， 即可利用离 子注入技术实现掺杂。 可以将注入深度控制在靠近沟槽 13底部埋氧层 111 的上方， 由于离 子注入剂量呈高斯分布， 在靠近沟槽 13底部埋氧层 111 的多晶硅掺杂浓度基本上可以达到 所要求的 1017cm- 3， 然后依次向上剂量呈明显下降趋势， 使得沟槽 13 中多晶硅的掺杂浓度 形成从下往上递减的梯度。 此结构类似与两层集电极结构 （集电极和次集电极） ， 次集电极 的重掺杂可以有效减小集电极电阻。
步骤五： 采用选择性外延工艺在所述多晶硅集电区 14 上形成基区 16， 且所述基区 16 包括： 本征 SiGe基区 160、 嫁接基区 161、 以及形成于所述嫁接基区 161之上的包含第一导 电型掺杂剂的 P+多晶硅外基区 162。 具体地， 所述嫁接基区 161为多晶 SiGe层， 所述 P+多 晶硅外基区 162的掺杂剂为硼。 该步骤的具体工艺如下：
如图 2el-2e2所示， 首先在部分多晶硅集电区 14和 SOI衬底顶层硅 112上依次生长一 层二氧化硅层 l l lu、 一层 P+多晶硅外基区 162; 然后， 用各向异性干法刻蚀刻出发射区窗 口 （在二氧化硅层 l l lu和 P+多晶硅外基区 162层） ； 接着通过湿法刻蚀氧化层等方法完成 P+多晶硅外基区悬臂 162u， 并制备出二氧化硅隔离层 l l lv; 最后， 本征 SiGe基区 160是通 过选择外延生长， 在裸露的多晶硅集电区 14上生长出本征 SiGe基区层 160， 在 P+多晶硅外 基区悬臂 162u下生长多晶 SiGe层， 形成一个嫁接基区 161， 当嫁接基区 161和本征 SiGe 基区 160 接触后， 生长停止。 该方法的特点是： P+多晶硅外基区 162 在本征 SiGe 基区层 160外延之前形成， 这样就不需要对 SiGe外延层进行注入， 避免了瞬态增强扩散。
步骤六： 如图 2f， 首先在所述本征 SiGe基区层 160上生长 P-Si盖帽层 17， 且在所述 P-Si盖帽层上形成 N+多晶硅发射区 18， 掺杂剂为磷； 然后在步骤五中所述 P+多晶硅外基区 162、 多晶硅集电区 14、 N+多晶硅发射区 18的裸露部分上分别形成有硅化物 19。 该步骤中 均采用常规半导体工艺， 在 P-Si盖帽层 17上化学气相沉积 （CVD) —层多晶硅， 然后制作 一道掩膜板， 正光刻胶进行多晶硅离子注入在发射极开口进行 n+重掺杂注入形成发射区。 多 晶硅工艺不仅与 SOI-CMOS多晶硅栅工艺相兼容， 还可以提高发射区注入效率， 减小器件 的有效面积， 提高集成度。 在注入完成之后， 再进行热退化， 促进多晶硅发射区向基区扩散 形成浅发射结。
步骤七： 如图 2g所示， 在所述 P+多晶硅外基区 162、 多晶硅集电区 14、 N+多晶硅发射 区 18的裸露部分的硅化物 19上依次形成有金属接触电极， 以分别形成基极 20、 集电极 21、 发射极 22， 且所述集电极 21与本征 SiGe基区 160、 发射区 18与外基区 162、 外基区 162与部分 SOI半导体衬底顶层硅 112之间、 以及其它裸露的有源层和硅化物上形成有二氧 化硅隔离层 （图 2g中与埋氧层图案相同的部分， 未示出） 。 该步骤中基极 20、 集电极 21、 发射极 22以及各自对应的硅化物的形成工艺和现有半导体工艺技术相同， 不在详细写出。
本领域技术人员可以理解的是， 在本实施例中以制备基于 SOI的 NPN型纵向 SiGe- HBT为示例说明了本发明的制备方法， 但是本发明的方案同样适用于基于 SOI的 PNP型纵 向 SiGe- HBT的制备， 而此时背栅极层 12和外基区 162包含的是第二导电型的 P型掺杂 剂， 多晶硅集电区 14和多晶硅发射区 18包含的是第一导电类型的 N型掺杂剂。
本实施例中提供了一种基于 SOI的纵向 SiGe-HBT的制备方法， 将普通的厚埋氧层的常 规 SOI半导体衬底作为起始晶片， 在其特定区域制作薄埋氧层， 并在薄埋氧层上制作 HBTo 该器件工作时， 通过向 NPN型 HBT施加背栅正电压使得在接近薄埋氧层的上表面 形成电荷反型层作为次集电区， 该层成为集电极电流的低阻抗导通渠道， 从而显著减小集电 区电阻， 提高截止频率。 同时， 本发明的器件制备工艺简单， 在特定区域减薄埋氧层， 成功 将所需的衬底偏压降至 CMOS工艺中典型的 3V甚至更小， 这对实现 SiGe-HBT与 SOI- CMOS的集成工艺的兼容有重要意义。 实施例二
本发明还提供一种基于 SOI的纵向 SiGe-HBT结构， 如图 3所示， 包括：
SOI半导体衬底 11， 其背衬底硅 110与埋氧层 111界面上形成有包含第一导电型掺杂剂 的背栅极层 12， 且所述 SOI半导体衬底 11上具有一沟槽 13， 所述沟槽 13的深度大于所述 SOI半导体衬底 11的顶层硅 112厚度并小于所述顶层硅 112与埋氧层 111的总厚度；
所述沟槽 13底部形成有包含第二导电类型掺杂剂的多晶硅集电区 14， 以使所述背栅极 层 12被施加偏压 Vs (2v〜4v) 时， 在所述沟槽 13底部的埋氧层 111和所述多晶硅集电区 14界面形成反型电荷层 15作为次集电区；
所述多晶硅集电区 14和 SOI半导体衬底 11顶层硅 112上形成有基区 16， 所述基区 16 包括： 本征 SiGe层 160、 嫁接基区 161、 以及位于所述嫁接基区 161之上的包含第一导电型 掺杂剂外基区 162;
所述本征 SiGe层 160上形成 P-Si盖帽层 17， 且所述 P-Si盖帽层 17上形成有包含第二 导电型掺杂剂的多晶硅发射区 18;
所述多晶硅集电区 14、 多晶硅发射区 18、 基区 16上依次形成有集电极 21、 发射极 22、 基极 20， 且所述集电极 21与本征 SiGe基区 160、 发射区 18与外基区 162、 外基区 162 与部分 SOI半导体衬底顶层硅 112之间、 以及其它裸露的有源层和硅化物上形成有二氧化硅 隔离层 （图 3中与埋氧层图案相同的部分， 未示出） 。
具体地， 所述第一导电型掺杂剂为 P型掺杂剂时， 所述第二导电型掺杂剂为 N型掺杂 剂， 或者所述第一导电型掺杂剂为 N型掺杂剂时， 所述第二导电掺杂剂为 P型掺杂剂， 所 述 P型掺杂剂为硼， 所述 N型掺杂剂为磷； 所述包含第一导电型掺杂剂的背栅极层为重掺 杂， 且掺杂浓度大于 1019 cm-3, 所述包含第二导电类型掺杂剂的集电区为轻掺杂， 且掺杂浓 度为 1016cm-3〜1017cm-3。
更具体地， 所述 SOI衬底的埋氧层厚度为 100nm〜200nm， 所述 SOI半导体衬底顶层硅 的厚度为 50nm〜100nm， 所述沟槽底部的埋氧层厚度为 10nm〜20nm; 所述在依次形成基 极、 集电极、 发射极的外基区、 集电区、 发射区的裸露部分上分别形成有硅化物， 所述外基 区、 集电区、 发射区上裸露的硅化物上依次形成有金属接触电极； 所述外基区为重掺杂的多 晶硅， 所述嫁接基区为多晶 SiGe层。
本领域技术人员可以理解的是， 在本实施例中以制备的基于 SOI的 NPN型纵向 SiGe- HBT为示例说明了本发明结构， 但是本发明的方案同样适用于基于 SOI的 PNP型纵向 SiGe- HBT的制备， 而此时背栅极层 12和外基区 162包含的是第二导电型的 P型掺杂剂， 多晶硅集电区 14和多晶硅发射区 18包含的是第一导电类型的 N型掺杂剂。
综上所述， 本发明为了进一步降低衬底偏压、 提高器件工作的稳定性和寿命、 以及使 SiGe- HBT与普通 SOI-CMOS工艺更好的兼容， 本发明对器件的结构及工艺进行了改进， 提 出了一种基于超薄 SOI纵向 SiGe-HBT及其制备方法。 通过将普通的厚埋氧层的常规 SOI半 导体衬底作为起始晶片， 在其特定区域制作薄埋氧层， 并在薄埋氧层上制作了 HBT。 该器 件工作时， 通过向 NPN型 SiGe-HBT施加背栅正电压使得在接近薄埋氧层的上表面形成电 荷反型层作为次集电区， 该层成为集电极电流的低阻抗导通渠道， 从而显著减小集电区电 阻， 提高截止频率。 同时， 本发明的器件制备工艺简单， 在特定区域减薄埋氧层， 成功将所 需的衬底偏压降至 CMOS工艺中典型的 3V甚至更小， 这对实现 SiGe-HBT与 SOI-CMOS 的集成工艺的兼容有重要意义。 所以， 本发明有效克服了现有技术中的种种缺点而具高度产 业利用价值。
上述实施例仅例示性说明本发明的原理及其功效， 而非用于限制本发明。 任何熟悉此技 术的人士皆可在不违背本发明的精神及范畴下， 对上述实施例进行修饰或改变。 因此， 举凡 所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等 效修饰或改变， 仍应由本发明的权利要求所涵盖。

Claims

权利要求书 、 一种基于 SOI的纵向 SiGe-HBT的制备方法， 其特征在于：
1 ) 提供一包括背衬底硅、 埋氧层和顶层硅的 SOI半导体衬底；
2) 通过离子注入技术， 在所述背衬底硅与埋氧层界面上形成包含第一导电型掺杂剂 的背栅极层；
3 ) 在所述 SOI 半导体衬底上刻蚀出一沟槽， 并使所述沟槽的深度大于所述顶层硅 厚度并小于所述顶层硅与埋氧层的总厚度；
4) 在所述沟槽底部形成包含第二导电类型掺杂剂的多晶硅集电区， 以使所述背栅极 层被施加偏压时， 在所述沟槽底部的埋氧层和所述多晶硅集电区界面形成反型电荷层作 为次集电区；
5) 在所述多晶硅集电区上形成基区， 且所述基区包括： 本征 SiGe层、 嫁接基区、 以及形成于所述嫁接基区之上的包含第一导电型掺杂剂的外基区；
6) 在所述本征 SiGe层上形成发射极盖帽层， 且在所述发射极盖帽层上形成包含第 二导电型掺杂剂的发射区；
7) 在所述多晶硅集电区、 发射区、 基区上依次形成集电极、 发射极、 基极。 、 根据权利要求 1所述的基于 SOI的纵向 SiGe-HBT的制备方法， 其特征在于： 所述第一 导电型掺杂剂为 P型掺杂剂时， 所述第二导电型掺杂剂为 N型掺杂剂， 或者所述第一导 电型掺杂剂为 N型掺杂剂时， 所述第二导电掺杂剂为 P型掺杂剂。 、 根据权利要求 2所述的基于 SOI的纵向 SiGe-HBT的制备方法， 其特征在于： 所述 P型 掺杂剂为硼， 所述 N型掺杂剂为磷。 、 根据权利要求 1所述的基于 SOI的纵向 SiGe-HBT的制备方法， 其特征在于： 所述包含 第一导电型掺杂剂的背栅极层为重掺杂， 且掺杂浓度大于 1019 cm- 3 。 、 根据权利要求 4所述的基于 SOI的纵向 SiGe-HBT的制备方法， 其特征在于： 所述形成 重掺杂的背栅极层的离子注入工艺是在 SOI半导体衬底顶层硅上进行的。 、 根据权利要求 1所述的基于 SOI的纵向 SiGe-HBT的制备方法， 其特征在于： 所述形成 沟槽和多晶硅集电区的步骤包括：
a) 在所述 SOI半导体衬底顶层硅上进行常规的光刻工艺， 将掩膜板上沟槽状的图形 复制到所述 SOI半导体衬底顶层硅上；
b) 利用离子束刻蚀工艺并按照步骤 a) 中的光刻图形在所述 SOI 半导体衬底的顶 层硅及埋氧层上刻蚀出沟槽， 沟槽底部为一减薄的埋氧层；
c) 利用化学气相沉积技术在所述沟槽中生长多晶硅直至与所述 SOI顶层硅上表面 持平；
d) 利用离子注入技术在靠近该沟槽中多晶硅上方区域对所述多晶硅进行掺杂以形 成集电区。 、 根据权利要求 6所述的基于 SOI的纵向 SiGe-HBT的制备方法， 其特征在于： 所述步骤 d) 中对所述的集电区的掺杂为轻掺杂， 且掺杂浓度为 1016cm- 3〜1017cm- 3。 、 根据权利要求 7所述的基于 SOI的纵向 SiGe-HBT的制备方法， 其特征在于： 所述形成 轻掺杂的集电区， 其掺杂浓度值自下向上递减， 且呈高斯分布。 、 根据权利要求 1所述的基于 SOI的纵向 SiGe-HBT的制备方法， 其特征在于： 所述 SOI 衬底的埋氧层厚度为 100nm〜200nm， 所述 SOI衬底顶层硅的厚度为 50nm〜100nm。 0、 根据权利要求 1所述的基于 SOI的纵向 SiGe-HBT的制备方法， 其特征在于： 所述沟槽 底部的埋氧层厚度为 10nm〜20nm。 1、 根据权利要求 1所述的基于 SOI的纵向 SiGe-HBT的制备方法， 其特征在于： 所述在依 次形成基极、 集电极、 发射极的外基区、 集电区、 发射区的裸露部分上分别形成有硅化 物。 、 根据权利要求 11所述基于 SOI的的纵向 SiGe-HBT的制备方法， 其特征在于： 所述外 基区、 集电区、 发射区上裸露的硅化物上依次形成有金属接触电极。 3、 根据权利要求 1所述的基于 SOI的纵向 SiGe-HBT, 其特征在于： 所述外基区为重掺杂 的多晶硅， 所述嫁接基区为多晶 SiGe层。 、 一种基于 SOI的纵向 SiGe-HBT， 其特征在于， 包括：
SOI 半导体衬底， 其背衬底硅与埋氧层界面上形成有包含第一导电型掺杂剂的背栅 极层， 且所述 SOI半导体衬底上具有一沟槽， 所述沟槽的深度大于所述 SOI半导体衬底 的顶层硅厚度并小于所述顶层硅与埋氧层的总厚度；
所述沟槽底部形成有包含第二导电类型掺杂剂的多晶硅集电区， 以使所述背栅极层 被施加偏压时， 在所述沟槽底部的埋氧层和所述多晶硅集电区界面形成反型电荷层作为 次集电区；
所述多晶硅集电区和 SOI 半导体衬底顶层硅上形成有基区， 所述基区包括： 本征 SiGe层、 嫁接基区、 以及位于所述嫁接基区之上的包含第一导电型掺杂剂外基区；
所述本征 SiGe层上形成有发射极盖帽层， 且所述发射极盖帽层上形成有包含第二导 电型掺杂剂的发射区；
所述集电区、 发射区、 基区上依次形成有集电极、 发射极、 基极， 且所述集电极与 基区、 发射区与外基区、 外基区与部分 SOI 半导体衬底顶层硅之间、 以及其它裸露的有 源层和硅化物上形成有二氧化硅隔离层。 、 根据权利要求 13所述的基于 SOI的纵向 SiGe-HBT， 其特征在于： 所述第一导电型掺 杂剂为 P型掺杂剂， 所述第二导电型掺杂剂为 N型掺杂剂， 或者所述第一导电型掺杂剂 为 N型掺杂剂， 所述第二导电掺杂剂为 P型掺杂剂。 、 根据权利要求 15所述的基于 SOI的纵向 SiGe-HBT， 其特征在于： 所述 P型掺杂剂为 硼， 所述 N型掺杂剂为磷。 、 根据权利要求 14所述的基于 SOI的纵向 SiGe-HBT, 其特征在于： 所述包含第一导电 型掺杂剂的背栅极层为重掺杂， 且掺杂浓度大于 1019 cm- 3 。 、 根据权利要求 14所述的基于 SOI的纵向 SiGe-HBT, 其特征在于： 所述包含第二导电 类型掺杂剂的集电区为轻掺杂， 且掺杂浓度为 1016cm- 3〜1017cm- 3。 、 根据权利要求 14所述的基于 SOI的纵向 SiGe-HBT, 其特征在于： 所述 SOI衬底的埋 氧层厚度为 100nm〜200nm， 所述 SOI半导体衬底顶层硅的厚度为 50nm〜100nm。 、 根据权利要求 14所述的基于 SOI的纵向 SiGe-HBT, 其特征在于： 所述沟槽底部的埋 氧层厚度为 10nm〜20nm。 、 根据权利要求 14所述的基于 SOI的纵向 SiGe-HBT, 其特征在于： 所述在依次形成基 极、 集电极、 发射极的外基区、 集电区、 发射区的裸露部分上分别形成有硅化物。 、 根据权利要求 21所述的基于 SOI的纵向 SiGe-HBT, 其特征在于： 所述外基区、 集电 区、 发射区上裸露的硅化物上依次形成有金属接触电极。 、 根据权利要求 14所述的基于 SOI的纵向 SiGe-HBT, 其特征在于： 所述外基区为重掺 杂的多晶硅， 所述嫁接基区为多晶 SiGe层。
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