CN102800590B - 一种基于SOI的SiGe-HBT晶体管的制备方法 - Google Patents
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Abstract
本发明提出了一种基于SOI的SiGe-HBT晶体管的制备方法，该制备方法通过在基于SOI的SiGe-HBT工艺流程中增加使用一个特定的光刻版，将外基区注入限定在指定的区域，有效解决了薄膜SOI上（小于等于150nm）的SiGeBJT器件的集电极电阻大幅增加和最高截止频率Ft参数明显降低的问题。同时，相对于增大集电区注入剂量和掺杂浓度的其它方法，该方法避免了集电区掺杂浓度增加导致的器件耐压降低。此外，该制备工艺简单，易于实现。
Description
技术领域
本发明属于固体电子与微电子领域，涉及一种SiGe双极晶体管的制备方法，特别是涉及一种基于SOI的SiGe双极晶体管（SiGe-HBT）的制备方法。
背景技术
由于现代通信对高频带下高性能、低噪声和低成本的RF组件的需求，传统的Si材料器件无法满足性能规格、输出功率等新的要求。在Si材料中引入Ge作为双极晶体管的基极形成的硅锗异质结双极晶体管（SiGe-HBT）则以低成本、高性能的潜质，受到市场的青睐。同样条件下，SiGe器件比Si器件频率高、速度快、噪声低、电流增益高，适合于高频应用。SiGeHBT工艺属于硅基技术，与Si器件工艺、BICMOS工艺有很好的兼容性，SiGe BICMOS工艺为功放与逻辑控制电路的集成提供极大的便利，也降低了工艺成本。
SOI(Silicon On Insulator)是指绝缘体上硅技术。寄生电容电容小，使得SOI器件拥有高速度和低功耗。SOI CMOS器件的全介质隔离彻底消除了体硅CMOS器件的寄生闩锁效应，SOI全介质隔离使得SOI技术集成密度高以及抗辐照特性好。SOI技术广泛应用于射频、高压、抗辐照等领域。因此，将SiGe HBT工艺和SOI工艺结合，制造更高性能的基于SOI的SiGeBICMOS器件，成为一个新的器件研究方向。
SiGe-HBT传统制造工艺中，在发射极刻蚀成型之后，外基区的自对准注入掺杂是必要的一步工艺，用来减小基区电阻。由于SiGe外延层较薄，外基区自对准注入掺杂往往会穿透SiGe外延层，注入到基区下方的集电区中，使部分外基区先下延伸到集电区，在集电区中形成额外的P型基区。对于体硅工艺和厚膜SOI工艺，由于集电区纵向宽度大，电流会向下经集电区下部的重掺杂埋层区至侧方的重掺杂集电区引出，因此这个额外基区对集电区电阻的影响可以忽略。但对于薄膜SOI工艺，因为顶层硅膜很薄（小于0.15um），集电区纵向宽度小，外基区注入向下延伸形成的额外基区将会导致SiGe-HBT器件的集电极电阻大幅增加和最高截止频率Ft参数明显降低。
因此，如何提出一种改进的基于SOI的SiGe-HBT的制备方法，以解决传统HBT制造工艺用于薄膜SOI工艺时，外基区注入向下延伸形成的额外基区将会导致SiGe-HBT器件的集电极电阻大幅增加和最高截止频率Ft参数明显降低、以及由于集电区掺杂浓度增加导致的器件耐压降低的问题，成为目前亟待解决的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于SOI的SiGe-HBT的制备方法，用于解决现有技术中HBT制造工艺用于薄膜SOI工艺时，外基区注入向下延伸形成的额外基区将会导致SiGe-HBT器件的集电极电阻大幅增加和最高截止频率Ft参数明显降低、以及由于集电区掺杂浓度增加导致的器件耐压降低的问题。
为实现上述目的及其他相关目的，本发明提供一种基于SOI的SiGe-HBT的制备方法，所述方法至少包括：
1）提供一包括衬底硅、埋层氧化硅和顶层硅的SOI衬底，采用离子注入工艺在所述顶层硅中进行N+型掺杂，以形成集电区，并在所述集电区周缘形成浅沟槽隔离；
2）在所述顶层硅上制备第一氧化硅层，在所述第一氧化硅层上制备第一多晶硅层，然后利用第一掩膜板在所述第一多晶硅层上进行光刻及刻蚀直至暴露出下方的集电区，以形成基区窗口；
3）利用选择性外延工艺在所述基区窗口以及刻蚀剩下的所述第一多晶硅层上制备SiGe外延层，以形成基区和外基区；
4）在所述SiGe外延层上制备第二氧化硅层，在所述第二氧化硅层上制备氮化硅层，然后在所述基区窗口区域内的所述氮化硅层上进行光刻及刻蚀直至暴露出下方的基区，以形成发射区窗口；
5）在所述氮化硅层上制备N+型掺杂的第二多晶硅层，直至沉积在所述发射区窗口中的第二多晶硅层的厚度大于所述氮化硅层和第二氧化硅层的总厚度；
6）在所述第二多晶硅层表面旋涂光刻胶对其进行光刻及刻蚀工艺，以刻蚀掉除覆盖在所述发射区窗口上方之外的其它第二多晶硅；继续以光刻胶为掩膜，对所述氮化硅层和第二氧化硅层进行刻蚀直至暴露出所述外基区，形成以所述氮化硅层和第二氧化硅层为侧墙隔离的发射区，最后去除所述光刻胶；
7）在所述步骤6）中的外基区、基区以及发射区上表面旋涂光刻胶，并利用第二掩膜版对该光刻胶进行曝光、显影；然后以剩余光刻胶为掩膜，利用离子注入工艺，对所述外基区进行P+型掺杂；
8）去除所述光刻胶，在所述集电区两侧刻蚀出集电极接触区；
9）在所述集电区、发射区以及外基区分别制备硅化物接触面和电极。
可选地，所述SOI衬底中顶层硅为轻掺杂的P型硅，厚度为80nm～150nm；所述第一氧化硅层的厚度为80nm；第二氧化硅层的厚度为45nm；所述氮化硅层的厚度为20nm；第一多晶硅层的厚度为80nm～90nm；第二多晶硅层的厚度为250nm～350nm；所述SiGe外延层的厚度为80nm～150nm。
可选地，所述集电区N+掺杂的浓度为1E16cm-3～5E17cm-3；所述发射区N+掺杂的浓度为1E20cm-3～1E21cm-3；所述基区P型掺杂的浓度为1E19cm-3～1E20cm-3。
可选地，所述N+型掺杂的杂质离子为磷、锑、或砷；所述P+型掺杂的杂质离子为硼、铟、镓、铝、或氟化硼。
可选地，所述步骤7）中采用的第二掩膜版与所述步骤2）中采用的第一掩膜版相同，且所述第二掩膜版将外基区注入限定在预定的区域。
如上所述，本发明的一种基于SOI的SiGe-HBT的制备方法，具有以下有益效果：
该制备方法通过在基于SOI的SiGe-HBT工艺流程中增加使用一个特定的光刻版，将外基区注入限定在指定的区域，有效解决了薄膜SOI上（小于等于150nm）的SiGe BJT器件的集电极电阻大幅增加和最高截止频率Ft参数明显降低的问题。同时，相对于增大集电区注入剂量和掺杂浓度的其它方法，该方法避免了集电区掺杂浓度增加导致的器件耐压降低。此外，该制备工艺简单，易于实现。
附图说明
图1a～1m显示为本发明中制备基于SOI的SiGe-HBT的工艺流程截面图。
图2a～2b显示为本发明中基于SOI的SiGe-HBT制造工艺改进前后的最高截止频率Ft结果对比图。
元件标号说明
11 SOI衬底
110 衬底硅
111 埋层氧化硅
112 顶层硅
1120 集电极
12 浅槽隔离（STI）
13 第一氧化硅层
14 第一多晶硅层
15、23 光刻胶
16 第一掩膜版
160、240 透光区
161、241 遮光区
17 基区窗口
18 SiGe外延层
180 基区
181 外基区
19 第二氧化硅层
20 氮化硅层
21 发射极窗口
22 第二多晶硅层
220 发射区
24 第二掩膜版
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅1a至图1m、图2a至图2b。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例
对照附图1a至图1m，本发明提供一种基于SOI的纵向SiGe-HBT的制备方法，包括以下几个步骤：
步骤一：如图1a至图1b所示，提供一个SOI衬底11，包括背衬底硅110、埋层氧化硅111和顶层硅112，其中所述SOI衬底11是常规SOI起始晶片，所述埋层氧化硅111厚度为100nm～200nm，所述顶层硅112的厚度为50nm～150nm。本实施例中所述埋层氧化硅111的厚度暂选为150纳米，所述顶层硅112的厚度暂选为100nm，但并不限于此，在其它实施例亦可为其它厚度，例如埋层氧化硅111的厚度可取100nm、120nm、180nm、或200nm等，顶层硅112的厚度可取50nm、80nm、100nm、120nm、或150nm等。然后，采用离子注入工艺在所述顶层硅112中进行N+型掺杂以形成集电区1120，并在所述集电区1120周缘形成浅沟槽隔离（STI）12。所述N+型集电区1120的掺杂离子为磷和砷，且掺杂浓度为1E16cm-3～5E17cm-3，但并不限于此，在其它实施例中，亦可选用其它N型掺杂剂。
需要说明的是，所述SOI衬底11的顶层硅112为轻掺杂的P型硅，本发明通过在所述轻掺杂的P型硅中注入N+型杂质形成N阱区作为集电区1120（图中仅以N+阱区集电区示出）。
步骤二：如图1c至1d所示，采用热氧化工艺在所述集电区1120上制备第一氧化硅层13，该第一氧化硅层13的厚度为80nm；然后采用低压化学汽相淀积（LPCVD）或等离子体增强化学气相沉积工艺（PECVD）在所述第一氧化硅层13上制备第一多晶硅层14，该第一多晶硅层14的厚度为800nm～900nm，本实施例中暂选为825nm。
接着在所述第一多晶硅层14表面旋涂一层粘附性好、厚度适当、均匀的光刻胶15，所用光刻胶15为负性光刻胶，光照后形成不可溶物质，例如采用聚乙烯醇月桂酸酯等作为光敏材料。所述光刻胶的典型厚度小于3μm，本实施例暂选为2μm，在其它实施例中，亦可以选用其它合适的厚度，特此声明。然后利用第一掩膜版16（包括透光区160和遮光区161）对所述光刻胶15进行曝光、显影等工艺将需要刻蚀掉的第一多晶硅层14上方的光刻胶15去除。然后以所述光刻胶15为掩膜，对所述第一多晶硅层14和第一氧化硅层13就行干法或湿法刻蚀，直至露出下方的集电区1120，以形成基区窗口17。所述刻蚀方法采用本领域技术人员所公知的技术，在此不再赘述。
需要说明的是，本实施例中制备的第一多晶硅层14为后续步骤中在其表面制备的SiGe外延层18提供结构匹配的衬底支持，外延材料与衬底材料的晶体结构相同或相近具有晶格常数失配小、结晶性能好、缺陷密度低的优点。
步骤三：如图1e所示，采用选择性外延工艺在所述基区窗口17以及刻蚀剩下的所述第一多晶硅层14上生长一层SiGe外延层18，该SiGe外延层18的厚度为80nm～150nm，本实施例中暂选为100nm。但并不限于此，在其它实施例中所述SiGe外延层18的厚度亦可取80nm、90nm、120nm、或150nm等。所述SiGe外延层18用来作为所述SiGe-HBT的基区180和外基区181，位于基区窗口17中的SiGe外延层18为基区180，所述基区两侧的SiGe外延层18作为外基区181。
步骤四：如图1f至图1g所示，采用磁控溅射工艺或真空蒸发工艺在所述SiGe外延层18上依次制备第二氧化硅层19和氮化硅层20，本实施例中所制备的第二氧化硅层19的厚度为45nm，所制备的氮化硅层20的厚度为20nm，但并不限于此，在其它实施例中，所述第二氧化硅层19和氮化硅层20的厚度可以根据所制备的器件的性能的不同也改变。然后在所述基区窗口17区域内的所述氮化硅层20上进行光刻及刻蚀直至暴露出下方的SiGe外延层18也即基区180，以形成发射区窗口21。
步骤五：如图1h所示，利用低压化学汽相淀积（LPCVD）或等离子体增强化学气相沉积工艺（PECVD）在所述氮化硅层20上及发射区窗口21中制备第二多晶硅层22，并同时对所述第二多晶硅层22进行N+掺杂，直至沉积在所述发射区窗口21中的第二多晶硅层22的厚度大于所述氮化硅层20和第二氧化硅层19的总厚度；所述第二多晶硅层22的厚度为250nm～350nm，本实施例中暂选为300nm，但并不限于此，在其它实施例中亦可选250nm、280nm、300nm、320nm、或350nm等厚度。所述第二多晶硅22中N+掺杂的杂质可以为磷或砷，本实施例中暂选为砷；掺杂砷的浓度为1E20cm-3～1E21cm-3。
步骤六：如图1i所示，在所述第二多晶硅层22表面旋涂光刻胶23进行光刻及刻蚀工艺，以刻蚀掉除覆盖在所述发射区窗口21上方之外的其它第二多晶硅层22，本步骤中具体光刻工艺为：
首先，在所述第二多晶硅层22表面旋涂一层粘附性好、厚度适当、均匀的负性光刻胶23，然后利用第二掩膜版对所述光刻胶23进行曝光、显影等工艺将需要刻蚀掉的第二多晶硅层22上方的光刻胶23显影掉，而所述发射区窗口21上方的光刻胶23保留。
其次，以剩余光刻胶23为掩膜，对所述第二多晶硅层22进行干法或湿法刻蚀，直至露出下方的氮化硅层20；继续以光刻胶23为掩膜，对所述氮化硅层20和第二氧化硅层19进行刻蚀直至暴露出所述外基区181和部分基区180，同时形成以所述氮化硅层20和第二氧化硅层19作为侧墙隔离的发射区220；最后去除光刻胶23。
步骤七：如图1j至图1k所示，在所述步骤6）中的外基区181、基区180以及发射区220上表面再次旋涂负性光刻胶23，并利用第二掩膜版24（包括透光区240和遮光区241）对该光刻胶23进行曝光、显影；所述第二掩膜版24与所述步骤二中的第一掩膜版16具有相同的图案。然后以剩余光刻胶23为掩膜，利用离子注入工艺，对所述外基区进行P+型掺杂；所述P+型掺杂的杂质离子为硼、铟、镓、铝、或氟化硼，本实施例中暂选为氟化硼，但并不限于此，在其它实施例中亦可选为其它P型掺杂剂。
步骤八：如图1l所示，去除光刻胶23，从所述外基区181向下依次刻蚀掉部分SiGe外延层18、第一多晶硅层14、以及第一氧化硅层13，露出集电区1120以形成集电极接触区（未示出）。所采用的刻蚀工艺为本领域技术人员所熟知的技术，在此不再赘述。
步骤九：如图1m所示，在所述集电区1120接触区、发射区220以及外基区181裸露处分别制备硅化物接触面（未示出），然后分别在所述硅化物接触面形成有金属电极（未示出），即对应集电区1120、发射区220和外基区181的电极分别为集电极c、发射极e和基极b。该步骤中基极b、集电极c、发射极e以及各自对应的硅化物的形成工艺和现有半导体工艺技术相同，不在详细写出。
至此，所述基于SOI的SiGe-HBT晶体管的制备工艺完成。如图2a至图2b所示，图2a为采用传统外基区的自对准注入掺杂工艺所制备器件的测试图，图2b为采用本发明的工艺所制备器件的测试图，其中横轴Vbe为器件基极和发射极之间的偏压，纵轴分别为截止频率Ft和集电极电流Ic。通过对比可知，本发明通过在工艺流程中增加使用特定的光刻版，将外基区181的离子注入限定在指定的区域，使集电区1120电阻得到极大改善，器件的最高截止频率Ft由原来的16.9GHz大幅提高到31.2GHz，从而器件的性能得到了极大改善。
综上所述，本发明提出了一种基于SOI的SiGe-HBT晶体管的制备方法，该制备方法通过在基于SOI的SiGe-HBT工艺流程中增加使用一个特定的光刻版，将外基区注入限定在指定的区域，有效解决了薄膜SOI上（小于等于150nm）的SiGe BJT器件的集电极电阻大幅增加和最高截止频率Ft参数明显降低的问题。同时，相对于增大集电区注入剂量和掺杂浓度的其它方法，该方法避免了集电区掺杂浓度增加导致的器件耐压降低。此外，该制备工艺简单，易于实现。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (8)
1.一种基于SOI的SiGe-HBT晶体管的制备方法，其特征在于，所述方法至少包括：
1)提供一包括衬底硅、埋层氧化硅和顶层硅的SOI衬底，采用离子注入工艺在所述顶层硅中进行N+型掺杂，以形成集电区，并在所述集电区周缘形成浅沟槽隔离；
2)在所述顶层硅上制备第一氧化硅层，在所述第一氧化硅层上制备第一多晶硅层，然后利用第一掩膜板在所述第一多晶硅层上进行光刻及刻蚀直至暴露出下方的集电区，以形成基区窗口；
3)利用选择性外延工艺在所述基区窗口以及刻蚀剩下的所述第一多晶硅层上制备SiGe外延层，以形成基区和外基区；
4)在所述SiGe外延层上制备第二氧化硅层，在所述第二氧化硅层上制备氮化硅层，然后在所述基区窗口区域内的所述氮化硅层上进行光刻及刻蚀直至暴露出下方的基区，以形成发射区窗口；
5)在所述氮化硅层上制备N+型掺杂的第二多晶硅层，直至沉积在所述发射区窗口中的第二多晶硅层的厚度大于所述氮化硅层和第二氧化硅层的总厚度；
6)在所述第二多晶硅层表面旋涂光刻胶对其进行光刻及刻蚀工艺，以刻蚀掉除覆盖在所述发射区窗口上方之外的其它第二多晶硅；继续以光刻胶为掩膜，对所述氮化硅层和第二氧化硅层进行刻蚀直至暴露出所述外基区，形成以所述氮化硅层和第二氧化硅层为侧墙隔离的发射区，最后去除所述光刻胶；
7)在所述步骤6)中的外基区、基区以及发射区上表面旋涂光刻胶，并利用第二掩膜版对该光刻胶进行曝光、显影；然后以剩余光刻胶为掩膜，利用离子注入工艺，对所述外基区进行P+型掺杂；
8)去除所述光刻胶，在所述集电区两侧刻蚀出集电极接触区；
9)在所述集电区、发射区以及外基区分别制备硅化物接触面和电极。
2.根据权利要求1所述的基于SOI的SiGe-HBT晶体管的制备方法，其特征在于：所述SOI衬底中顶层硅为轻掺杂的P型硅，厚度为80nm～150nm。
3.根据权利要求1所述的基于SOI的SiGe-HBT晶体管的制备方法，其特征在于：所述第一氧化硅层的厚度为80nm；第二氧化硅层的厚度为45nm；所述氮化硅层的厚度为20nm。
4.根据权利要求1所述的基于SOI的SiGe-HBT晶体管的制备方法，其特征在于：第一多晶硅层的厚度为80nm～90nm；第二多晶硅层的厚度为250nm～350nm。
5.根据权利要求1所述的基于SOI的SiGe-HBT晶体管的制备方法，其特征在于：所述SiGe外延层的厚度为80nm～150nm。
6.根据权利要求1所述的基于SOI的SiGe-HBT晶体管的制备方法，其特征在于：所述集电区的掺杂浓度为1E16cm-3～5E17cm-3；所述发射区的掺杂浓度为1E20cm-3～1E21cm-3；所述基区的掺杂浓度为1E19cm-3～1E20cm-3。
7.根据权利要求1所述的基于SOI的SiGe-HBT晶体管的制备方法，其特征在于：所述N+型掺杂的杂质离子为磷、锑或砷；所述P+型掺杂的杂质离子为硼、铟、镓、铝或氟化硼。
8.根据权利要求1所述的基于SOI的SiGe-HBT晶体管的制备方法，其特征在于：所述步骤7)中采用的第二掩膜版与所述步骤2)中采用的第一掩膜版相同，且所述第二掩膜版将外基区注入限定在预定的区域。
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