JPS60225469A - 絶縁基板上ｍｏｓ形電界効果トランジスタ - Google Patents
絶縁基板上ｍｏｓ形電界効果トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体装置の構造に係るもので、特に、絶
縁基板上のＭＯ，Ｓ形電界効果トランジスタに関する。
縁基板上のＭＯ，Ｓ形電界効果トランジスタに関する。
従来、絶縁基板上に形成されるＭｏｓ形電界効果トラン
ジスタは、例えば第１図に示すように構成されている。
ジスタは、例えば第１図に示すように構成されている。
図において、１１は絶縁基板で、この絶縁基板１１上に
は半導体層１２が形成される。この半導体層１２に゛は
、互いに隔てられてソース領域１３およびドレイン領域
１４が形成され、これらソース、ドレイン領域１３．１
４間のチャネル領域Ｚ５上には、ゲート絶縁膜１６を介
してゲート電極１７が形成されている。
は半導体層１２が形成される。この半導体層１２に゛は
、互いに隔てられてソース領域１３およびドレイン領域
１４が形成され、これらソース、ドレイン領域１３．１
４間のチャネル領域Ｚ５上には、ゲート絶縁膜１６を介
してゲート電極１７が形成されている。
ところで、上記のような構成の１ａｏｓ形電界効果トラ
ンジスタＣｖｏｓ ＦＥＴ）では、以下に述べるような
問題点がある。
ンジスタＣｖｏｓ ＦＥＴ）では、以下に述べるような
問題点がある。
まず、第１にチャネル領域が電気的に浮いた状態になっ
ているため、ＭＯＳ ＦＥＴ がオン状態では、ドレイ
ン側の高電界領域で生ずるインパクト アイオニゼイシ
ョン（ｉｍｐａｃｔ １ｏｎｉ −ｚａｔｉｏｎ ）
によって生じた正孔（ホール）がチャネル領域１５に蓄
積されることにょシ、このチャネル領域１５の電位が上
昇してチャネル電流が増加する。このため、第２図に示
すように、静特性にＡ点で示すようなキンク現象が生じ
、安定な動作が得られない欠点がある。
ているため、ＭＯＳ ＦＥＴ がオン状態では、ドレイ
ン側の高電界領域で生ずるインパクト アイオニゼイシ
ョン（ｉｍｐａｃｔ １ｏｎｉ −ｚａｔｉｏｎ ）
によって生じた正孔（ホール）がチャネル領域１５に蓄
積されることにょシ、このチャネル領域１５の電位が上
昇してチャネル電流が増加する。このため、第２図に示
すように、静特性にＡ点で示すようなキンク現象が生じ
、安定な動作が得られない欠点がある。
また、第２に、絶縁基板１１とチャネル領域１５との界
面に正電荷または負電荷が存在する念め、ｎチャネル形
１．（Ｏ８Ｆ］３；Ｔの場合正電荷（ｐチャネル形１７
０８ ＦＥＴの場合は負電荷）があると、絶縁基板１１
近傍のチャネル領域１゛５に反転層が生じて、いわゆる
バックチャネルが形成され、ドレイン・リーク電流の原
因となる欠点があった。
面に正電荷または負電荷が存在する念め、ｎチャネル形
１．（Ｏ８Ｆ］３；Ｔの場合正電荷（ｐチャネル形１７
０８ ＦＥＴの場合は負電荷）があると、絶縁基板１１
近傍のチャネル領域１゛５に反転層が生じて、いわゆる
バックチャネルが形成され、ドレイン・リーク電流の原
因となる欠点があった。
この発明は上記のよ２な事情に鑑みてなされたもので、
その目的とするところは、基板浮遊効果による静特性に
おけるキンク現象およびドレイン・リーク電流の原因と
なるバックチャネルの形成を排除でき、良好なデバイス
特性を有する絶縁基板上ＵＯＳ形電界効果トランジスタ
を提供することである。
その目的とするところは、基板浮遊効果による静特性に
おけるキンク現象およびドレイン・リーク電流の原因と
なるバックチャネルの形成を排除でき、良好なデバイス
特性を有する絶縁基板上ＵＯＳ形電界効果トランジスタ
を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、絶縁基板上に形成されたＭＯＳ ＦＥＴ のチ
ャネル領域下に絶縁膜を介して導電体層を形成したもの
で、この−電体層をチャネル領域と電気的に接続するこ
とにょシ、基板浮遊の原因であるキャリアを上記導電体
層を介して流出させる。また、上記導電体層に負電圧を
印加することによってバックチャネルの形成を防止し、
ドレイン・リーク電流を低減するようにしたものである
。
ために、絶縁基板上に形成されたＭＯＳ ＦＥＴ のチ
ャネル領域下に絶縁膜を介して導電体層を形成したもの
で、この−電体層をチャネル領域と電気的に接続するこ
とにょシ、基板浮遊の原因であるキャリアを上記導電体
層を介して流出させる。また、上記導電体層に負電圧を
印加することによってバックチャネルの形成を防止し、
ドレイン・リーク電流を低減するようにしたものである
。
以下、この発明の一実施例にっ、いて図面を参照して説
明する。第３図（ａ）〜第３図（ｅ）は、シリコン酸化
膜（Ｓｉｎ、）上にｎチャネル形のＭＯＳＦＥＴを形成
する場合の製造工程を示す断面図である。まず、（ａ）
図に示すように、面方位が（１００）のシリコン基板１
８を熱酸化して膜厚が５０００ｉの酸化膜１９を形成し
、この酸化膜１９上にアモルファスシリコンあるいは多
結晶シリコン２０をＣＶＤ法によって３０００人堆積形
成する。そして、この堆積形成したシリコン膜２σをレ
ーザーアニールによって単結晶化する。このとき、単結
晶の面方位は（ｉｏｏ）となった。なお、単結晶化の手
段は、レーザーアニールのほか電子ビームアニール法ヤ
ストリップヒータ法等でも良い。次に、イオン注入法に
よシ、上記単結晶シリコン層２０に５０ ＫｅＶで２
ｘ １０ ／ｃｍ’の濃度でボロンを打ち込みミ高温（
１０００℃）の窒素雰囲気中で２０分間アニールするこ
とにより、層抵抗を５０９／口に低下させ′る。
明する。第３図（ａ）〜第３図（ｅ）は、シリコン酸化
膜（Ｓｉｎ、）上にｎチャネル形のＭＯＳＦＥＴを形成
する場合の製造工程を示す断面図である。まず、（ａ）
図に示すように、面方位が（１００）のシリコン基板１
８を熱酸化して膜厚が５０００ｉの酸化膜１９を形成し
、この酸化膜１９上にアモルファスシリコンあるいは多
結晶シリコン２０をＣＶＤ法によって３０００人堆積形
成する。そして、この堆積形成したシリコン膜２σをレ
ーザーアニールによって単結晶化する。このとき、単結
晶の面方位は（ｉｏｏ）となった。なお、単結晶化の手
段は、レーザーアニールのほか電子ビームアニール法ヤ
ストリップヒータ法等でも良い。次に、イオン注入法に
よシ、上記単結晶シリコン層２０に５０ ＫｅＶで２
ｘ １０ ／ｃｍ’の濃度でボロンを打ち込みミ高温（
１０００℃）の窒素雰囲気中で２０分間アニールするこ
とにより、層抵抗を５０９／口に低下させ′る。
次に、（ｂ）図に示すように、フォトリングラフーニン
グした後、ＣＶＤ法によって８１０． を堆積形成する
。次に、チャネル領域形成予定領域上の上記ｓｉｏ、４
（シリコン酸化膜）ｚｒの一部にＲＩＥ法によって選
択的に開孔を形成すると（ｅ）図に示すようになる。そ
して、ＣＶＤ法によって多結晶シリコンを５ｏｏｏ人堆
積形成し、この多結晶シリコ／層をレーザーアニール法
によって単結晶化する。この時の単結晶シリコン層の面
方位は（１００）である。この単結晶シリコン層にＫＯ
Ｈによってエツチングを施して選択的に除去し、（ｄ）
図に示すよう゛な島状のシリコン領域（シリコン島）２
２を形成する。そして、上記シリコン島２２に従来と同
様にソース領域２３、ドレイン領域２４、およびこれラ
ソース、ドレイン領域２３．２４間のチャネル領域２５
上にゲート絶縁膜２６を介してゲート電極２７が形成さ
れる。
グした後、ＣＶＤ法によって８１０． を堆積形成する
。次に、チャネル領域形成予定領域上の上記ｓｉｏ、４
（シリコン酸化膜）ｚｒの一部にＲＩＥ法によって選
択的に開孔を形成すると（ｅ）図に示すようになる。そ
して、ＣＶＤ法によって多結晶シリコンを５ｏｏｏ人堆
積形成し、この多結晶シリコ／層をレーザーアニール法
によって単結晶化する。この時の単結晶シリコン層の面
方位は（１００）である。この単結晶シリコン層にＫＯ
Ｈによってエツチングを施して選択的に除去し、（ｄ）
図に示すよう゛な島状のシリコン領域（シリコン島）２
２を形成する。そして、上記シリコン島２２に従来と同
様にソース領域２３、ドレイン領域２４、およびこれラ
ソース、ドレイン領域２３．２４間のチャネル領域２５
上にゲート絶縁膜２６を介してゲート電極２７が形成さ
れる。
次に、（ｅ）図に示すように、ＣＶＤ−８ｉｎ、 オヨ
びＢＰＳＧ 膜２８を合わせて８０００λ堆積形戒１−
、コンタクトホール２（ＪＡ〜２ＱＡ冬朋アしてアルミ
配線、９０を施すことによシミ極を取り出すようにして
成る。
びＢＰＳＧ 膜２８を合わせて８０００λ堆積形戒１−
、コンタクトホール２（ＪＡ〜２ＱＡ冬朋アしてアルミ
配線、９０を施すことによシミ極を取り出すようにして
成る。
このような給酸によれば、絶縁基板上に形成されたＩＪ
Ｏ８ＦＥＴのチャネル領域２５下に絶縁膜２１を介して
導電体Ｍ２０を形成し、この導電体層２０をチャネル領
域２５と電気的に接続したので、基板浮遊の原因となる
キャリアを上記半導体層２０を介して流出でき、キンク
現象を防止できる。
Ｏ８ＦＥＴのチャネル領域２５下に絶縁膜２１を介して
導電体Ｍ２０を形成し、この導電体層２０をチャネル領
域２５と電気的に接続したので、基板浮遊の原因となる
キャリアを上記半導体層２０を介して流出でき、キンク
現象を防止できる。
第４図は、上述した製造工程を用いて形成した１７０８
ＦＥＴ にゲート電圧ＶＧとして１ｖ〜５ｖを印加し
た場合の静特性を示している。ここでは、ＭＯＳ ＦＥ
Ｔのチャネル領域２５下の導電体層２０から導出した電
極をソース電極に接続している。なお、チャネル長Ｌ＝
１０μｍ１チャネル幅Ｗ＝１０μｍである。図示するよ
うにキンク現象はなくなり、安定な特性が得られている
。
ＦＥＴ にゲート電圧ＶＧとして１ｖ〜５ｖを印加し
た場合の静特性を示している。ここでは、ＭＯＳ ＦＥ
Ｔのチャネル領域２５下の導電体層２０から導出した電
極をソース電極に接続している。なお、チャネル長Ｌ＝
１０μｍ１チャネル幅Ｗ＝１０μｍである。図示するよ
うにキンク現象はなくなり、安定な特性が得られている
。
第５図は、ドレイン電流とゲート電圧との関係を示して
いる。ここではドレイン電圧とじて５ｖを印加している
。破線は従来の１Ｊ０８ Ｆｌｉ！Ｔ。
いる。ここではドレイン電圧とじて５ｖを印加している
。破線は従来の１Ｊ０８ Ｆｌｉ！Ｔ。
実線はこの発明によるＩＪＯ８Ｆ’ＥＴ の特性を示し
ている。図示するように、ドレイン・リーク電流は従来
の約１／１０００にまで低下できることがわかる。
ている。図示するように、ドレイン・リーク電流は従来
の約１／１０００にまで低下できることがわかる。
なお、上記実施例では、第３図（ａ）に示した工程にお
いては、単結晶シリコン層２０にボロンを注入したが、
ｐ形の不純物であればＡｌ、アンチモン等でも良いのは
もちろんであシ、ｐチャネル形のＭＯＳ ＦＥＴ を形
成す企場合には、ｎ形の不純物、例えばリン、ヒ素尋を
用いれば良い。また、単結晶シリコン層２０への不純物
の導入には拡散法を用いても良い。
いては、単結晶シリコン層２０にボロンを注入したが、
ｐ形の不純物であればＡｌ、アンチモン等でも良いのは
もちろんであシ、ｐチャネル形のＭＯＳ ＦＥＴ を形
成す企場合には、ｎ形の不純物、例えばリン、ヒ素尋を
用いれば良い。また、単結晶シリコン層２０への不純物
の導入には拡散法を用いても良い。
第６図は、この発明の他の実施例を示すもので、上記実
施例においては、ＣＶＤ−８１０，膜２ＩＩＩＣ開孔を
形成してチャネル領域２５と導電体層２０とを接続した
のに対し、 ＣＶＤ−Ｂｉｂ。
施例においては、ＣＶＤ−８１０，膜２ＩＩＩＣ開孔を
形成してチャネル領域２５と導電体層２０とを接続した
のに対し、 ＣＶＤ−Ｂｉｂ。
膜２Ｉを介してシリコン島２１を形成したものである。
図において前記第３図と同一構成部には同じ符号を付し
てその説明は省略する。このような構成においても上記
実施ｖＡＪとほぼ同様な効果が得られる。この場合、前
記第３図（ａ）に示した工程において、多結晶シリコン
層２０はレーザーアニール法によって単結晶化する必要
はない。
てその説明は省略する。このような構成においても上記
実施ｖＡＪとほぼ同様な効果が得られる。この場合、前
記第３図（ａ）に示した工程において、多結晶シリコン
層２０はレーザーアニール法によって単結晶化する必要
はない。
なお、上記各実施列においては、ｓｉｏ、膜上にＭＯＳ
ＦＥＴ を形成する場合について述べたが、他の絶縁
基板、例えばＳｉＮ、サファイア、スピネル等でも良い
のはもちろんである。また、１４０３ ＦＥＴ のチャ
ネル領域下に配設される導電体層は、多結晶シリコン層
またはアモルファスシリコンだけではなく 、Ｍｏ ＋
Ｔ １＋ Ｔａ 等の高融点金属およびそのシリサイ
ドでも良い。この場合、導電体層への不純物の導入は不
要である。
ＦＥＴ を形成する場合について述べたが、他の絶縁
基板、例えばＳｉＮ、サファイア、スピネル等でも良い
のはもちろんである。また、１４０３ ＦＥＴ のチャ
ネル領域下に配設される導電体層は、多結晶シリコン層
またはアモルファスシリコンだけではなく 、Ｍｏ ＋
Ｔ １＋ Ｔａ 等の高融点金属およびそのシリサイ
ドでも良い。この場合、導電体層への不純物の導入は不
要である。
〔発明の効果〕
以上説明したようにこの発明によれば、基板浮遊効果に
よる静特性におけるキンク現象およびドレインリーク電
流の原因となるバックチャネルの形す丈を＃Ｆ除でき、
自＃にデバイス物性を有する絶縁基板上ＶＯＳ形電界効
果トランジスタが得られる。
よる静特性におけるキンク現象およびドレインリーク電
流の原因となるバックチャネルの形す丈を＃Ｆ除でき、
自＃にデバイス物性を有する絶縁基板上ＶＯＳ形電界効
果トランジスタが得られる。
第１図は従来の絶縁基板上ＭＯＥｔ形電界効果トランジ
スタの断面構成を示す図、第２図は上記第１図のｉ、＜
ｏｓ形電界効果トランジスタの静特性を示す図、第３図
はこの発明の一実施例に係る絶縁基板上ＵＯＳ形電界効
果トランジスタの製造工程を説明するための断面図、第
４図は上記第３図のｔａｏｓ形電界効果トランジスタの
静特性を示す図、第５図は従来お°よびこの発明の一実
施例に係る絶縁基板上ｔａｏｓ形電界効果トランジスタ
のゲート電圧とドレイン電流との関係を説明する念めの
特性図、第６図はこの発明の他の実施例を説明するため
の断面構成図である。 Ｉ９・・・シリコン酸化膜（絶縁基板）、２０・・・導
電体層、２１・・・シリコン酸化膜（絶縁膜）、２２・
・・シリコン島、２３・・・ソース領域、２４・・・ド
レイ／領域、２５・・・チャネル領域、２θ・・・ゲ第
１ 図 第 ２Ｆ！ ）＝Ｌイｙｆ／７Ｌ Ｃｖ）− 第３ｒＩ フｎ 第４図 第５− ケニヒ曖シｉ【ν〕→ 第６図
スタの断面構成を示す図、第２図は上記第１図のｉ、＜
ｏｓ形電界効果トランジスタの静特性を示す図、第３図
はこの発明の一実施例に係る絶縁基板上ＵＯＳ形電界効
果トランジスタの製造工程を説明するための断面図、第
４図は上記第３図のｔａｏｓ形電界効果トランジスタの
静特性を示す図、第５図は従来お°よびこの発明の一実
施例に係る絶縁基板上ｔａｏｓ形電界効果トランジスタ
のゲート電圧とドレイン電流との関係を説明する念めの
特性図、第６図はこの発明の他の実施例を説明するため
の断面構成図である。 Ｉ９・・・シリコン酸化膜（絶縁基板）、２０・・・導
電体層、２１・・・シリコン酸化膜（絶縁膜）、２２・
・・シリコン島、２３・・・ソース領域、２４・・・ド
レイ／領域、２５・・・チャネル領域、２θ・・・ゲ第
１ 図 第 ２Ｆ！ ）＝Ｌイｙｆ／７Ｌ Ｃｖ）− 第３ｒＩ フｎ 第４図 第５− ケニヒ曖シｉ【ν〕→ 第６図
Claims (3)
- （１）絶縁基板上に形成された第１導電形の半導体層と
、この半導体層に形成される第２導電形れる導電体層と
、上記チャネル領域上に絶縁膜を介して形成されるゲー
ト電極とを具備したことを特徴とする絶縁基板上ＭＯ８
形電界効果トランジスタ。 - （２）前記導電体層は、少なくとも一部で前記チャネル
領域と電気的に接続したことを特徴とする特許請求の範
囲第１項記載の絶縁基板上゛ＶＯ８形電界効果トランジ
スタ。 - （３）前記導電体層は絶縁膜によって前記チャネル領域
と分離されていることを特徴とする特許請求の範囲第１
項記載の絶縁基板上ＵＯＳ形電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8127884A JPS60225469A (ja) | 1984-04-23 | 1984-04-23 | 絶縁基板上ｍｏｓ形電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8127884A JPS60225469A (ja) | 1984-04-23 | 1984-04-23 | 絶縁基板上ｍｏｓ形電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60225469A true JPS60225469A (ja) | 1985-11-09 |
Family
ID=13741900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8127884A Pending JPS60225469A (ja) | 1984-04-23 | 1984-04-23 | 絶縁基板上ｍｏｓ形電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225469A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6343375A (ja) * | 1986-08-11 | 1988-02-24 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JPS63119578A (ja) * | 1986-11-07 | 1988-05-24 | Seiko Epson Corp | 半導体装置 |
| EP0364393A2 (en) * | 1988-10-12 | 1990-04-18 | Nippon Telegraph And Telephone Corporation | Power semiconductor device |
| EP0596264A1 (de) * | 1992-10-07 | 1994-05-11 | Daimler-Benz Aktiengesellschaft | Halbleiterbauelement mit hoher Durchbruchsspannung |
-
1984
- 1984-04-23 JP JP8127884A patent/JPS60225469A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6343375A (ja) * | 1986-08-11 | 1988-02-24 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JPS63119578A (ja) * | 1986-11-07 | 1988-05-24 | Seiko Epson Corp | 半導体装置 |
| EP0364393A2 (en) * | 1988-10-12 | 1990-04-18 | Nippon Telegraph And Telephone Corporation | Power semiconductor device |
| EP0596264A1 (de) * | 1992-10-07 | 1994-05-11 | Daimler-Benz Aktiengesellschaft | Halbleiterbauelement mit hoher Durchbruchsspannung |
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