JP2593641B2 - 絶縁ゲート型電界効果半導体装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基板上に非単結晶半導体層を用いた縦チャ
ネル型の積層型の絶縁ゲート型電界効果半導体装置に関
するものである。

〔従来の技術〕

従来より平面型の表示装置としては、液晶ディスプレ
ー等が知られている。この平面型の固体表示装置は、表
示面に平行なガラス板内に、対向し電極を設け、これら
の電極間に液晶を注入したものである。

しかし、液晶を用いた固体表示装置における表示部の
絵素数は、表示部の周囲に端子を設ける必要があるた
め、20〜200までが限界であった。

絵素数をそれ以上とする場合の端子は、上記表示部の
周囲以外の部分から取り出す必要があった。

そのため、絵素数の多い表示部は、実用上作製が困難
であった。

液晶表示部は、絵素の数だけの絶縁ゲート型電界効果
半導体装置をマトリックス状に構成し、任意の絵素に対
応する位置における絶縁ゲート型電界効果半導体装置の
電流をオンまたはオフ制御する。このような液晶表示部
の一絵素は、絶縁ゲート型電界効果半導体装置とキャパ
シタとによって等価回路を示すことができる。

第１図（Ａ）は従来例における絶縁ゲート型電界効果
半導体装置とキャパシタからなる一絵素をマトリックス
状に構成した表示装置の一部を示す図、第１図（Ｂ）は
一つの絶縁ゲート型電界効果半導体装置を示す図、第１
図（Ｃ）は絶縁ゲート型電界効果半導体装置を組み合わ
せたインバータを示す図、第１図（Ｄ）は抵抗を示す図
である。

第１図において、たとえば、上記絶縁ゲート型電界効
果半導体装置とキャパシタとは、２×２のマトリックス
（40）を構成したものが示されている。

マトリックス（40）は、一つの絶縁ゲート型電界効果
半導体装置（10）と一つのキャパシタ（31）とが一つの
絵素に対応している。マトリックス（40）の行に存在す
る絶縁ゲート型電界効果半導体装置（10）とキャパシタ
（31）は、ビット線（51）、（51′）に連結され、絶縁
ゲート型電界効果半導体装置（10）のゲート電極に連結
された制御線（41）、（41′）は、列を構成している。

たとえば、ビット線（51）、制御線（41）に信号“1"
が入力され、ビット線（51）、制御線（41′）の信号が
“0"であるとすると、マトリックス（40）における
（１、１）番地のみの絶縁ゲート型電界効果半導体装置
（10）は、選択されてオンする。

このように、大面積基板からなる液晶表示装置は、絶
縁ゲート型電界効果半導体装置（10）を用いることによ
って非常に有利であった。

この絶縁ゲート型電界効果半導体装置（10）は、その
作製の容易さ等によりアモルファスシリコンを用いたコ
プレナーまたはスタガー型のものが知られている。

〔発明が解決しようとする課題〕

しかしながら、これらの絶縁ゲート型電界効果半導体
装置は、使用されているアモルファスシリコンが電子や
ホールの再結合を容易にするという特性のために、チャ
ネル形成領域の長さを非常に短く形成する必要があっ
た。上記絶縁ゲート型電界効果半導体装置のチャネル形
成領域は、たとえば、その幅を１μｍ以下に作る必要が
あった。

このような幅の狭いチャネル形成領域を作るために
は、高精度のフォトリソグラフィーの技術８が必要であ
った。そして、このような高精度のフォトリソグラフィ
ーによる製造技術は、その工程が複雑で高コスト化を招
いていた。

また、これら絶縁ゲート型電界効果半導体装置は、液
晶表示装置とするために、マトリックス状に構成され、
それぞれが駆動される。そして、この絶縁ゲート型電界
効果半導体装置を駆動する際には、一つの絶縁ゲート型
電界効果半導体装置のソース領域およびドレイン領域間
のリーク電流が多い。

特に、液晶装置が必要とする個数の絶縁ゲート型電界
効果半導体装置を回路上で連結した場合、これらのリー
ク電流のために、液晶表示装置は、駆動出来ないという
問題があった。

本発明は、以上のような課題を解決するためのもの
で、ソース領域またはドレイン領域が形成されている第
１および第３半導体層間にリーク電流が流れることのな
い絶縁ゲート型電界効果半導体装置を提供することを目
的とする。

また、本発明は、チャネル形成領域が形成されている
第２半導体層における電子またはホールの移動度が高い
絶縁ゲート型電界効果半導体装置を提供することを目的
とする。

前記目的を達成するために、本発明の絶縁ゲート型電
界効果半導体装置は、絶縁基板と、当該絶縁基板上にソ
ース領域またはドレイン領域が形成される非単結晶から
なる第１半導体層と、当該第１半導体層の上に形成され
た電流を流し得る厚さの絶縁膜と、当該絶縁膜の上にチ
ャネル形成領域が形成される非単結晶からなる第２半導
体層と、当該第２半導体層上に前記第１半導体層のソー
ス領域に対応したいにドレイン領域が、ドレイン領域に
対応した位置にソース領域がそれぞれ形成される非単結
晶からなる第３半導体層と、前記第１半導体層ないし第
３半導体層を覆うゲート絶縁膜を介して形成されたゲー
ト電極とから構成され、前記チャネル形成領域の結晶構
造は、結晶の部分と、アモルファスの部分とが混在し、
かつこれらの部分が互いに引き合って格子歪みを有する
ことを特徴とする。

〔作用〕

基板上には、非単結晶からなる第１ないし第３半導体
層が形成され、かつ第１半導体層と第２半導体層との間
に電流を流し得る厚さの絶縁膜が形成されている。そし
て、第１半導体層および第３半導体層には、ソース領域
またはドレイン領域が形成されると共に、第３半導体層
の側部にゲート絶縁膜を介してゲート電極が設けられて
いる。

また、ゲート電極に電圧が印加されることによって、
第２半導体層には、チャネル形成領域が形成される。す
なわち、本発明は、縦型の絶縁ゲート型電界効果半導体
装置が構成されている。

そして、電流を流し得る厚さの絶縁膜は、第２半導体
層に形成されるチャネル形成領域がショートしたり、第
１半導体層と第３半導体層に電流がリークしなように設
けられている。当該絶縁膜は、第２半導体層にチャネル
形成領域が形成されている際に、トンネル電流が流れる
厚さに形成されている。

また、チャネル形成領域は、電子またはホールの移動
度を高くする。すなわち、チャネル形成領域は、たとえ
ばＰチャネル型半導体層のホール移動度が５〜100cm²/V
・ｓ、またＮチャネル型半導体層の電子移動度が100〜5
00cm²/V・ｓとした。

さらに、前記チャネル形成領域を構成する非単結晶半
導体からなる第２半導体層の結晶構造は、結晶の部分
と、アモルファスの部分とが混在し、かつこれらの部分
が互いに引き合って格子歪みを有するものである。すな
わち、第２半導体層の結晶構造は、結晶の部分とアモル
ファスの部分とがそれぞれ単独で混在せずに、互いに引
き合って格子歪みを構成している。この結果、電子また
はホールは、結晶の部分とアモルファスの部分とで停止
することなく、たとえば結晶の部分からアモルファスの
部分へ移動することが容易である。

〔実施例〕

以下、本発明の実施例を説明する。

第２図（Ａ）ないし（Ｅ）は本発明の積層型絶縁ゲー
ト型電界効果半導体装置縦断面図、およびその製造工程
を順次示したものである。

第２図において、基板（１）は、たとえばアルミナ基
板からなり、その上にセミアモルファスシリコンからな
る第１半導体層（２）が形成されている。

セミアモルファスシリコンの結晶構造は、結晶の部分
とアモルファスの部分とが混在すると共に、結晶の部分
とアモルファスの部分とが互いに引き合って格子歪みを
有するものである。そして、このようなセミアモルファ
スシリコン内における電子またはホール移動度は、結晶
の部分とアモルファスの部分とが接続されているため容
易である。

次に、第１半導体層（２）は、フォトリソグラフィー
技術により選択的にエッチングされ、基板（１）の側部
（１）が露呈された。

また、上記セミアモルファスシリコンは、非単結晶半
導体の一部を結晶化するために、光（レーザ）アニー
ル、熱アニール、またはこれらを併用した熱処理を加え
ることによって、上記のような結晶の部分、およびアモ
ルファスの部分とが混在すると共に、両者が引き合って
格子歪みを有する構造に変成させられた。この時の熱処
理温度は、基板材料での熱ストレスを防ぐため、700℃
以下であった 第１半導体層（２）の上には、トンネル電流を流し得
る厚さの絶縁膜（３）が形成されている。

第２半導体層（４）は、前記絶縁膜（３）の上に形成
され、さらに前記絶縁膜（３）の上に第３半導体層
（５）が形成される。そして、第２半導体層（４）およ
び第３半導体層（５）は、第１半導体層（２）と同様な
セミアモルファスシリコンとすることができる。

本実施例のセミアモルファスシリコンは、その中の不
対結合手の中和用に水素を用いており、その添加によっ
て、次のような移動度にしている。

すなわち、Ｐチャネル型の半導体層におけるホールの
移動度は、５ないし100cm²/V・ｓとし、また、Ｎチャネ
ル型の半導体層における電子の移動度は、100ないし500
cm²/V・ｓとした。

第２図（Ａ）に示す絶縁膜（３）、第２半導体層
（４）、および第３半導体層（５）は、エッチングによ
って第２図（Ｂ）に示す形状の絶縁膜（13）、第２半導
体層（14）および第３半導体層（15）となる。

上記エッチングは、基本的に、絶縁膜（13）、第２半
導体層（４）、および第３半導体層（５）とのエッチン
グレートを変えることによって達成される。

また、第１半導体層（２）は、Ｐ型またはＮ型の炭
素、窒素、または酸素の内、少なくとも一つが添加され
たSiO_2-x（0.5＜ｘ＜２）、Si₃Ｎ_4-x（１＜ｘ＜４）化
学量論を有する真性または絶縁性を有する半導体であっ
てもよい。

さらに、第１半導体層（２）は、シランガスとアンモ
ニアガスとを使用して窒化珪素非単結晶半導体とするこ
ともできる。

第３半導体層（５）は、第１半導体層（２）と同一導
電型として同一反応炉により形成することができる。

次に、第２図（Ｃ）に示す如く、第１半導体層（1
2）、第２半導体層（14）、第３半導体層（15）の上表
面は、たとえばプラズマ酸化法によって酸化され、絶縁
膜（６）が形成される。この時、第２半導体層（14）の
側周辺は、前記絶縁膜（６）がゲート絶縁膜（16）とな
る。そして、他部の絶縁膜（６）は、アイソレイション
膜として機能している。

次に、第３のフォトリソグラフィー技術を用いてコン
タクト部の穴（７）、および電極穴（８）を用いその全
表面の半導体または導体の膜が設けられた。これら膜
は、第４のフォトリソグラフィー技術により選択的に除
去される。そして、第１半導体層（12）には、その他部
への連続電極リード（22）が、第３半導体層（15）に
は、コンタクト部の穴（７）を介して同様の電極リード
がそれぞれ設けられる。

また、第２半導体層（14）の側周辺のチャネル形成領
域（９）、（９′）の側面には、ゲート絶縁膜（16）、
（16′）を介してゲート電極（17）が形成されている。

第１半導体層（12）には、ソース領域およびドレイン
領域が形成され、第３半導体層（15）には、前記ソース
領域に対応する位置にドレイン領域が、前記ドレイン領
域に対応する位置にソース領域がそれぞれ配置される。
また、第２半導体層（14）には、チャネル形成領域
（９）、（９′）が形成されている。

このようにして、構成された絶縁ゲート型電界効果半
導体装置は、ゲート電極（17）に信号“1"を、ソース領
域またはドレイン領域に信号“1"を与えると、チャネル
形成領域（９）、（９′）に電流が流れオン状態とな
る。

また、絶縁ゲート型電界効果半導体装置は、ゲート電
極（７）、ソース領域またはドレイン領域のそれぞれの
一方または双方に信号“0"を与えると、オフ状態とな
る。

信号“1"は、Ｎチャネル型絶縁ゲート型電界効果半導
体装置で、例えば正の0.5〜10Vの電流を、信号“0"は、
0Vまたはスレッシュホールド電圧以下の電流を意味す
る。

また、本実施例絶縁ゲート型電界効果半導体装置にお
けるリーク電流は、従来の絶縁ゲート型電界効果半導体
装置と比較して、1/10〜1/1000に迄小さくすることがで
き、複数の絶縁ゲート型電界効果半導体装置を連結して
も大きくならなかった。

また、第１図（Ｄ）に示す抵抗（70）は、ゲート電極
（17）に加える電圧に無関係に第２半導体層（14）のバ
ルク成分の抵抗率で決められる。すなわちゲート電極
（17）を設けない状態で、第１半導体層（12）、第２半
導体層（14）、第３半導体層（15）を積層すればよい。

また、抵抗（70）の抵抗値は、第２半導体層（14）の
抵抗率とその厚さ、基板（１）上を占める面積で決めら
れる。

第１図（Ｃ）に示すインバータ（60）は、第１半導体
層（12）、第３半導体層（15）の一方とゲート電極（1
7）とを連結させてエンヘンスメント型またはディプレ
ッション型の絶縁ゲート型電界効果半導体装置とした。

本発明によれば、積層型の絶縁ゲート型電界効果半導
体装置において、チャネル形成領域の結晶構造を結晶の
部分と、アモルファスの部分とが混在し、かつこれらの
部分が互いに引き合って格子歪みを有するため、第２半
導体層が単結晶でないにもかかわらず、高い移動度のチ
ャネル形成領域となる。

第１半導体層とチャネル形成領域との間に電流を流し
得る厚さの絶縁膜を形成したので、第１半導体層から第
３半導体層へのリーク電流が防止できる。

【図面の簡単な説明】

第１図（Ａ）は従来例における絶縁ゲート型電界効果半
導体装置とキャパシタからなる一絵素をマトリックス状
に構成した表示装置の一部を示す図、第１図（Ｂ）は一
つの絶縁ゲート型電界効果半導体装置を示す図、第１図
（Ｃ）は絶縁ゲート型電界効果半導体装置を組み合わせ
たインバータを示す図、第１図（Ｄ）は抵抗を示す図で
ある。 第２図（Ａ）ないし（Ｅ）は本発明の積層型絶縁ゲート
型電界効果半導体装置縦断面図、およびその製造工程を
順次示したものである。 １……基板 ２、12……第１半導体層 ３、13……電流を流し得る厚さの絶縁膜 ４、14……第２半導体層 ５、15……第３半導体層 ６、16……絶縁膜（ゲート絶縁膜） ９、９′……チャネル形成領域 10……絶縁ゲート型電界効果半導体装置 17……ゲート電極

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】絶縁基板と、 当該絶縁基板上にソース領域またはドレイン領域が形成
   される非単結晶からなる第１半導体層と、 当該第１半導体層の上に形成された電流を流し得る厚さ
   の絶縁膜と、 当該絶縁膜の上にチャネル形成領域が形成される非単結
   晶からなる第２半導体層と、 当該第２半導体層上に前記第１半導体層のソース領域に
   対応した位置にドレイン領域が、ドレイン領域に対応し
   た位置にソース領域がそれぞれ形成される非単結晶から
   なる第３半導体層と、 前記第１半導体層ないし第３半導体層を覆うゲート絶縁
   膜を介して形成されたゲート電極とから構成され、 前記チャネル形成領域の結晶構造は、結晶の部分と、ア
   モルファスの部分とが混在し、かつこれらの部分が互い
   に引き合って格子歪みを有することを特徴とする絶縁ゲ
   ート型電界効果半導体装置。