JP2588382B2 - 絶縁ゲイト型半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】 『発明の利用分野』 本発明は基板上に非単結晶半導体層を用いたたてチャ
ネル型の積層型の絶縁ゲイト型半導体装置およびその作
製方法に関する。
ネル型の積層型の絶縁ゲイト型半導体装置およびその作
製方法に関する。
またその応用例として本発明の積層型の絶縁ゲイト型
電界効果半導体装置のソースまたはドレインに連結して
キャパシタを有せしめた複合半導体装置に関する。
電界効果半導体装置のソースまたはドレインに連結して
キャパシタを有せしめた複合半導体装置に関する。
またかかる複合半導体装置をマトリックス構造に基板
上に設け、液晶表示型のディスプレイ装置を設けること
も可能である。
上に設け、液晶表示型のディスプレイ装置を設けること
も可能である。
『従来の技術』 従来より平面型の表示装置としては液晶ディスプレー
等が知られている。この平面型の固体表示装置は、平行
なガラス板内に電極を設けてこの電極間に液晶を注入し
たものである。
等が知られている。この平面型の固体表示装置は、平行
なガラス板内に電極を設けてこの電極間に液晶を注入し
たものである。
しかしこの場合この表示部の絵素数は20〜200までが
限界であり、それ以上とする場合はこの表示部より外に
とり出す端子が絵素の数だけ必要となってしまうため全
く実用に供することができなかった。このためこの表示
部を複数の絵素とし、それをマトリックス構成させ、任
意の絵素を制御してオンまたはオフ状態にするにはその
絵素に対応した電界効果半導体装置（IGFという）を必
要とされ、そしてこのIGFに制御信号を与えてそれに対
応した絵素をオンまたはオフさせたものが新たに登場し
てきている。
限界であり、それ以上とする場合はこの表示部より外に
とり出す端子が絵素の数だけ必要となってしまうため全
く実用に供することができなかった。このためこの表示
部を複数の絵素とし、それをマトリックス構成させ、任
意の絵素を制御してオンまたはオフ状態にするにはその
絵素に対応した電界効果半導体装置（IGFという）を必
要とされ、そしてこのIGFに制御信号を与えてそれに対
応した絵素をオンまたはオフさせたものが新たに登場し
てきている。
この液晶表示部はその等価回路としてキャパシタ（以
下Ｃという）にて示すことができる。このためこのIGF
とＣとを例えば２×２のマトリックス構成（40）せしめ
たものを第１図に示す。
下Ｃという）にて示すことができる。このためこのIGF
とＣとを例えば２×２のマトリックス構成（40）せしめ
たものを第１図に示す。
第１図においてマトリックス（40）はひとつのIGF（1
0）とひとつのＣ（31）によりひとつの絵素を構成させ
ている。これを行に（51），（51′）とビット線に連結
し、他方ゲイトを連結して列（41），（41′）を設けた
ものである。
0）とひとつのＣ（31）によりひとつの絵素を構成させ
ている。これを行に（51），（51′）とビット線に連結
し、他方ゲイトを連結して列（41），（41′）を設けた
ものである。
すると、例えば（51），（41）を“1"とし、（51），
（41）を“0"とすると（1,1）番地のみを選択してオン
とし、電気的にＣ（31）として等価的に示される液晶表
示を選択的にオン状態にすることができる。
（41）を“0"とすると（1,1）番地のみを選択してオン
とし、電気的にＣ（31）として等価的に示される液晶表
示を選択的にオン状態にすることができる。
このように、大面積基板に設けられた、IGF特に液晶
表示用にIGFを用いることは非常に有効であった。
表示用にIGFを用いることは非常に有効であった。
このIGFとしてその作製の容易さ等によりアモルファ
スシリコンを用いたコプレナーまたはスタガー型のIGF
が知られている。
スシリコンを用いたコプレナーまたはスタガー型のIGF
が知られている。
しかしながら、これらのIGFは使用されているアモル
ファスシリコンの特性のために、チャネルの長さを非常
に短く形成する必要があり、その為製造工程にて１μｍ
以下の高精度のフォトリソグラフィーの技術を必要とし
ていた。その為製造工程が複雑で高コスト化をまねいて
いた。
ファスシリコンの特性のために、チャネルの長さを非常
に短く形成する必要があり、その為製造工程にて１μｍ
以下の高精度のフォトリソグラフィーの技術を必要とし
ていた。その為製造工程が複雑で高コスト化をまねいて
いた。
『発明の構成』 その為、本発明においては、基板上にセミアモルファ
ス導体が積層された半導体装置を設け、特にそのチャネ
ルは半導体の積層された方向に形成されており．かつ第
１の半導体層と第２及び第３の半導体層との形状が異な
っていることを特徴とするものであります。
ス導体が積層された半導体装置を設け、特にそのチャネ
ルは半導体の積層された方向に形成されており．かつ第
１の半導体層と第２及び第３の半導体層との形状が異な
っていることを特徴とするものであります。
またその作製方法として、特に第２の半導体層を形成
する際にその膜厚を変化させることで、絶縁ゲイト半導
体装置のチャネル長を変化させることができるものであ
ります。
する際にその膜厚を変化させることで、絶縁ゲイト半導
体装置のチャネル長を変化させることができるものであ
ります。
この様な構造を有するため、同一基板上にデコーダ、
ドライバーを構成し、他の絶縁ゲイト型半導体装置（5
0）および他のインバータ（60）、抵抗（70）を同一基
板上に設けることが容易に行えるものであります。
ドライバーを構成し、他の絶縁ゲイト型半導体装置（5
0）および他のインバータ（60）、抵抗（70）を同一基
板上に設けることが容易に行えるものであります。
かくすることにより本発明をその設計仕様に基いて組
合せることによりブラウン管に代わる平面テレビ用の固
体表示装置を作ることができ、さらにカリキュレータ用
の表示装置は102〜103ケの絵素を累いればよく、TV用に
は104〜105個例えば25×103個の絵素を同一基板に設
け、かつその周辺に必要なデコーダおよびドライバーを
同時に形成させたIGF、インバータ、抵抗を用いて作れ
ばよいことがわかる。
合せることによりブラウン管に代わる平面テレビ用の固
体表示装置を作ることができ、さらにカリキュレータ用
の表示装置は102〜103ケの絵素を累いればよく、TV用に
は104〜105個例えば25×103個の絵素を同一基板に設
け、かつその周辺に必要なデコーダおよびドライバーを
同時に形成させたIGF、インバータ、抵抗を用いて作れ
ばよいことがわかる。
以下に実施例を示し、本発明を説明する。
『実施例』 第１図は本発明の積層型IGFたて断面図およびその製
造工程を示したものである。
造工程を示したものである。
図面において絶縁基板例えばアルミナ基板上にP+また
はN+型の導電型を有する第１のセミアモルファス半導体
（２）（以下単にS1という）トンネル電流を流しうる厚
さの絶縁または半絶縁膜（３）第２の真性またはＮまた
はＰ型の半導体（４）（以下単にS2という），第１の半
導体と同一導電型を有する第３の半導体（５）（以下単
にS3という）を積層して設けた。
はN+型の導電型を有する第１のセミアモルファス半導体
（２）（以下単にS1という）トンネル電流を流しうる厚
さの絶縁または半絶縁膜（３）第２の真性またはＮまた
はＰ型の半導体（４）（以下単にS2という），第１の半
導体と同一導電型を有する第３の半導体（５）（以下単
にS3という）を積層して設けた。
これら半導体は基板上にシランのグロー放電法を利用
して室温〜500℃の温度にて設けたもので半非晶質（セ
ミアモルファス）構造の非単結晶珪素半導体を用いてい
る。以下本実施例においてはセミアモルファス半導体
（以下SASという）を中心として示す。
して室温〜500℃の温度にて設けたもので半非晶質（セ
ミアモルファス）構造の非単結晶珪素半導体を用いてい
る。以下本実施例においてはセミアモルファス半導体
（以下SASという）を中心として示す。
このS2は絶縁ゲイト型半導体装置のチャネル形成部分
となるためその厚みを変えることでチャネル長を変化さ
せることができる。このチャネル長はS2に使用されてい
る半導体材料の特性によって制約され、アモルファス半
導体を用いた場合はキャリアの移動度と同程度で最大２
〜３μｍとなる。
となるためその厚みを変えることでチャネル長を変化さ
せることができる。このチャネル長はS2に使用されてい
る半導体材料の特性によって制約され、アモルファス半
導体を用いた場合はキャリアの移動度と同程度で最大２
〜３μｍとなる。
さらに第２図においてフォトリソグラフィー技術によ
りS3を選択的に除去し、さらにこのS3をマスクとしてS2
を除去した。このフォトエッチングの終点をみるため絶
縁または半絶縁膜（以下単に絶縁膜という）（13）は窒
化珪素をして設けた。
りS3を選択的に除去し、さらにこのS3をマスクとしてS2
を除去した。このフォトエッチングの終点をみるため絶
縁または半絶縁膜（以下単に絶縁膜という）（13）は窒
化珪素をして設けた。
さらにその厚さは５〜30Åのうすさであり、第１の半
導体をプラズマ照射にされたアンモニア雰囲気にさらす
ことにより成就した。次にこの絶縁膜（13）を化学的に
除去した後第２図（Ｂ）を得た。
導体をプラズマ照射にされたアンモニア雰囲気にさらす
ことにより成就した。次にこの絶縁膜（13）を化学的に
除去した後第２図（Ｂ）を得た。
またこのS3上にMo、Ｗを0.2〜0.5μｍさらにその上に
SiOを0.3〜１μｍとさせてS3の導電率を向上させること
はマトリックス化等このIGFを複数個連結して応用する
さいに有効であった。
SiOを0.3〜１μｍとさせてS3の導電率を向上させること
はマトリックス化等このIGFを複数個連結して応用する
さいに有効であった。
また第２図（Ｂ）において側面は基板（１）表面上に
垂直に形成してもよいが、台形状にテーパエッチをして
さらに積層されるゲイト電極の段差部での段切を除去す
ることは効果的であった。
垂直に形成してもよいが、台形状にテーパエッチをして
さらに積層されるゲイト電極の段差部での段切を除去す
ることは効果的であった。
さらに第２図（Ｃ）に示される如く、フォトリソグラ
フィー技術によりS1を任意の所定形状を形成した。図面
ではこのため（11）にて基板表面が露出した状態となっ
ている。
フィー技術によりS1を任意の所定形状を形成した。図面
ではこのため（11）にて基板表面が露出した状態となっ
ている。
さらにこの後このS1,S2,S3の表面全体に絶縁膜（６）
を形成した。この絶縁膜は13.56MHz〜2.45GHzの周波数
の電磁エネルギにより活性化して酸素または酸素と水素
との混合気体雰囲気に100〜700℃浸して酸化して形成し
た。
を形成した。この絶縁膜は13.56MHz〜2.45GHzの周波数
の電磁エネルギにより活性化して酸素または酸素と水素
との混合気体雰囲気に100〜700℃浸して酸化して形成し
た。
さらにLPCVD法により窒化珪素またはリンガラスを形
成させた多層構造としてもよい。
成させた多層構造としてもよい。
するとS2（14）の側周辺にはゲイト絶縁物（16）とし
てこの絶縁物（６）が形成され、この絶縁物はS1、S3の
表面においてはアイソレイション用被膜として機能させ
ることができた。
てこの絶縁物（６）が形成され、この絶縁物はS1、S3の
表面においてはアイソレイション用被膜として機能させ
ることができた。
さらに（Ｄ）に示される如く、第３のフォトリソグラ
フィー技術によりS1（12）に対し電極穴（８）をS3（1
5）に対し電極穴（７）を形成しゲイト電極を連結する
金属または半導体層を再度積層した。
フィー技術によりS1（12）に対し電極穴（８）をS3（1
5）に対し電極穴（７）を形成しゲイト電極を連結する
金属または半導体層を再度積層した。
次に第４のフォトリソグラフィー技術によりこの膜を
選択的にエッチングして、ゲイト電極（17）をゲイト絶
縁膜（16）（16′）と２方向に設けて作り、同時にS1
（12）、S3（15）より電極穴を介して他部のIGF、キャ
パシタ、抵抗へ基板表面または絶縁物（６）上に密接し
て配接させた。
選択的にエッチングして、ゲイト電極（17）をゲイト絶
縁膜（16）（16′）と２方向に設けて作り、同時にS1
（12）、S3（15）より電極穴を介して他部のIGF、キャ
パシタ、抵抗へ基板表面または絶縁物（６）上に密接し
て配接させた。
第２図（Ｄ）の縦断面図のＡ−Ａ′を横方向よりみると
第２図（Ｅ）として示すことができる。番号はそれぞれ
対応させている。
第２図（Ｅ）として示すことができる。番号はそれぞれ
対応させている。
本実施例では半導体はSASを用い、その中の不対結合
手の中和用に水素を添加しており、かつ基板と半導体、
電気リードが異種材料であり、それらの熱膨張によるス
トレスを少なくするため、すべての処理を300〜600℃以
下好ましくは300℃以下にするとよかった。
手の中和用に水素を添加しており、かつ基板と半導体、
電気リードが異種材料であり、それらの熱膨張によるス
トレスを少なくするため、すべての処理を300〜600℃以
下好ましくは300℃以下にするとよかった。
またゲイト電極（17）をS1、S3と同一導電型の半導体
およびそれにMo等の金属を二重構造とした多層配接構造
でもよい。
およびそれにMo等の金属を二重構造とした多層配接構造
でもよい。
かくしてソースまたはドレインをS1（12）、チャネル
形成領域（９）（９′）を有するS2（14）、ドレインま
たはソースをS3（15）により形成せしめ、チャネル形成
領域側面にはゲイト絶縁物（16），（16′）、その外側
面にゲイト電極（17）を設けた積層型のIGF(10)を作る
ことができた。
形成領域（９）（９′）を有するS2（14）、ドレインま
たはソースをS3（15）により形成せしめ、チャネル形成
領域側面にはゲイト絶縁物（16），（16′）、その外側
面にゲイト電極（17）を設けた積層型のIGF(10)を作る
ことができた。
この発明においてチャネル長はS2（14）の厚さで決め
られ、ここでは0.05〜0.5μｍとした。それはSASの移動
度が単結晶とは異なりその1/5〜1/100しかないため、チ
ャネル長を短くしてIGFとしての特性を助長させたこと
にある。
られ、ここでは0.05〜0.5μｍとした。それはSASの移動
度が単結晶とは異なりその1/5〜1/100しかないため、チ
ャネル長を短くしてIGFとしての特性を助長させたこと
にある。
セミアモルファス半導体は、電子のバルク移動度が10
0〜142cm2/V・secと単結晶半導体の1/3〜1/10である。
0〜142cm2/V・secと単結晶半導体の1/3〜1/10である。
しかし、アモルファスシリコンの電子のバルク移動度
が0.1〜10cm2/V・sec以下であり、これに比べてセミア
モルファスの移動度が10〜103倍も大きいことを考慮す
ると、本発明の半導体装置にマイクロクリスタル構造の
セミアモルファスを用いたことはきわめて重要である。
が0.1〜10cm2/V・sec以下であり、これに比べてセミア
モルファスの移動度が10〜103倍も大きいことを考慮す
ると、本発明の半導体装置にマイクロクリスタル構造の
セミアモルファスを用いたことはきわめて重要である。
さらに本発明のIGFにおいて、電子移動度がホールに
比べて単結晶の３倍よりも大きく５〜100倍もあるため
Ｎチャネル型とするのがきわめて好ましかった。
比べて単結晶の３倍よりも大きく５〜100倍もあるため
Ｎチャネル型とするのがきわめて好ましかった。
第３図は他の本発明のIGFのたて断面図およびその製
造工程を示したものである。
造工程を示したものである。
第３図（Ａ）において基板（１）上にSAS珪素S1
（２）として形成させた。さらにフォトリソグラフティ
ー技術により選択エッチングを行ない、基板（１）の一
部（11）を露呈させた。
（２）として形成させた。さらにフォトリソグラフティ
ー技術により選択エッチングを行ない、基板（１）の一
部（11）を露呈させた。
次にこのSASを結晶化をするため光（レーザ）アニー
ル、熱アニールまたはこれらを併用してこのSASを単結
晶または多結晶構造に変成させた。加熱温度は基板材料
での熱ストレスを防ぐため、700℃以下にさせた。
ル、熱アニールまたはこれらを併用してこのSASを単結
晶または多結晶構造に変成させた。加熱温度は基板材料
での熱ストレスを防ぐため、700℃以下にさせた。
このS1（２）は基本的にはS2、S3とエッチングレート
が変わればよい。このためS1はＰまたはＮ型の酸素また
は窒素が添加されたSiO2-x（0.5＜ｘ＜２）、Si3N
4-x（１＜ｘ＜４）化学量論を有する真性または半絶縁
性を有する半導体であってもよい。
が変わればよい。このためS1はＰまたはＮ型の酸素また
は窒素が添加されたSiO2-x（0.5＜ｘ＜２）、Si3N
4-x（１＜ｘ＜４）化学量論を有する真性または半絶縁
性を有する半導体であってもよい。
第３図（Ｂ）に示す如く、この後この上面にS2（４）
をさらにS1と同一導電型にS3（５）を積層して同一反応
炉により形成せしめた。
をさらにS1と同一導電型にS3（５）を積層して同一反応
炉により形成せしめた。
さらに第３図（Ｃ）に示す如く、このS2（４）、S3
（５）を概略同一形状に選択的に他部を除去して形成
し、S2（14）、S3（15）をS1（12）上に設けた。この後
このS1、S2、S3上表面を酸化して絶縁膜（６）として設
けた。この時S2（14）の側周辺はゲイト絶縁膜（16）と
して設けられ、他部の絶縁膜はアイソレイション膜とし
て機能している。
（５）を概略同一形状に選択的に他部を除去して形成
し、S2（14）、S3（15）をS1（12）上に設けた。この後
このS1、S2、S3上表面を酸化して絶縁膜（６）として設
けた。この時S2（14）の側周辺はゲイト絶縁膜（16）と
して設けられ、他部の絶縁膜はアイソレイション膜とし
て機能している。
次に第３のフォトリソグラフィー技術を用いて電極穴
またはコンタクト部を（７），（８）を用いその全上表
面に半導体または導体の膜を設けた。この膜を第４のフ
ォトリソグラフィー技術により選択的に除去してS1（1
2）にはその他部への連続電極リード（22）を、S1（1
5）にはコンタクト（７）を介して同様の電極、リード
を設け、またS2（14）の側周辺のチャネル形成領域
（９），（９′）の側面のゲイト電極（16），（16′）
上にはゲイト電極（17）を構成した。
またはコンタクト部を（７），（８）を用いその全上表
面に半導体または導体の膜を設けた。この膜を第４のフ
ォトリソグラフィー技術により選択的に除去してS1（1
2）にはその他部への連続電極リード（22）を、S1（1
5）にはコンタクト（７）を介して同様の電極、リード
を設け、またS2（14）の側周辺のチャネル形成領域
（９），（９′）の側面のゲイト電極（16），（16′）
上にはゲイト電極（17）を構成した。
このようにしてソースまたはドレインをS1（12）より
チャネル形成領域（９），（９′）をS2（14）より、ド
レインまたはソースをS3（15）により構成せしめた。ゲ
イトはゲイト絶縁物（16），（16′）とゲイト電極（1
7）よりなっている。このようにしてゲイト電極を
“1"、ソースまたはドレインを“1"とすると、チャネル
形成領域を電流が流れオン状態を、またそれぞれが一方
または双方が“0"ならばオフ状態を作ることができた。
チャネル形成領域（９），（９′）をS2（14）より、ド
レインまたはソースをS3（15）により構成せしめた。ゲ
イトはゲイト絶縁物（16），（16′）とゲイト電極（1
7）よりなっている。このようにしてゲイト電極を
“1"、ソースまたはドレインを“1"とすると、チャネル
形成領域を電流が流れオン状態を、またそれぞれが一方
または双方が“0"ならばオフ状態を作ることができた。
“1"はＮチャネル型IGFでは正の0.5〜10Vの電流を、
“0"は0Vまたはスレッシュホールド電圧以下の電流を意
味する。
“0"は0Vまたはスレッシュホールド電圧以下の電流を意
味する。
Ｐチャネル型IGFはその電極の極性を変えればよい。
これらの論理系は第１図、第２図においてもまた以下の
第３図または本発明の実施例においても同様である。
これらの論理系は第１図、第２図においてもまた以下の
第３図または本発明の実施例においても同様である。
以下に第１図の回路に従い本発明のIGFを液晶表示装
置に応用した例を示す。第４はその断面図であります。
置に応用した例を示す。第４はその断面図であります。
また第１図の抵抗（70）は第２図の（Ｄ），（Ｅ）お
よび第３図（Ｄ）においてゲイトに加える電圧に無関係
にS2のバルク成分の抵抗率で決められる。すなわちゲイ
ト電極を設けない状態でS1、S2、S3を積層すればよい。
またこの抵抗値はS2の抵抗率とその厚さ、基板上にしめ
る面積で設計仕様従って決めればよい。
よび第３図（Ｄ）においてゲイトに加える電圧に無関係
にS2のバルク成分の抵抗率で決められる。すなわちゲイ
ト電極を設けない状態でS1、S2、S3を積層すればよい。
またこの抵抗値はS2の抵抗率とその厚さ、基板上にしめ
る面積で設計仕様従って決めればよい。
第１図のインバータ（60）においてドライバー（61）
は第２図、第３図（Ｄ）とし、さらにそのロード（64）
はS1（15）、S3（12）の一方とゲイト電極（17）との連
結させるエンヘンスメント型またはディプレッション型
のIGFとした。
は第２図、第３図（Ｄ）とし、さらにそのロード（64）
はS1（15）、S3（12）の一方とゲイト電極（17）との連
結させるエンヘンスメント型またはディプレッション型
のIGFとした。
さらにこのインバータ（60）の出力は（52）よりな
り、この基板上に離間して２つのIGFを積層して複合化
すればよく、入力部はゲイト電極（17）に対応して設け
ればよい。
り、この基板上に離間して２つのIGFを積層して複合化
すればよく、入力部はゲイト電極（17）に対応して設け
ればよい。
第４図（Ａ）は本応用例のたて断面図を示したもので
ある。すなわち基板（１）にS1（12）,S2（14）,S3（1
5）およびゲイト部がゲイト絶縁物（16）、ゲイト電極
（17）によりなっているIGF（10）と、S1（12）でかつ
電気系に連結した他部はキャパシタの一方の電極（22）
を有し、かつこの他部は液晶表示の一方の電極（32）を
も同時に構成されている。
ある。すなわち基板（１）にS1（12）,S2（14）,S3（1
5）およびゲイト部がゲイト絶縁物（16）、ゲイト電極
（17）によりなっているIGF（10）と、S1（12）でかつ
電気系に連結した他部はキャパシタの一方の電極（22）
を有し、かつこの他部は液晶表示の一方の電極（32）を
も同時に構成されている。
すなわちS1はふたつのキャパシタの一方の電極となっ
ている。そしてそのひとつのキャパシタは蓄積容量を大
きくとり表示の表示時間を長くするために用いている。
ている。そしてそのひとつのキャパシタは蓄積容量を大
きくとり表示の表示時間を長くするために用いている。
すなわち第１図において特定番地のIGFがオンになる
時間が10〜1000n秒であっても、液晶表示はその表示が
１〜1000m秒も有するいわゆる残光特性をもためしたも
のである。このためこの蓄積（ストーレイジ キャパシ
タ）が大きいと例えばTVのブラウン管に対応する平面パ
ネルでの表示があざやかになり、かつ絵素の数が104〜1
05ケになり、それらをデジタル的にスキャンしていても
他の絵素に0.1を表示しつづけることが可能になる。こ
の蓄積容量の有効性は絵素の数が10ケ以上になった際見
ている人に目のつかれを覚えさせないために特に有効で
ある。
時間が10〜1000n秒であっても、液晶表示はその表示が
１〜1000m秒も有するいわゆる残光特性をもためしたも
のである。このためこの蓄積（ストーレイジ キャパシ
タ）が大きいと例えばTVのブラウン管に対応する平面パ
ネルでの表示があざやかになり、かつ絵素の数が104〜1
05ケになり、それらをデジタル的にスキャンしていても
他の絵素に0.1を表示しつづけることが可能になる。こ
の蓄積容量の有効性は絵素の数が10ケ以上になった際見
ている人に目のつかれを覚えさせないために特に有効で
ある。
またこの蓄積容量のキャパシタはゲイト絶縁物（16）
と同一材料としたことにより、同一バッチ式に何らの新
らたな工程を必要とせず作ることができた。しかし、こ
の容量を小面積で増加するため、酸化珪素ではなく窒化
珪素、酸化タンタルその他強誘電体を用いてもよい。
と同一材料としたことにより、同一バッチ式に何らの新
らたな工程を必要とせず作ることができた。しかし、こ
の容量を小面積で増加するため、酸化珪素ではなく窒化
珪素、酸化タンタルその他強誘電体を用いてもよい。
本発明におけるS1（12）に電気的に接続されている他
の電極（32）は電極穴（25）を介して設けられている。
これらIGF(10)上にポリイミドまたはPIQ等の層間絶縁物
を１〜３μｍの厚さに設け、それを選択的にフォトリソ
グラフィー技術により設ければよい。この電極（32）が
ひとつの絵素の大きさを決定する。カリキュレータ等に
おいては0.1〜5mmφまたはく形を有している。しかし第
１図の如き走査型の方式において、１〜50μｍをマトリ
ックス状として500×500とした。液晶表示部（31）はこ
の基板上に半導体装置電極を設けた一方の極と他方をIT
O等の透明電極（28）を有するガラス板（29）とを0.1〜
2mmの間げきを有せしめて対応させそこに例えばネマチ
ック型の液晶（26）を注入して設けた。
の電極（32）は電極穴（25）を介して設けられている。
これらIGF(10)上にポリイミドまたはPIQ等の層間絶縁物
を１〜３μｍの厚さに設け、それを選択的にフォトリソ
グラフィー技術により設ければよい。この電極（32）が
ひとつの絵素の大きさを決定する。カリキュレータ等に
おいては0.1〜5mmφまたはく形を有している。しかし第
１図の如き走査型の方式において、１〜50μｍをマトリ
ックス状として500×500とした。液晶表示部（31）はこ
の基板上に半導体装置電極を設けた一方の極と他方をIT
O等の透明電極（28）を有するガラス板（29）とを0.1〜
2mmの間げきを有せしめて対応させそこに例えばネマチ
ック型の液晶（26）を注入して設けた。
第４図（Ａ）が蓄積キャパシタと液晶キャパシタで等
価回路にて示される液晶とを並列に連結して設けたのに
対し、第４図（Ｂ）は直列に設けたものである。
価回路にて示される液晶とを並列に連結して設けたのに
対し、第４図（Ｂ）は直列に設けたものである。
すなわちS1（12）に電気的に連結した一方の電極（2
2）上に誘電膜（23）、他方の電極（24）、さらにこの
電極（24）に連結した第２の液晶キャパシタ（31）の一
方の電極（32）が開口（25）を介して連結しており、こ
の電極（32）に対応して透明電極による対抗電極（27）
が液晶（26）の誘電体をはさんで設けられている。
2）上に誘電膜（23）、他方の電極（24）、さらにこの
電極（24）に連結した第２の液晶キャパシタ（31）の一
方の電極（32）が開口（25）を介して連結しており、こ
の電極（32）に対応して透明電極による対抗電極（27）
が液晶（26）の誘電体をはさんで設けられている。
第４図（Ａ），（Ｂ）で明らかな如く、本発明は基板
（１）上に複数のIGFキャパシタ、抵抗または同時にサ
ンドウィッチ構造として液晶表示の平面パネルを設けた
ことを特徴としている。
（１）上に複数のIGFキャパシタ、抵抗または同時にサ
ンドウィッチ構造として液晶表示の平面パネルを設けた
ことを特徴としている。
『効果』 本発明のIGFはセミアモルファス半導体を用いており
かつ第１の半導体層と第２及び第３の半導体とが異なる
形状を有しているので、応用の際に他の回路素子を第１
または第３の半導体層が同時に兼ねることが出来、マト
リクス化等IGFと他の素子を複合化して、応用する際に
より簡単に作製することが可能である。
かつ第１の半導体層と第２及び第３の半導体とが異なる
形状を有しているので、応用の際に他の回路素子を第１
または第３の半導体層が同時に兼ねることが出来、マト
リクス化等IGFと他の素子を複合化して、応用する際に
より簡単に作製することが可能である。
さらに、本発明のIGFはチャネル長が第２のセミアモ
ルファス半導体層の厚みで限定されるので、従来のIGF
のような高精度のフォトリソグラフィー技術を必要とせ
ず、より容易に低コストでIGFを作製することができる
ものであります。
ルファス半導体層の厚みで限定されるので、従来のIGF
のような高精度のフォトリソグラフィー技術を必要とせ
ず、より容易に低コストでIGFを作製することができる
ものであります。
かかるセミアモルファス半導体を基板上に積層する構
造により、IGFを設けたこと、加えてここを電流がたて
方向に流れるためチャネル長が0.1〜１μｍのマイクロ
チャネル型IGFを高精度のフォトリソグラフィー技術を
用いずに作ることができることがきわめて大きな特徴で
ある。
造により、IGFを設けたこと、加えてここを電流がたて
方向に流れるためチャネル長が0.1〜１μｍのマイクロ
チャネル型IGFを高精度のフォトリソグラフィー技術を
用いずに作ることができることがきわめて大きな特徴で
ある。
さらにスイッチングタイムがチャネル長が0.1〜１μ
ｍのマイクロチャネルのため、これまでの単結晶型の絶
縁ゲイト型半導体装置の1/5〜1/50をセミアモルファス
半導体を用いたのにもかかわらず得ることができた。
ｍのマイクロチャネルのため、これまでの単結晶型の絶
縁ゲイト型半導体装置の1/5〜1/50をセミアモルファス
半導体を用いたのにもかかわらず得ることができた。
さらにかかる積層型のIGFのため従来のように高精度
のフォトリソグラフィー技術を用いることなく、基板特
に絶縁基板上に複数個のIGF、抵抗、キャパシタを作る
ことが可能になった。そして液晶表示ディスプレーにま
で発展させることが可能になった。
のフォトリソグラフィー技術を用いることなく、基板特
に絶縁基板上に複数個のIGF、抵抗、キャパシタを作る
ことが可能になった。そして液晶表示ディスプレーにま
で発展させることが可能になった。
また、必要に応じて第２の半導体層の膜厚みを変更す
ることでIGFチャネル長を変更することができるという
優れた特徴を持つものであります。
ることでIGFチャネル長を変更することができるという
優れた特徴を持つものであります。
【図面の簡単な説明】 第１図は本発明による絶縁ゲイト型半導体装置、インバ
ータ抵抗、キャパシタまたは絶縁ゲイト型半導体装置と
キャパシタとを絵素としたマトリックス構造の等価回路
を示す。 第２図、第３図は本発明の積層型絶縁ゲイト型半導体装
置の工程を示すたて断面図である。 第４図は本発明の積層型絶縁ゲイト型半導体装置とキャ
パシタまたは液晶とを一体化した平面ディスプレーを示
す複合半導体のたて断面図である。
ータ抵抗、キャパシタまたは絶縁ゲイト型半導体装置と
キャパシタとを絵素としたマトリックス構造の等価回路
を示す。 第２図、第３図は本発明の積層型絶縁ゲイト型半導体装
置の工程を示すたて断面図である。 第４図は本発明の積層型絶縁ゲイト型半導体装置とキャ
パシタまたは液晶とを一体化した平面ディスプレーを示
す複合半導体のたて断面図である。
フロントページの続き (56)参考文献 特開 昭56−7481（ＪＰ，Ａ) 特開 昭53−84575（ＪＰ，Ａ) 特公 昭43−26823（ＪＰ，Ｂ１) Ａｐｐｌｉｅｄ ｐｈｙｓｉｃｓ Ｌ ｅｔｔｅｒｓ 37（12），15 Ｄｅｃｅ ｍｂｅｒ 1980 ｐ．1084−1086
Claims (1)
- 【請求項１】基板上に設けられた、セミアモルファス半
導体よりなる第１のセミアモルファス半導体層とセミア
モルファス半導体よりなる第２のセミアモルファス半導
体層とセミアモルファス半導体よりなる第３のセミアモ
ルファス半導体層とが積層された半導体装置であって、
前記第２及び第３のセミアモルファス半導体層はほぼ同
一形状でかつ前記第１のセミアモルファス半導体層とは
異なる形状を有し、前記第１及び第２のセミアモルファ
ス半導体層の側面に絶縁膜を有し、該絶縁膜上には前記
第２のセミアモルファス半導体層にチャネルを形成せし
めるゲイト電極を有し、前記第１及び第３のセミアモル
ファス半導体層はソース、ドレインを構成している絶縁
ゲイト型半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56001767A JP2588382B2 (ja) | 1981-01-09 | 1981-01-09 | 絶縁ゲイト型半導体装置 |
| US06/338,658 US4470060A (en) | 1981-01-09 | 1982-01-11 | Liquid crystal display with vertical non-single crystal semiconductor field effect transistors |
| US06/633,251 US4668969A (en) | 1981-01-09 | 1984-07-23 | Vertical non-single crystal semiconductor field effect transistor |
| US07/062,337 US4816886A (en) | 1981-01-09 | 1987-06-09 | Apparatus with field effect transistor having reduced channel length |
| US07/062,335 US4829358A (en) | 1981-01-09 | 1987-06-09 | Apparatus with field effect transistor having reduced channel length |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56001767A JP2588382B2 (ja) | 1981-01-09 | 1981-01-09 | 絶縁ゲイト型半導体装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56179218A Division JP2593641B2 (ja) | 1981-11-09 | 1981-11-09 | 絶縁ゲート型電界効果半導体装置 |
| JP56179217A Division JP2593640B2 (ja) | 1981-11-09 | 1981-11-09 | 絶縁ゲート型電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57115868A JPS57115868A (en) | 1982-07-19 |
| JP2588382B2 true JP2588382B2 (ja) | 1997-03-05 |
Family
ID=11510725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56001767A Expired - Lifetime JP2588382B2 (ja) | 1981-01-09 | 1981-01-09 | 絶縁ゲイト型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2588382B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4748954B2 (ja) * | 2003-07-14 | 2011-08-17 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51122382A (en) * | 1975-04-18 | 1976-10-26 | Fujitsu Ltd | Semiconductor device |
| JPS5384575A (en) * | 1976-12-29 | 1978-07-26 | Seiko Instr & Electronics Ltd | Semicocductor device |
| JPS5550663A (en) * | 1978-10-07 | 1980-04-12 | Shunpei Yamazaki | Semiconductor device and method of fabricating the same |
| GB2053418A (en) * | 1979-06-29 | 1981-02-04 | Coal Industry Patents Ltd | Vessel with discharge means |
-
1981
- 1981-01-09 JP JP56001767A patent/JP2588382B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| Ａｐｐｌｉｅｄ ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ３７（１２），１５ Ｄｅｃｅｍｂｅｒ １９８０ ｐ．１０８４−１０８６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57115868A (en) | 1982-07-19 |
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