KR100333157B1 - 액정표시장치 - Google Patents

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KR100333157B1
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준 코야마
야수히코 다케무라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

능동 매트릭스 표시 장치에서, 대략 M 형의 반도체 영역이 단일 픽셀 전극과 게이트선에 대해 제공되는 적어도 5 개의 박막 트랜지스터(TFT)와, M 형의 반도체 영역과 교차하는 캐패시턴스선을 포함하는 회로는 스위칭 소자로 사용된다. 각 TFT 는 오프셋 영역과 저농도로 도핑된 드레인(LDD) 영역을 갖는다. 선택 신호를 게이트선에 공급함으로써 TFT 가 동작되고, 그에 의해 픽셀에 데이타가 기록되며, 적절한 전압이 캐패시턴스선에 공급되어 그에 채널이 형성되고 캐패시터가 된다. 그래서, 픽셀 전극으로부터의 방전량은 캐패시터에 의해 줄어든다.

Description

액정 표시 장치
발명의 분야
본 발명은 예를들면, 액정 표시 장치, 플라즈마(plasma) 표시 장치, 또는 EL(electrolumlinescence, 전자 발광) 표시 장치에서 사용되는 능동 매트릭스형 (active matrix type) 표시 장치의 표시 스크린의 화질을 개선하기 위한 회로와 소자에 관한 것이다.
종래기술의 설명
제 2A 도는 종래의 능동 매트릭스 표시 장치를 도시한다. 파선으로 도시된 영역(104)은 표시 영역이다. 박막 트랜지스터(TFT)(101)가 영역(104)내에 매트릭스 형태로 배열된다. TFT(101)의 소스 전극에 연결된 선은 영상(데이타) 신호선(106)이고, TFT(101)의 게이트 전극에 연결된 선은 게이트(선택) 신호선(105)이다. 다수의 게이트 신호선 및 영상 신호선은 거의 서로 수직이 되도록 배열된다.
픽셀 셀(pixel cell)(103)의 캐패시턴스를 지지하고 영상 데이타를 저장하도록 보조 캐패시터(102)가 사용된다. TFT(101)는 픽셀 셀(103)에 인가된 전압에 대응하는 영상 데이타를 스위칭하기 위하여 사용된다.
일반적으로, 역바이어스(reverse bias) 전압이 TFT 의 게이트에 인가되면, 소스와 드레인간에 전류가 흐르지 않고(OFF 상태) 누설 전류(OFF 전류)가 흐르는 것이 공지되어 있다. 이 누설 전류는 픽셀 셀의 전압(전위)을 변화시킨다.
N-채널형의 TFT 에서, 게이트가 음으로 바이어스될 때, 반도체 박막의 표면에 제공되는 P 형의 층과 소스 영역 및 드레인 영역의 N 형의 층 사이에 PN 접합이 형성된다. 그러나, 반도체막내에 많은 수의 트랩(trap)이 존재하므로, 이 PN 접합은 완전하지 않고 접합 누설 전류가 흐르기 쉽다. 게이트 전극이 음으로 바이어스 될 때 OFF 전류가 증가되는 사실은 반도체막의 표면에 형성된 P 형의 층에서의 캐리어 밀도가 증가하고 PN 접합에서 에너지 장벽의 폭이 더 얇아지고, 그로인해 전계가 집중되고 접합 누설 전류가 증가되기 때문이다.
이러한 방법으로 발생된 OFF 전류는 소스/드레인 전압에 상당히 의존한다. 예를들면, TFT 의 소스와 드레인간에 인가된 전압이 증가함에 따라 OFF 전류가 빠르게 증가하는 것을 알 수 있다. 즉, 소스와 드레인간에 5V 의 전압이 인가되는 경우와 10V 의 전압이 인가되는 경우에서, 후자에서의 OFF 전류는 전자의 2 배가 되지 않고 10 배 또는 100 배만큼의 크기가 될 수 있다. 이 비선형성은 또한 게이트 전압에 의존한다. 게이트 전극의 역바이어스값이 크면(N-채널형에 대한 큰 네가티브 전압), 두 경우간에 상당한 차이가 있다.
이러한 문제점을 해결하기 위해, 일본 특허 공개(심사됨) No. 5-44195 및 5-44196 에서와 같이 TFT 를 직렬로 연결하는 방법(멀티게이트 방법)이 제안된다.
이는 각 TFT 의 소스/드레인에 인가된 전압을 줄임으로서 각 TFT 의 OFF 전류를 줄이기 위한 것이다. 제 2B 도에서 두 TFT(111) 및 (112)가 직렬로 연결될 때 각 TFT 의 소스/드레인에 인가된 전압은 반이 된다. 상기에 따라, 소스/드레인에 인가된 전압이 반이면, OFF 전류는 1/10 또는 1/100 로 줄어든다. 제 2B 도에서 부호(113)는 보조 캐패시터, 부호(114)는 픽셀 셀, 부호(115)는 게이트 신호선, 또한 부호(116)는 영상 신호선이다.
그러나, 액정 표시 장치의 영상 디스플레이를 위해 요구되는 특성이 보다 엄격해짐에 따라, 상기 멀티게이트 방법을 이용하여도 충분하게 OFF 전류를 줄이는 것이 어렵게 된다. 이는 게이트 전극의 수(TFT 의 수)가 3, 4 또는 5 로 증가되더라도 각 TFT 의 소스/드레인에 인가된 전압은 1/3, 1/4 또는 1/5 로 약간만 줄어들기 때문이다. 회로가 복잡해지고 차지하는 영역이 큰 부가적인 문제점이 있다.
발명의 요약
본 발명의 목적은 픽셀 전극에 연결된 TFT 의 소스/드레인에 인가된 전압을 1/10 보다 작게, 양호하게 정상적인 값의 1/100 보다 작게 감소시킴으로써 OFF 전류를 줄이는 구조를 갖는 픽셀 회로를 제공하는 것이다.
명세서에 기술된 본 발명은 구조가 매트릭스 형태로 배열된 게이트 신호선과영상 신호선, 게이트 신호선과 영상 신호선에 의해 둘러싸인 영역에 배열된 픽셀 전극 및 각 픽셀 전극에 인접하여 직렬로 서로 연결된 같은 도전형을 갖는 박막 트랜지스터(TFT)(TFT 의 수는 n)를 포함하고, 제 1 TFT(n=1)의 소스 영역이나 드레인 영역이 영상 신호선중 하나에 연결되고, 제 n TFT 의 소스 영역이나 드레인 영역이 픽셀 전극중 하나에 연결되고, 각 TFT(TFT 의 수는 n-m(n>m)의 채널 형성 영역에 인접한 두 영역중 적어도 하나가 도전형을 제공하는 불순물 농도가 소스 또는 드레인 영역보다 낮은 저농도 불순물 영역이고, 또한 각 TFT(TFT 의 수는 m)의 게이트 전압이 채널 형성 영역이 소스 및 드레인 영역과 같은 도전형이 되는 전압을 유지하는 것을 특징으로 한다. 상기의 구조에서 n 과 m 은 0 을 제외한 자연수이다. 원하는 효과를 얻기 위해서는 n 이 5 이상인 것이 양호하다.
상기 구조의 한 실시예가 제 2c 도에 도시된다. 제 2c 도에서 5 개의 TFT(121)내지 (125)는 서로 직렬로, 즉 n=5 및 m=2 로 배열된다. TFT(121)(n=1)의 소스 영역은 영상 신호선(129)에 연결된다. 제 n TFT(123)(n=5)의 드레인 영역은 픽셀 셀(127)의 픽셀 전극과 보조 캐패시터(162)에 연결된다.
TFT(121) 내지 (123)(TFT 의 수는 n-m(n>m))의 게이트 전극은 공통된 게이트 신호선(128)에 연결되고 각 TFT 는 LDD(lightly doped drain) 구조 및/또는 오프셋(offset) 구조를 갖는다. 다른 TFT(124) 및 (125)(TFT 의 수는 m)의 게이트 전극은 원하는 전압에 유지되는 공통된 캐패시턴스선(130)에 연결된다.
제 2c 도에서, 본 발명의 기본적인 형태는 TFT(121) 내지 (125)를 직렬로 연결하고, TFT(121) 내지 (123)의 게이트를 게이트 신호선(128)에 연결하고, 또한 다른 TFT(124) 및 (125)의 게이트는 캐패시턴스선(130)에 연결하는 것이다. 그래서, 픽셀의 전압을 유지하는 시간의 주기 동안 캐패시터는 캐패시턴스선을 적절한 전압에 유지함으로서 채널과 각 TFT(124) 및 (125)의 게이트 전극 사이에 형성된다.
그래서, 각 TFT(122) 및 (123)의 소스와 드레인간의 전압은 줄어들고, 그에 의해 TFT 의 OFF 전류를 감소시킨다. 보조 캐패시터는 절대적으로 필요한 것은 아니다. 오히려, 보조 캐패시터는 데이타 기록 동안에 부하를 증가시키므로, 픽셀셀의 캐패시턴스와 TFT(124) 및 (125)에서 발생된 캐패시턴스 사이의 비율이 최적이면 양호하게 포함되지 않는 경우가 있다.
특히 제 2c 도와 함께 동작을 설명하기 위해, 선택 신호가 게이트 신호선 (128)에 인가될 때 모든 TFT(121) 내지 (123)는 턴 온된다. TFT(124) 및 (125)가 또한 ON 상태가 되기 위해 신호를 캐패시턴스선(130)에 인가할 필요가 있다. 그래서, 픽셀 셀(127)은 영상 신호선(129)에서의 신호에 따라 충전되고, 동시에 TFT (124) 및 (125)가 또한 충전된다. 충분한 충전이 실행된(평형) 상태에서 TFT(122) 및 (123)의 소스와 드레인간의 전압은 대략 같다.
이러한 상태에서 선택 신호가 인가되지 않거나 연결되지 않으면, TFT(121) 내지 (123)은 OFF 상태가 된다. 이러한 단계에서 TFT(124) 및 (125)는 계속 ON 상태에 있다. 다른 픽셀 신호는 실질적으로 영상 신호선(129)에 인가된다. TFT(121)는 한정된 OFF 전류를 갖으므로, TFT(124)에 저장된 전하는 방전되어 전압이 줄어든다. 그러나, 속도는 대략 제 2A 도의 정상적인 능동 매트릭스 회로내의 캐패시터 (102)에서 전압이 강하되는 속도와 같다.
TFT(122)에서, 소스와 드레인간의 전압이 초기에는 거의 0 이므로 OFF 전류가 매우 작지만, 이어서 TFT(124)의 전압이 줄어들므로 TFT(122)의 소스와 드레인 간의 전압은 점차 증가하여 결과적으로 OFF 전류도 또한 증가한다. TFT(123)에서 OFF 전류는 또한 같은 방법으로 점차 증가하지만 비율이 TFT(122)의 경우보다 또한 더 작다. 상기로부터, TFT 의 OFF 전류 증가로 인한 픽셀 셀(127)의 전압 강하는 제 2A 도의 정상적인 능동 매트릭스 회로에 의한 경우보다 훨씬 느리다.
TFT(121) 내지 (125)의 채널에 LDD 영역과 오프셋 영역이 형성되면 이러한 영역은 드레인 저항기와 소스 저항기가 된다. 그래서, 드레인 접합에서 전계의 강도를 약화시키고 OFF전류를 줄일 수 있다.
이러한 회로의 집적은 회로 배열에 의해 증가될 수 있어서, 제 1A 도에서는 게이트 신호선(128)과 캐패시턴스선(130)이 대략 M 형태의 반도체 영역(100)상에서 겹친다. 제 1B 도 내지 제 1D 도는 이러한 경우 가능한 조합 배열을 도시하고, 어느한 경우를 사용하여도 같은 효과를 얻는다.
제 1B 도는 가장 전통적인 형태이다. TFT(121) 내지 (125)는 게이트 신호선(128) 및 캐패시턴스선(130)과 반도체 영역(100)의 교차점에 형성된다(게이트 신호선과의 세 교차점과 캐패시턴스선과의 두 교차점, 총 5 개의 교차점). N 형 또는 P 형의 불순물은 게이트 신호선 및 캐패시턴스선에 의해 분리된(둘러싸인) 반도체 영역(제 1B 도에서 4 개의 영역)과, 반도체 영역의 양끝 영역에 도입되고, 이는 TFT 의 소스와 드레인이 된다. 영상 신호선과 픽셀 전극은 반도체 영역(제 1B 도)의 어느 한 끝부분에 연결되도록 형성되어야 한다.
제 1C 도에서는 점(a) 및 (c)가 캐패시턴스선(130)에 의해 덮히지 않을 수 있다. 이는 TFT(124) 및 (125)가 캐패시턴스로만 동작하는 것으로 충분하기 때문이다.
제 1D 도에서는 반도체 영역(100)과 6 개의 교차점을 형성하여 TFT(131)를 구성할 수 있다. 이 회로는 제 2D 도에 도시되고, 제 2C 도에서의 TFT(122)가 단순히 2 개의 직렬 TFT 로 대치된다. 제 2D 도에서, 부호(137)는 픽셀 셀이고, 부호(138)은 게이트 신호선, 부호(139)는 영상 신호선, 또한 부호(140)는 캐패시턴스선이다. 그래서, 제 2c 도와 비교하여 OFF 전류를 줄이는 것이 가능하다.
제 1A 도 내지 제 1D 도는 본 발명에서 반도체 영역, 게이트(gate) 신호선, 및 캐패시턴스(capacitance)선의 배열을 도시한 도면.
제 2A 도 내지 제 2D 도는 능동 매트릭스(active matrix) 회로의 외형을 도시한 도면.
제 3A 도 내지 제 3F 도는 제 1 실시예에서 스위칭 소자의 제조 공정을 도시한 단면도.
제 4A 도 내지 제 4F 도는 제 2 실시예에서 스위칭 소자의 제조 공정을 도시한 단면도.
제 5A 도 내지 제 5F 도는 제 3 실시예에서 스위칭 소자의 제조 공정을 도시한 상면도.
제 6 도는 제 3 실시예에서의 스위칭 소자의 단면도.
제 7 도는 제 3 실시예에서의 스위칭 소자의 회로도.
제 8A 도 및 제 8B 도는 제 3 실시예에서 반도체 영역, 게이트선 및 캐패시턴스선의 배열을 도시한 도면.
제 9 도는 제 3 실시예에서 게이트 신호선, 캐패시턴스선, 주변 회로 등의 배열을 도시한 도면.
제 10 도는 제 4 실시예에서의 픽셀(pixel) 영역의 상면도.
제 11 도는 제 10 도의 구조와 동일한 회로도.
제 12 도는 제 5 실시예에서의 픽셀 영역의 상면도.
제 13 도는 제 6 실시예에서의 픽셀 영역의 상면도.
* 도면의 주요부분에 대한 부호의 설명
102 : 보조 캐패시터 103 : 픽셀 셀
106 : 영상 신호선
양호한 실시예의 상세한 설명
[실시예 1]
실시예에서, 오프셋 게이트 영역과 LDD(lightly doped drain) 영역은 OFF 전류를 감소시키도록 게이트 전극을 양극 처리하여 구성된다. 게이트 전극을 양극 처리하는 방법은 일본 특허 출원 공개 No. 5-267667 에 개시되었다. 제 1A 도 내지 제 1D 도는 위에서 볼 때의 실시예의 회로를 도시하고, 제 3A 도 내지 제 3F 도는 제조 공정의 단면도이다. 도면에서, 좌측은 제 1A 도에서 점선 X-Y 로 표시된 부분의 단면도를 도시하고, 우측은 X'-Y' 로 표시된 부분의 단면도를 도시한다. 이들은 인접하게 도시되어 있지만, 분명히 X-Y 와 X'-Y' 은 같은 직선상에 있지 않음을 유의해야 한다.
1000 내지 5000Å, 예를들면 3000Å 의 두께를 갖는 산화규소막(302)이기판(코닝 7059 유리(corning 7059 glass), 100mm ×100mm)(301)상에 기본막으로 형성된다. TEOS (tetraethoxysilane)는 산화규소막(302)을 형성하도록 플라즈마 CVD(plasma chemical vapor deposition)에 의해 분해되고 증착된다. 이 처리는 또한 스퍼터링(sputtering)에 의해 실행될 수 있다.
300 내지 1500Å, 예를들면 500Å 의 두께를 갖는 비결정질의 실리콘막은 플라즈마 CVD 또는 저압 CVD(LPCVD)에 의해 증착되고, 결정화되기 위해 550 내지 600℃ 의 대기중에 8 내지 24 시간 동안 놓아둔다. 결정화는 작은 양의 니켈을 부가함으로서 촉진될 수 있다. 결정화 온도를 줄이고 결정화 시간을 단축시키도록 니켈 등을 첨가하여 결정화를 촉진시키는 방법은 일본 특허 출원 공개 No. 6-244104 에서 제공된다. 이러한 처리는 또한 레이저 조사를 포함한 포토어닐링(photo-annealing)이나 열 어닐링과 포토 어닐링의 조합에 의해 실행될 수 있다.
결정화전 실리콘막은 대략 M 형태의 섬 형상 영역 (100)을 형성하도록 에칭된다. 700 내지 1500Å, 예를들면 1200Å 의 두께를 갖는 산화규소막(303)은 플라즈마 CVD 나 스퍼터링에 의해 영역(100)상에 형성된다(제 1A 도 및 제 3A 도).
알루미늄(1 무게 % Si 또는 0.1 내지 0.3 무게 % Sc 를 포함하는) 막은 1000Å 내지 3㎛, 예를들면 5000Å의 두께로 스퍼터링에 의해 형성된다. 이때, 양극 처리에 의해, 3% 타르타르산을 포함한 에틸렌 글리콜 용액에서, 양극으로 알루미늄 막을 이용해, 본 실시예에서 약 수 100Å, 200Å 의 두께를 갖는 정제 산화알루미늄으로 구성된 양극 산화층(304)을 형성하도록 10 내지 30V 의 전압이 인가된다. 양극 산화층(304)은 높은 접착의 정도에서 포토레지스트(photoresist)를 부착하는데 사용된다.
포토레지스트 마스크(305)를 형성한 후에 알루미늄막은 게이트 전극(306) 내지 (309)를 형성하도록 포토레지스트 마스크(304)를 이용해 에칭된다. 게이트 전극 (306) 및 (307)은 게이트 신호선(128)에 대응하고, 게이트 전극(308) 및 (309)은 캐패시턴스선(130)에 대응한다(제 3A 도).
이러한 단계에서, 제 9 도에서는 알루미늄막 영역 (802)이 기판(806)상에서 능등 매트릭스 영역(805) 주위에 형성되고 모든 게이트 신호 및 캐패시턴스선(알루미늄 와이어링(wiring))(801)이 알루미늄막 영역(802)에 연결되도록 에칭이 실행될 수 있다. 주변 회로(게이트 구동기(803) 및 소스 구동기(804))에서 게이트 전극 등의 알루미늄 와이어링이 알루미늄막 영역(802)으로부터 절연되도록 설계되면, 주변 회로의 알루미늄 와이어링에서는 양극 처리가 일어나지 않고, 그에 의해 집적화가 개선된다(제 9도).
포토레지스트 마스크(305)를 제거하지 않으면서, 게이트 전극(306) 및 (307), 즉 게이트 신호선(128)만이 다공성 양극산화물(310)을 형성하도록 양극 처리된다. 이러한 처리에서, 10 내지 30V 의 전압이 3 내지 20% 구연산, 수산, 인산, 크롬산, 및 황산과 같은 산성 용액에서 게이트 전극(306) 및 (307), 즉 게이트 신호선(128)에만 인가될 수 있다. 본 실시예에서는 10V 의 전압이 수산용액(30℃)에서 20 내지 40 분 동안 인가된다. 이러한 상태에서는 포토레지스트 마스크(305)가 양극 산화층(304)에 의해 부착되므로, 포토레지스트 마스크(305)로부터의 전류 누설이 방지될 수 있어 게이트 전극(306) 및 (307)의 측면에서만 다공성 양극 산화물(310)을 형성하기에 매우 효과적이다. 다공성 양극산화물(310)의 두께는 양극 처리 시간에 따라 조절될 수 있으므로 LDD 영역의 길이는 다공성 양극산화물(310)의 두께에 의해 결정된다(제 3B 도).
포토레지스트 마스크(305)를 제거한 후에 전류가 양극 처리를 실행하도록 전해질 용액에서 다시 게이트 전극(306) 내지 (309), 즉 게이트 신호선(138) 및 캐패시턴스선(130)(제 1B 도)을 통해 통과되므로, 500 내지 2500Å 의 두께를 갖는 양극산화물이 형성된다. 전해질 용액은 에틸렌 글리콜과 함께 L-타르타르산을 5% 의 농도로 희석하고 암모니아를 이용해 7.0±0.2 의 pH 로 조절하여 얻어진다. 이 용액에 기판을 담근다. 일정한 전류원의 양극측은 기판상에서 게이트 전극에 연결되고 음극측은 백금 전극에 연결된다. 20mÅ 의 일정한 전류로 전압이 인가되고 산화는 전압이 150V 에 이를 때까지 계속된다. 또한, 산화는 전류가 0.1mA 이하로 감소될 때까지 150V 의 일정한 전압으로 계속된다. 그래서, 2000Å 의 두께를 갖는 알루미늄 산화막(311) 및 (312)이 게이트 신호선(128)(게이트 전극(306) 및 (307))과 캐패시턴스선(130)(게이트 전극(308) 및 (309))의 상부 및 측면상에서 얻어지고 정제된 결정 구조를 갖는다. 알루미늄 산화막(311) 및 (312)의 두께는 오프셋의 길이에 의해 결정될 수 있고 인가되는 전압에 비례한다(제 3C 도).
게이트 전극(306) 내지 (309) 주위에 형성된 양극산화물(311) 및 (312)를 마스크로서 이용해 산화규소막(303)은 게이트 절연막(313) 및 (314)을 형성하도록 에칭된다. 이러한 상태에서 산화 실리콘과 실리콘간이 선택비가 충분히 크도록 에칭용액 또는 에칭가스를 사용할 필요가 있다(제 3D도).
다공성 양극산화물(310)을 제거한 후에, N 형의 불순물 영역을 형성하도록 마스크로서 게이트 절연막(313)과 게이트 전극부분(주변의 양극산화물과 게이트 전극)을 사용하여 이온 도핑(ion doping)함으로서 불순물(인광 물질)이 섬 형상의 영역(100)에 자기-정렬되도록 주입된다. 도핑 가스는 포스핀(pH3)이다. 선량(dose)은 5 ×1014과 5 ×1015원자/㎠, 예를들면 1 ×1015원자/㎠ 이고 가속 전압은 60 내지 90kV, 예를들면 80kV 이다. 그래서, 게이트 절연막(313)이 반투명 마스크로 사용되므로 고농도 불순물 영역(소스 및 드레인 영역)(317) 내지 (320)과 저농도 불순물 영역(321) 내지 (324)이 형성된다(제 3E 도).
도핑된 고농도 불순물 영역(317) 내지 (320)과 저농도 불순물 영역(321) 내지 (324)을 활성화하도록 KrF 엑시머 레이저(excimer laser)(248nm 의 파장, 20ns의 펄스폭)가 조사된다. 적절한 레이저의 에너지 밀도는 200 내지 400mJ/㎠ 이고, 양호하게는 250 내지 300mJ/㎠ 이다. 이러한 처리는 열어닐링(thermal annealing)에 의해 실행될 수 있다. 특히, 활성화는 촉매 요소(니켈)를 포함함으로서(일본 특허 출원 공개 No. 6-267989) 정상적인 경우보다 더 낮은 온도에서 열어닐링에 의해 실행될 수 있다.
산화규소막(325)은 플라즈마 CVD 에 의해 층간 절연막으로서 5000Å 의 두께로 형성된다. 원료가스(raw gas)는 TEOS 및 산소이다. 층간 절연막(325)은 이때 N 형의 불순물 영역(317)에서 접촉 홀(hole)을 형성하도록 에칭된다. 알루미늄막은 스퍼터링에 의해 형성되고 소스 전극 와이어링 (326)을 형성하도록 에칭된다. 이는영상 신호선(129)의 연장이다(제 3E 도).
NH3/SiH4/H2혼합 기체를 이용한 플라즈마 CVD 에 의해 비활성화막(327)으로서 질화규소막이 2000 내지 8000Å, 예를들면 4000Å 의 두께로 형성된다. 비활성화막(327)과 층간 절연막(325)은 고농도 불순물 영역(320)에서 픽셀 전극에 대한 접촉 홀을 형성하도록 에칭된다.
ITO(indium tin oxide)막은 스퍼터링에 의해 형성되고 픽셀 전극(328)을 형성하도록 에칭된다. 픽셀 전극(328)은 픽셀 셀(127)의 한 전극이다(제 3F 도).
상기의 처리에 의해 N-채널형의 TFT(121) 내지 (125)를 갖는 스위칭 회로가 제공된다. 이 스위칭 회로는 제 2C 도의 회로로부터 보조 캐패시터(126)를 제거하여 구해진 회로에 대응한다. 제 3F 도에서는 TFT(122)가 도시되지 않은 것을 알 수 있다.
저농도 불순물 영역은 다공성 양극 알루미늄막(311)의 두께만큼 게이트 전극(306) 및 (307)에서 떨어져 위치하고 각 저농도 불순물 영역(321) 내지 (324)는 채널 형성 영역과 소스 및 드레인 영역 사이에 형성되어, TFT(121) 내지 (123)이 소위 오프셋 게이트 구조와 LDD 구조를 갖고, 그에 의해 OFF 전류를 줄인다. 그래서, 이러한 TFT 는 픽셀 매트릭스에 배열된 소자로 적합하다. TFT(124) 및 (125)가 캐패시터로서만 사용되는 것으로 충분하므로 LDD 구조는 형성되지 않는다.
[실시예 2]
본 실시예는 LDD 구조를 변형한 실시예이다. 제 1A 도 내지 제 1D 도는 위에서 볼 때 실시예의 회로를 도시하고, 제 4A 도 내지 제 4F 도는 제조 공정의 단면도이다. 도면에서, 좌측은 제 1A 도에서 점선 X-Y 로 표시된 부분의 단면도를 도시하고, 우측은 제 3A 도 내지 제 3F 도와 유사하게 X'-Y' 로 표시된 부분의 단면도를 도시한다. 이들은 인접하게 도시되어 있지만, 분명히 X-Y 와 X'-Y' 은 같은 직선상에 있지 않음을 유의해야 한다.
1000 내지 5000Å 예를들면 3000Å 의 두께를 갖는 산화규소막(402)이 기판(코닝 7059 유리, 100mm ×100mm)(401) 상에 기본막으로 형성된다. TEOS 는 산화 규소막(302)을 형성하도록 플라즈마 CVD 에 의해 분해되고 증착된다. 이 처리는 또한 스퍼터링에 의해 실행될 수 있다.
300 내지 1500Å, 예를들면 500Å 의 두께를 갖는 비결정질의 실리콘막은 플라즈마 CVD 또는 LPCVD 에 의해 증착되고, 결정화되기 위해 550 내지 600℃ 의 대기중에 8 내지 24 시간 동안 놓아둔다. 결정화는 작은 양의 니켈을 부가함으로서 촉진될 수 있다. 이러한 처리는 또한 레이저 조사를 포함한 포토어닐링이나 열 어닐링과 포토어닐링의 조합에 의해 실행될 수 있다.
결정화된 실리콘막은 대략 제 1A 도의 M 형태의 섬 형상 영역(100)을 형성하도록 에칭된다. 700 내지 1500Å, 예를들면 1200Å 의 두께를 갖는 산화규소막 (403)은 플라즈마 CVD 나 스퍼터링에 의해 영역(100)상에 형성된다.
알루미늄(1 무게 % Si 또는 0.1 내지 0.3 무게 % Sc 를 포함하는)막은 1000Å 내지 3㎛, 예를들면 5000Å 의 두께로 스퍼터링에 의해 형성된다. 이때, 양극 처리에 의해, 3% 타르타르산을 포함한 에틸렌 글리콜 용액에서, 양극으로 알루미늄막을 이용해, 본 실시예에서 약 수 100Å, 200Å 의 두께를 갖는 정제 산화 알루미늄으로 구성된 양극산화층(404)을 형성하도록 10 내지 30V 의 전압이 인가된다. 양극산화층(404)은 높은 점착 정도에서 포토레지스터를 부착하는데 사용된다.
포토레지스트 마스크(405)를 형성한 후에 알루미늄막은 게이트 전극(406) 내지 (309)을 형성하도록 포토레지스트 마스크 (405)를 이용해 에칭된다. 게이트 전극(406) 및 (407)은 게이트 신호선(128)에 대응하고, 게이트 전극(408) 및 (409)은 캐패시턴스선(130)에 대응한다(제 4A 도).
포토레지스트 마스크(405)를 제거하지 않으면서 게이트 전극(406) 및 (407)만이 다공성 양극산화물(410)을 형성하도록 양극 처리된다. 이러한 처리에서, 10V의 전압이 수산용액(30℃)에서 20 내지 40 분 동안 게이트 신호선(128)에만 인가된다. 포토레지스트 마스크(405)가 양극산화층(404)에 의해 부착되므로, 포토레지스트 마스크(405)로부터의 전류 누설이 방지될 수 있어 게이트 전극(406) 및 (407)의 측면에서만 다공성 양극산화물(410)을 형성하기에 매우 효과적이다. 다공성 양극산화물(410)의 두께는 양극 처리 시간에 따라 조절될 수 있으므로 LDD 영역의 길이는 다공성 양극산화물(410)의 두께에 의해 결정된다(제 4B 도).
포토레지스트마스크(405)를 이용해, 게이트 절연막 (411) 및 (412)을 형성하도록 산화규소막(403)이 에칭된다. 포토레지스트 마스크(405), 다공성 양극 산화물 (410), 및 정제된 양극 산화층(404)을 이어서 제거한 후에, N 형의 불순물 영역을 형성하도록 마스크로 게이트 절연막(411)과 게이트 전극(406) 내지 (409)에 이온 도핑함으로서 불순물(인광 물질)이 섬 형상의 영역(100)에 자기-정렬되도록 주입된다. 도핑 가스는 포스핀(pH3)이다. 선량은 5 × 1014과 5 ×1015원자/㎠, 예를들면 1 ×1015원자/㎠ 이고 가속 전압은 60 내지 90kV, 예를들면 80kV 이다. 게이트 절연막(411)이 반투명 마스크로 사용되므로 괴농도 불순물 영역(소스 및 드레인 영역)(413) 내지 (416)과 저농도 불순물 영역(417) 내지 (420)이 형성된다(제 3D 도).
도핑된 고농도 불순물 영역(413) 내지 (416)과 저농도 불순물 영역(417) 내지 (420)을 활성화하도록 KrF 엑시머 레이저(248nm 의 파장, 20ns 의 펄스폭)가 조사된다. 적절한 레이저의 에너지 밀도는 200 내지 400mJ/㎠ 이고, 양호하게는 250 내지 300mJ/㎠ 이다. 이러한 처리는 온도 어닐링에 의해 실행될 수 있다. 특히, 활성화는 촉매 요소(니켈)를 포함함으로서(일본 특허 출원 공개 No. 6-267989) 정상적인 경우보다 더 낮은 온도에서 온도 어닐링에 의해 실행될 수 있다.
산화규소막(325)은 플라즈마 CVD 에 의해 층간 절연막 (421)으로서 5000Å 의 두께로 형성된다. 원료가스는 TEOS 및 산소이다. 층간 절연막(421)은 이때 고농도 불순물 영역(413)에서 접촉 홀을 형성하도록 에칭된다. 알루미늄막은 스퍼터링에 의해 형성되고 소스 전극 와이어링(422)을 형성하도록 에칭된다. 이는 영상 신호선(129)의 연장이다(제 4E 도).
NH3/SiH4/H2혼합 기체를 이용한 플라즈마 CVD 에 의해 비활성화막(423)으로서 질화규소막이 2000 내지 8000Å, 예를들면 4000Å 의 두께로 형성된다. 비활성화막(423)과 층간 절연막(421)은 고농도 불순물 영역(416)에서 픽셀 전극에 대한 접촉 홀을 형성하도록 에칭된다.
ITO 막은 스퍼터링에 의해 형성되고 픽셀 전극(424)을 형성하도록 에칭된다. 픽셀 전극(424)은 픽셀 셀(127)의 한 전극이다(제 4F 도).
상기의 처리에 의해 N-채널형의 TFT(121) 내지 (125)를 갖는 스위칭 회로가 제공된다. 이 스위칭 회로는 제 2C 도의 회로로부터 보조 캐패시터(126)를 제거하여 구해진 회로에 대응한다. 제 4F 도에서는 TFT(122)가 도시되지 않은 것을 알 수 있다.
각 저농도 불순물 영역(417) 내지 (420)은 채널 형성 영역과 소스 및 드레인 영역 사이에 형성되어 TFT(121) 내지 (123)이 LDD 구조를 갖고, 그에 의해 OFF 전류를 줄인다. 그래서, 이러한 TFT 는 픽셀 매트릭스에 배열된 소자로 적합하다. TFT(124) 및 (125)가 캐패시터로만 사용되는 것으로 충분하므로 LDD 구조는 형성되지 않는다.
[실시예 3]
제 5A 도 내지 제 5F 도는 본 실시예에서 회로를 형성하는 공정을 도시한다. 공지된 방법(또는 제 1 실시예에서의 방법)이 사용되어야 하므로, 특정한 공정에 대한 상세한 설명은 주어지지 않는다.
제 1 실시예(또는 제 1A 도)에서와 같이 대략 M 형의 반도체 영역(활성화층) (201) 및 (202)이 형성된다. 게이트 절연막(도시되지 않은)이 형성된 후에 게이트 신호선(203) 내지 (205)과 캐패시턴스선(206) 내지 (208)이 형성된다. 게이트 신호선, 캐패시턴스선, 및 활성화층간의 위치관계는 제 1 실시예에서와 같다(제 5A 도).
활성화층(201) 내지 (204)을 도핑한 후에 층간 절연기가 형성되고, 활성화층의 좌측 끝부분에 접촉홀(210) 및 (211)이 형성되어, 그에의해 영상 신호선(209)을 형성한다 (제 5B 도).
게이트 신호선과 영상 신호선에 의해 둘러싸인 영역에 픽셀 전극(212) 내지 (214)이 형성된다. 상기의 처리에 의해, 능등 매트릭스 회로를 위한 스위칭 소자가 형성된다. 캐패시턴스선(206)을 대응하는 선의 픽셀 전극(213)과 겹치지 않지만 한 선 높이있는 픽셀 전극(212)과는 겹쳐진다. 그래서, 보조 캐패시터(126)에 대응하는 캐패시터(215)가 캐패시턴스선 (207)과 픽셀 전극(213) 사이에 형성된다. 다른 선에 대해서는 같은 배열이 얻어진다(제 5C 도).
대응하는 선의 픽셀 전극이 한 선 높이 있는(또는 낮게 있는) 게이트 신호선과 겹쳐지는 배열에 의해 제 7 도의 회로가 구성된다. 캐패시터(215)가 캐패시턴스선상에 형성되므로 캐패시터는 개구 비율(aperture ratio)을 줄이지 않고 형성될 수 있다. 그래서, 회로의 집적화를 개선시키는데 효과적이다.
캐패시터(215)를 확대하도록 겹쳐진 부분내의 층간 절연기는 에칭될 수 있다. 이에의해 전극간의 거리가 단축되어 캐패시턴스가 증가된다. 이를 이루기 위해서는 제 1 실시예에서와 같이, 표면이 양극산화물로 덮힌 캐패시턴스선이 형성되는 것이 좋다. 이러한 상태에서 양극산화물은 유전체이다. 제 6 도에 단면이 도시된다.
캐패시터(215)를 형성하도록 대응하는 부분을 에칭함으로서 처리 과정의 수는 증가되지 않는다. 즉, 층간 절연기가 접촉홀(210) 및 (211) 또는 픽셀 전극에 대한 접촉홀을 형성하도록 에칭될 때, 동시에 캐패시턴스선상에 홀이 형성될 수 있다. 제 6 도는 후자의 예를 도시한다. 적절한 에칭 조건에서, 알루미늄 등의 양극산화물은 산화규소를 에칭하는 건조 에칭 조건에서는 전혀 에칭되지 않으므로 접촉홀이 형성될 때까지 에칭이 계속된다.
개구비율을 증가하기 위해 제 5D 도 내지 제 5 도에서는 반도체 영역(216), 즉 TFT 부분을 영상 신호선(219)과 겹치는 것이 또한 효과적이다. 또한, 섬 형상의 반도체 영역(221)은 제 8A 도에서 복잡하게 굽은 부분을 갖고 이 영역에서 게이트 신호선(222)과 캐패시턴스선(223)이 겹치므로(제 8B 도), 많은 수의 TFT 가 형성될 수 있다. 그래서, OFF 전류를 더 줄일 수 있다.
[실시예 4]
본 실시예는 제 5A 도 내지 제 5C 도의 처리에 의해 구해진 구조를 변형한 실시예이다. 제 10 도는 본 실시예를 도시한다. 제 11 도는 제 10 도의 구조와 동일한 회로를 도시한다. 제 10 도의 구조는 게이트 신호선 방향을 따라 인접한 두 픽셀에 배열된 TFT 그룹이 공통으로 캐패시턴스선에 연결되는 것을 특징으로 한다. 게이트 신호선(902) 및 (904)은 인접한 픽셀 전극(905) 및 (906) 사이에 배열 되고, 캐패시턴스선(903)은 게이트 신호선(902) 및 (904) 사이에 배열된다. M 형의 섬 형상 반도체 영역(907) 및 (908)의 한 끝부분은 각각 픽셀 전극(905) 및 (906)에 연결된다.
M 형의 섬형상 반도체 영역(907) 및 (908)은 이를 TFT 의 커브층으로 이용하도록 결정질 실리콘막에 의해 구성된다. 반도체 영역(907) 및 (908)에서 TFT 는 게이트 신호선(902) 및 (904)와 겹쳐진 세 부분에 형성되고 오프셋 영역과 LDD 영역은 제 1 및 제 2 실시예에서 설명된 바와같이 TFT 내에 형성될 수 있다. 캐패시턴트선(903)과 겹쳐진 두 부분은 캐패시터로 사용된다.
한쌍의 픽셀 전극(905) 및 (906)에 대해 공통적으로 하나의(단일) 캐패시턴스선(903)이 사용되므로 캐패시턴스선의 수는 반이 될 수 있고, 그에 의해 픽셀의 개구 비율이 증가한다. 제 10 도에서는 최소한의 구조만이 도시된다. 액정 표시 장치에서는 실제적으로 수백 ×수백의 구조(각각이 제 10 도의 구조이다)가 조합된다.
[실시예 5]
본 실시예는 제 10 도의 구조를 변형한 구조에 관련된 것이다. 제 12 도는 본 실시예 구조의 평면도이다. 제 12 도 구조의 특성은 두 픽셀에 대해 공통된 캐패시턴스선(903)을 이용하는 방법이다. 이는 제 12 도의 구조를 제 10 도와 비교하면 명백해진다.
제 11 도는 본 실시예의 구조와 동일한 회로를 도시한다. 즉, 제 12 도의 구조와 동일한 회로는 제 10 도와 같은 회로이다. 이러한 실시예의 구조를 이용함으로써 개구 비율이 증가될 수 있다.
[실시예 6]
본 실시예는 제 10 도의 구조를 변형한 구조에 관련된 것이다. 제 13 도는본 실시예의 구조를 도시한다. 본 실시예와 동일한 회로는 제 10 도에 도시된다. 본 실시예의 구조가 사용되면 높은 개구 비율을 얻을 수 있다.
본 발명에서는 다수의 TFT 의 게이트를 게이트 신호선 및 캐패시터선에 연결하므로서 액정 셀에서의 전압 강하를 억제할 수 있다. 일반적으로, TFT 의 악화는 소스와 드레인간의 전압에 의존한다. 그러나, 본 발명에 따라, 제 2C 도에서 TFT(122) 및 (123)의 소스와 트레인간의 전압은 모든 구동 과정 동안에 낮고 TFT (122) 내지 (124)가 LDD 영역을 갖으므로, 본 발명에 의해 악화를 방지할 수 있다.
본 발명은 고해상도 영상 표시를 요구하는 응용에서 효과적이다. 즉, 256 또는 그 이상의 매우 미묘한 명암의 단계적 변화를 표시하기 위해 액정 셀의 방전은 한 프레임(frame) 동안 1% 미만으로 억제되어야 한다. 종래의 시스템으로는 제 2A 도 또는 제 2B 도중 어느것도 이러한 목적에 적절하지 않다.
본 발명은 결정질의 실리콘 반도체 TFT 를 이용하는 능동 매트릭스 표시 장치에 적합하고, 특히 다수의 열(선)을 갖는 매트릭스 표시 등에 적합하다. 일반적으로, 다수의 열을 갖는 매트릭스에서는 각 열당 선택 주기가 짧으므로 비결정질의 실리콘 반도체 TFT 가 적합하지 않다. 그러나, 결정질의 실리콘 반도체를 이용하는 TFT 는 OFF 전류가 큰 문제점을 갖는다.
그래서, OFF 전류가 줄어들 수 있는 본 발명은 또한 이러한 분야에 상당한 공헌을 할 수 있다.
비결정질의 실리콘 반도체를 이용하는 TFT 도 또한 유리하다.
본 실시예들은 주로 상단 게이트형의 구조를 갖는 TFT 에 대해 설명되었지만, 하단 게이트형의 구조나 다른 구조가 사용되어도 본 발명의 이점은 변하지 않는다.
본 발명으로 인해 최소의 변화로 최대의 효과를 얻는 것이 가능하다. 특히, 상단 게이트형의 TFT 에서, 얇은 반도체 영역(활성화층)의 형태가 복잡하여도 게이트 전극 등은 매우 간략한 형태를 갖아, 결과적으로 상부층 와이어링의 절단 (단선)을 방지할 수 있다. 반대로, 게이트 전극이 복잡한 형태를 갖으면, 이로인하여 개구 비율이 감소된다. 그래서, 본 발명은 상업적으로 유리하다.

Claims (24)

  1. 표시 장치에 있어서,
    기판과,
    상기 기판과 중첩되는 다수의 소스 선들과,
    상기 기판과 중첩되며, 상기 다수의 소스 선들을 가로질러 연장되는 다수의 게이트 선들과,
    매트릭스 어레이 내에서 상기 기판과 중첩되는 다수의 픽셀 전극들과,
    상기 다수의 픽셀 전극들 각각에 연결되며, 채널 영역과, 소스 및 드레인 영역들과, 상기 채널 영역에 인접한 게이트 절연막과, 상기 게이트 절연막에 인접한 게이트 전극을 포함하는 적어도 하나의 박막 트랜지스터와,
    상기 박막 트랜지스터에 동작 가능하게 접속되고, 캐패시터 절연막과, 상기 절연막이 사이에 삽입된 적어도 제1 및 제2 전극들을 포함하는 기억 캐패시터를 포함하고,
    상기 제1 전극은 상기 채널 영역과 동일한 반도체 물질을 포함하고, 상기 박막 트랜지스터는 적어도 하나의 LDD 영역을 더 포함하며,
    상기 LDD 영역의 에지는 상기 게이트 전극의 에지와 정렬되는, 표시 장치.
  2. 표시 장치에 있어서,
    기판과 중첩되는 다수의 소스 선들과,
    상기 기판과 중첩되며, 상기 다수의 소스 선들과 직교 관계로 배열되는 다수의 게이트 선들과,
    상기 소스 선들과 게이트 선들의 교차부에서의 매트릭스 어레이내의 다수의 픽셀들을 포함하며,
    상기 픽셀들의 각각은,
    채널 영역과, 소스 및 드레인 영역들과, 상기 채널 영역에 인접한 게이트 절연막과, 상기 절연막에 인접한 게이트 전극과, LDD 영역을 포함하는 적어도 하나의 박막 트랜지스터와,
    상기 박막 트랜지스터에 연결된 픽셀 전극과,
    상기 박막 트랜지스터에 동작 가능하게 연결되며, 캐패시터 절연막과, 상기 캐패시터 절연막이 사이에 삽입된 적어도 제1 및 제2 전극들을 포함하는 기억 캐패시터를 포함하며,
    상기 제1 전극은 상기 채널 영역과 동일한 전도형을 가진 반도체 물질을 포함하고,
    상기 LDD 영역의 에지는 상기 게이트 전극의 에지와 정렬되는, 표시 장치.
  3. 표시 장치에 있어서,
    기판과 중첩되는 다수의 소스 선들과,
    상기 기판과 중첩되며, 상기 다수의 소스 선들을 가로질러 연장되는 다수의 게이트 선들과,
    상기 소스 선들과 게이트 선들에 의해 둘러싸인 매트릭스 어레이내의 다수의 픽셀들을 포함하며,
    상기 픽셀의 각각은,
    채널 영역과, 소스 및 드레인 영역들과, 상기 채널 영역에 인접한 게이트 절연막과, 상기 절연막에 인접한 게이트 전극과, 적어도 하나의 LDD 영역을 각각 포함하는 적어도 제1 및 제2 박막 트랜지스터들과,
    상기 제1 박막 트렌지스터에 연결된 픽셀 전극과,
    상기 제1 박막 트랜지스터에 동작 가능하게 연결되며, 캐패시터 절연막과, 상기 캐패시터 절연막이 사이에 삽입된 적어도 제1 및 제2 전극들을 포함하는 기억 캐패시터를 포함하며,
    상기 제1 전극은 상기 채널 영역과 동일한 전도형을 가진 반도체 물질을 포함하고,
    상기 제1 및 제2 트랜지스터들은 대응 소스 선 및 상기 픽셀 전극 사이에 직렬로 연결되며,
    상기 LDD 영역의 에지는 상기 제1 및 제2 박막 트랜지스터 각각의 상기 게이트 전극의 에지와 정렬되는, 표시 장치.
  4. 제1항 또는 제2항 또는 제3항에 있어서,
    상기 캐패시터 절연막은 상기 박막 트랜지스터의 상기 게이트 절연막과 동일한 물질을 포함하는, 표시 장치.
  5. 제1항 또는 제2항 제3항에 있어서,
    상기 제2 전극은 상기 박막 트랜지스터의 상기 게이트 전극과 동일한 물질을 포함하는, 표시 장치.
  6. 표시 장치에 있어서,
    기판상에 형성된 반도체 섬과,
    상기 반도체 섬이 형성되고, 상기 반도체 섬내에 형성된 소스, 드레인 및 채널 영역들과, 상기 채널 영역과 상기 소스 및 드레인 영역들중의 적어도 하나의 영역 사이에 형성된 적어도 하나의 저농도 도핑된 영역과, 게이트 절연막을 사이에 끼고 상기 채널 영역에 인접한 게이트 전극을 각각 포함하는 적어도 제1 및 제2 박막 트랜지스터들과,
    상기 기판상에 형성되고, 상기 제1 및 제2 박막 트랜지스터들 중의 하나에 전기적으로 연결된 신호선과,
    상기 제1 및 제2 박막 트랜지스터들상에 형성되며, 실리콘 질화물을 포함하는 층간 절연막과,
    상기 층간 절연막상에 형성되며, 상기 제1 및 제2 박막 트랜지스터들 중의 다른 하나에 전기적으로 연결된 픽셀 전극과,
    캐패시터를 형성하는 전극들의 쌍과 상기 전극들 사이에 삽입된 유전체층을 포함하는 캐패시터를 포함하며,
    상기 캐패시터를 형성하는 전극들 중의 하나는 상기 채널 형성 영역들과 동일한 전도형을 가진 반도체 물질을 포함하고,
    상기 저농도 도핑된 영역의 에지는 상기 제1 및 제2 박막 트랜지스터 각각의 게이트 전극의 에지와 정렬되는, 표시 장치.
  7. 제6항에 있어서, 상기 유전체층은 상기 박막 트랜지스터의 게이트 절연막과 동일한 물질을 포함하는, 표시 장치.
  8. 제1항 또는 제2항 또는 제3항 또는 제6항에 있어서, 상기 게이트 전극은 상기 채널 영역상에 위치된, 표시 장치.
  9. 표시 장치에 있어서,
    절연 표면을 가진 기판과,
    상기 기판상의 소스선 및 게이트선으로서, 상기 게이트선은 상기 소스선을 가로질러 연장되는, 상기 소스선 및 게이트선과,
    상기 기판상에 형성된 픽셀 전극과,
    상기 기판상에 형성되고, 상기 소스선에 연결된 제1 박막 트랜지스터와,
    상기 기판상에 형성되며, 상기 제1 박막 트랜지스터 및 상기 픽셀 전극에 연결되는 제2 박막 트랜지스터로서, 상기 제1 및 제2 박막 트랜지스터들 각각은 소스, 드레인 및 채널 영역들을 가진, 상기 제2 박막 트랜지스터와,
    상기 소스선, 게이선 및 상기 제1 및 제2 박막 트랜지스터들 상에 형성된 실리콘 질화물을 포함하는 층간 절연막으로서, 상기 픽셀 전극은 상기 층간 절연막상에 위치되는, 상기 층간 절연막과,
    유전체층이 사이에 삽입된 반도체층과 전극 사이에 형성된 캐패시터로서, 상기 반도체층은 상기 제1 및 제2 박막 트랜지스터들의 상기 채널 영역들과 동일한 전도형을 갖는, 상기 캐패시터를 포함하며,
    상기 제1 및 제2 박막 트랜지스터들 각각은 적어도 하나의 저농도 도핑된 영역을 갖고,
    상기 저농도 도핑된 영역의 에지는 상기 제1 및 제2 박막 트랜지스터들 각각의 게이트 전극의 에지와 정렬되는, 표시 장치.
  10. 제1항, 제5항, 제9항, 제9항, 제25항, 제32항 중 어느 한 항에 있어서, 상기 반도체 층은 다결정 실리콘을 포함하는, 표시 장치.
  11. 제1항, 제2항, 제6항, 제9항 중 어느 한 항에 있어서, 상기 박막 트랜지스터는 N 채널 박막 트랜지스터인, 표시 장치.
  12. 표시 장치에 있어서,
    절연 표면을 가진 기판과,
    상기 기판상에 형성된 다수의 픽셀 전극들과,
    상기 픽셀 전극들 각각과 관련된 스위칭 소자로서, 상기 스위칭 소자는,
    상기 기판상에 형성된 반도체 섬과,
    상기 반도체 섬내에 형성된 적어도 제1 및 제2 채널 영역들과,
    상기 제1 및 제2 채널 영역들을 사이에 가진 제1 및 제2 고농도 도핑된 영역들과,
    상기 제1 및 제2 채널 영역들 사이의 제3 고농도 도핑된 영역과,
    상기 제1 채널 영역과 상기 제3 고농도 도핑된 영역 사이의 제1 저농도 도핑된 영역과,
    상기 제2 채널 영역과 상기 제3 고농도 도핑된 영역 사이의 제2 저농도 도핑된 영역과,
    게이트 절연막을 사이에 가진 상기 제1 및 제2 채널 영역들에 인접한 적어도 제1 게이트 전극 및 제2 게이트 전극으로서, 서로 전기적으로 연결된, 상기 적어도 제1 게이트 전극 및 제2 게이트 전극을 포함하는, 상기 스위칭 소자와,
    상기 스위칭 소자를 덮는 절연막으로서, 상기 절연막는 실리콘 질화물을 포함하며, 상기 픽셀 전극들은 상기 절연막상에 형성되는, 상기 절연막과,
    상기 스위칭 소자와 관련되며, 유전층을 사이에 갖는 반도체층과 제1 캐패시터 형성 전극을 포함하는 제1 기억 캐패시터와,
    상기 스위칭 소자와 관련되며, 제2 캐패시터 형성 전극과, 각각의 상기 픽셀 전극들과, 사이에 삽입된 제2 유전체층을 포함하는 제2 기억 캐패시터를 포함하며,
    상기 반도체층은 상기 반도체 섬과 동일한 물질을 포함하고,
    상기 제1 저농도 도핑된 영역의 에지는 상기 제1 게이트 전극의 에지와 정렬되며, 상기 제2 저농도 도핑된 영역의 에지는 상기 제2 게이트 전극의 에지와 정렬되는, 표시 장치.
  13. 표시 장치에 있어서,
    절연 표면을 가진 기판과,
    상기 기판상에 형성된 다수의 픽셀 전극들과,
    상기 픽셀 전극들 각각과 관련된 스위칭 소자로서, 상기 스위칭 소자는,
    상기 기판상에 형성된 반도체 섬과,
    상기 반도체 섬내에 형성된 적어도 제1 및 제2 채널 영역들과,
    상기 제1 및 제2 채널 영역들을 사이에 가진 제1 및 제2 고농도 도핑된 영역들과,
    상기 제1 및 제2 채널 영역들 사이의 제3 고농도 도핑된 영역과,
    상기 제1 채널 영역과 상기 제3 고농도 도핑된 영역 사이의 제1 저농도 도핑된 영역과,
    상기 제2 채널 영역과 상기 제3 고농도 도핑된 영역 사이의 제2 저농도 도핑된 영역과,
    게이트 절연막을 사이에 가진 상기 제1 및 제2 채널 영역들에 인접한 적어도 제1 게이트 전극 및 제2 게이트 전극으로서, 서로 전기적으로 연결된, 상기 적어도 제1 게이트 전극 및 제2 게이트 전극을 포함하는, 상기 스위칭 소자와,
    상기 스위칭 소자를 덮는 절연막으로서, 상기 절연막는 실리콘 질화물을 포함하며, 상기 픽셀 전극들은 상기 절연막상에 형성되는, 상기 절연막과,
    상기 스위칭 소자와 관련되며, 유전층을 사이에 갖는 반도체층과 캐패시터 형성 전극을 포함하는 기억 캐패시터를 포함하며,
    상기 반도체층은 상기 반도체 섬과 동일한 물질을 포함하고,
    상기 제1 저농도 도핑된 영역의 에지는 상기 제1 게이트 전극의 에지와 정렬되며, 상기 제2 저농도 도핑된 영역의 에지는 상기 제2 게이트 전극의 에지와 정렬되는, 표시 장치.
  14. 표시 장치에 있어서,
    절연 표면을 가진 기판과,
    상기 기판상에 형성된 다수의 픽셀 전극들과,
    상기 픽셀 전극들 각각과 관련된 스위칭 소자로서, 상기 스위칭 소자는,
    상기 기판상에 형성된 반도체 섬과,
    상기 반도체 섬내에 형성된 적어도 제1 및 제2 채널 영역들과,
    상기 제1 및 제2 채널 영역들을 사이에 가진 제1 및 제2 고농도 도핑된 영역들과,
    상기 제1 및 제2 채널 영역들 사이의 제3 고농도 도핑된 영역과,
    상기 제1 채널 영역과 상기 제3 고농도 도핑된 영역 사이의 제1 저농도 도핑된 영역과,
    상기 제2 채널 영역과 상기 제3 고농도 도핑된 영역 사이의 제2 저농도 도핑된 영역과,
    게이트 절연막을 사이에 가진 상기 제1 및 제2 채널 영역들상에 형성되고, 서로 전기적으로 연결된 적어도 제1 게이트 전극 및 제2 게이트 전극을 포함하는, 상기 스위칭 소자와,
    상기 스위칭 소자를 덮는 절연막으로서, 상기 절연막은 실리콘 질화물을 포함하며, 상기 픽셀 전극들은 상기 절연막상에 형성되는, 상기 절연막과,
    상기 스위칭 소자와 관련되며, 유전층을 사이에 갖는 반도체층과 제1 캐패시터 형성 전극을 포함하는 제1 기억 캐패시터와,
    상기 스위칭 소자와 관련되며, 제2 캐패시터 형성 전극과, 각각의 상기 픽셀 전극들과, 사이에 삽입된 제2 유전체층을 포함하는 제2 기억 캐패시터를 포함하며,
    상기 반도체층은 상기 반도체 섬과 동일한 물질을 포함하고,
    상기 제1 저농도 도핑된 영역의 에지는 상기 제1 게이트 전극의 에지와 정렬되며, 상기 제2 저농도 도핑된 영역의 에지는 상기 제2 게이트 전극의 에지와 정렬되는, 표시 장치.
  15. 표시 장치에 있어서,
    절연 표면을 가진 기판과,
    상기 기판상에 형성된 다수의 픽셀 전극들과,
    상기 픽셀 전극들 각각과 관련된 스위칭 소자로서, 상기 스위칭 소자는,
    상기 기판상에 형성된 반도체 섬과,
    상기 반도체 섬내에 형성된 적어도 제1 및 제2 채널 영역들과,
    상기 제1 및 제2 채널 영역들을 사이에 가진 제1 및 제2 고농도 도핑된 영역들과,
    상기 제1 및 제2 채널 영역들 사이의 제3 고농도 도핑된 영역과,
    상기 제1 채널 영역과 상기 제3 고농도 도핑된 영역 사이의 제1 저농도 도핑된 영역과,
    상기 제2 채널 영역과 상기 제3 고농도 도핑된 영역 사이의 제2 저농도 도핑된 영역과,
    게이트 절연막을 사이에 가진 상기 제1 및 제2 채널 영역들상에 형성되고, 서로 전기적으로 연결된 적어도 제1 게이트 전극 및 제2 게이트 전극을 포함하는, 상기 스위칭 소자와,
    상기 스위칭 소자를 덮는 절연막으로서, 상기 절연막는 실리콘 질화물을 포함하며, 상기 픽셀 전극들은 상기 절연막상에 형성되는, 상기 절연막과,
    상기 스위칭 소자와 관련되며, 유전층을 사이에 갖는 반도체층과 캐패시터 형성 전극을 포함하는 기억 캐패시터를 포함하며,
    상기 반도체층은 상기 반도체 섬과 동일한 물질을 포함하고,
    상기 제1 저농도 도핑된 영역의 에지는 상기 제1 게이트 전극의 에지와 정렬되며, 상기 제2 저농도 도핑된 영역의 에지는 상기 제2 게이트 전극의 에지와 정렬되는, 표시 장치.
  16. 표시 장치에 있어서,
    절연 표면을 가진 기판과,
    상기 기판상에 형성된 반도체 섬과,
    상기 반도체 섬내에 형성된 적어도 제1 및 제2 채널 영역들과,
    상기 제1 및 제2 채널 영역들을 사이에 가진 제1 및 제2 고농도 도핑된 영역들과,
    상기 제1 및 제2 채널 영역들 사이의 제3 고농도 도핑된 영역과,
    상기 제1 채널 영역과 상기 제3 고농도 도핑된 영역 사이의 제1 저농도 도핑된 영역과,
    상기 제2 채널 영역과 상기 제3 고농도 도핑된 영역 사이의 제2 저농도 도핑된 영역과,
    게이트 절연막을 사이에 가진 상기 제1 및 제2 채널 영역들에 인접한 적어도 제1 게이트 전극 및 제2 게이트 전극으로서, 서로 전기적으로 연결된, 상기 적어도 제1 게이트 전극 및 제2 게이트 전극과,
    적어도 상기 반도체 섬과, 상기 제1 및 제2 게이트 전극들을 덮는 절연막과,
    스위칭 소자와 관련되며, 유전층을 사이에 갖는 반도체층과 제1 캐패시터 형성 전극을 포함하는 제1 기억 캐패시터와,
    상기 스위칭 소자와 관련되며, 제2 캐패시터 형성 전극과, 각각의 상기 픽셀전극들과, 사이에 삽입된 제2 유전체층을 포함하는 제2 기억 캐패시터를 포함하며,
    상기 반도체층은 상기 반도체 섬과 동일한 물질을 포함하고,
    상기 제1 저농도 도핑된 영역의 에지는 상기 제1 게이트 전극의 에지와 정렬되며, 상기 제2 저농도 도핑된 영역의 에지는 상기 제2 게이트 전극의 에지와 정렬되는, 표시 장치.
  17. 제1항, 제2항, 제3항, 제6항, 제9항, 제12항, 제13항, 제14항, 제15항, 제16항 중 어느 한 항에 있어서, 상기 표시 장치는 전자 발광(electroluminescence) 표시 장치인, 표시 장치.
  18. 제1항, 제2항, 제3항, 제6항, 제9항, 제12항, 제13항, 제제14항, 제15항, 제16항 중 어느 한 항에 있어서, 상기 표시 장치는 액정 표시 장치인, 표시 장치.
  19. 제12항, 제13항, 제14항, 제15항, 제16항 중 어느 한 항에 있어서, 상기 제1 및 제2 저농도 도핑된 영역들의 각각은 상기 제1, 제2 및 제3 고 농도 도핑된 영역들보다 낮은 농도로 인으로 도핑되는, 표시 장치.
  20. 제1항 또는 제2항 또는 제3항에 있어서, 상기 LDD 영역은 상기 소스 및 드레인 영역들보다 낮은 농도로 인으로 도핑되는, 표시 장치.
  21. 제6항 또는 제9항에 있어서, 상기 저농도 도핑된 영역은 상기 제1 및 제2 박막 트랜지스터들의 각각의 소스 및 드레인 영역들보다 낮은 농도로 인으로 도핑되는, 표시 장치.
  22. 제13항에 있어서, 상기 유전체층은 상기 게이트 절연막과 동일한 물질을 포함하는, 표시 장치.
  23. 제12항 또는 제14항 또는 제16항에 있어서, 상기 제1 유전체층은 상기 게이트 절연막과 동일한 물질을 포함하는, 표시 장치
  24. 제12항 또는 제14항 또는 제16항에 있어서, 상기 제2 유전체층은 상기 절연막과 동일한 물질을 포함하는, 표시 장치.
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