JP3375947B2 - アクティブマトリクス装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブマトリクス
表示装置の表示画面の画質向上をはかる回路および素子
に関する。

【０００２】

【従来の技術】図２（Ａ）にアクティブマトリクス表示
装置の従来例の概略図を示す。図中の破線で囲まれた領
域（２０４）が表示領域であり、その中に薄膜トランジ
スタ（２０１）がマトリクス状に配置されている。前記
薄膜トランジスタ（２０１）のソース電極に接続してい
る配線が画像（データ）信号線（２０６）であり、前記
薄膜トランジスタ（２０１）のゲート電極に接続してい
る配線がゲート（選択）信号線（２０５）である。

【０００３】ここで、駆動素子について着目すると、前
記薄膜トランジスタ（２０１）はデータのスイッチング
を行い、液晶セル（２０３）を駆動する。補助容量（２
０２）は、液晶セルの容量を補強するためのコンデンサ
で画像データの保持用として用いられる。前記薄膜トラ
ンジスタ（２０１）は液晶に印加する電圧の画像データ
をスイッチングするのに用いられる。薄膜トランジスタ
のゲート電圧をＶ_GS、ドレイン電流をＩ_D とすると、図
３に示すようなＶ_GS−Ｉ_D の関係になる。即ちゲート電
圧Ｖ_GSが前記薄膜トランジスタのＯＦＦの領域で、Ｉ_D
が大きくなる。これをＯＦＦ電流という。

【０００４】Ｎチャネル形薄膜トランジスタの場合、Ｖ
_GSを負にバイアスした時のＯＦＦ電流は、半導体薄膜の
表面に誘起されるＰ型層と、ソース領域及びドレイン領
域のＮ型層との間に形成されるＰＮ接合を流れる電流に
より規定される。そして、半導体薄膜中には多くのトラ
ップが存在するため、このＰＮ接合は不完全であり接合
リーク電流が流れやすい。ゲート電極を負にバイアスす
るほどＯＦＦ電流が増加するのは半導体薄膜の表面に形
成されるＰ型層のキャリア濃度が増加してＰＮ接合のエ
ネルギー障壁の幅が狭くなるため、電界の集中が起こ
り、接合リーク電流が増加することによるものである。

【０００５】このようにして生じるＯＦＦ電流は、ソー
ス／ドレイン電圧に大きく依存する。例えば、薄膜トラ
ンジスタのソース／ドレイン間に印加される電圧が大き
くなるにしたがって、ＯＦＦ電流が飛躍的に増大するこ
とが知られている。すなわち、ソース／ドレイン間に５
Ｖの電圧を加えた場合と１０Ｖの電圧を加えた場合とで
は、後者のＯＦＦ電流は前者の２倍ではなく、１０倍に
も１００倍にもなる場合がある。また、このような非線
型性はゲート電圧にも依存する。一般にゲート電極の逆
バイアスの値が大きい場合（Ｎチャネル型では、大きな
マイナス電圧）には、両者の差が著しい。

【０００６】この問題を解決するためには、例えば、特
公平５−４４１９５と特公平５−４４１９６に記述され
ているように、薄膜トランジスタを直列に接続する方法
（マルチゲート法）が提案されている。これは、個々の
薄膜トランジスタのソース／ドレインに印加される電圧
を減少させることによって、個々の薄膜トランジスタの
ＯＦＦ電流を低減せしめることを意図している。例え
ば、図２（Ｂ）のように２個の薄膜トランジスタを直列
に接続した場合、個々の薄膜トランジスタのソース／ド
レインに印加される電圧は半分になる。ソース／ドレイ
ンに印加される電圧が半分になれば、前述の議論からＯ
ＦＦ電流は１／１０にも１／１００にもなる。

【０００７】

【発明が解決しようとする課題】しかしながら、液晶デ
ィスプレーの画像表示に要求される特性が厳しくなる
と、上記のマルチゲート法でも必要なだけＯＦＦ電流を
下げることが難しくなった。すなわち、ゲート電極の数
（薄膜トランジスタの数）を３個、４個、５個と増やし
たとしても、各薄膜トランジスタのソース／ドレインに
印加される電圧は１／３、１／４、１／５というように
わずかづつしか減らないからである。ソース／ドレイン
に印加される電圧が１／１００になるには、ゲートが１
００個必要であった。すなわち、この方式では、ゲート
数を２個にした場合においてが最も効果が顕著であった
ものの、それ以上のゲートを設けてもあまり大きな効果
は期待できないことであった。

【０００８】本発明は、上記のような問題を鑑みてなさ
れたものであり、画素電極に接続する薄膜トランジスタ
のソース／ドレインに印加される電圧を、通常の場合の
１／１０以下、好ましくは１／１００以下とすることに
よって、ＯＦＦ電流を低減させる構造を有する画素回路
を提供することである。この際に特徴的なことは、上記
目的のための薄膜トランジスタ数は十分に小さくするこ
とである。好ましくは５個以下、より好ましくは３個の
薄膜トランジスタによって、上記目標を達成する。

【０００９】

【課題を解決するための手段】本発明で開示する発明の
１つは、アクティブマトリクス表示装置において、基板
上にマトリクス状に配置された画素電極を有し、前記画
素電極には薄膜トランジスタが接続され、前記薄膜トラ
ンジスタは、少なくとも、チャネル領域と、ソース領域
と、ドレイン領域と、前記チャネル領域と接したゲイト
絶縁膜と、前記ゲイト絶縁膜に接したゲイト電極とで構
成されており、前記薄膜トランジスタには、容量が接続
され、前記容量は、電極と、該電極下の絶縁膜と、前記
絶縁膜下の半導体膜とで構成され、前記半導体膜は、薄
膜トランジスタのチャネル領域と同じ材料で構成されて
いることを特徴とする。

【００１０】上記構成において、容量を構成する前記絶
縁膜は、薄膜トランジスタのゲイト絶縁膜と同じ材料で
構成されていることを特徴とする。

【００１１】また、上記構成において、容量を構成する
前記電極は、薄膜トランジスタのゲイト電極と同じ材料
で構成されていることを特徴とする。

【００１２】本発明の基本的な思想は、図２（Ｃ）に示
すように、直列に接続された薄膜トランジスタ（２２
１）、（２２２）の間に容量（２２３）を設けることに
よって、特に画素電極側の薄膜トランジスタ（２２２）
のソース／ドレイン間に現れる電圧を低下せしめ、よっ
て、薄膜トランジスタ（２２２）のＯＦＦ電流を低減さ
せることである。図では容量（２２４）を示したが、こ
れは必ずしも必要ではない。むしろ、書き込みの際の負
担を増大させるものであるので、画素セル（２２５）の
容量と容量（２２３）の比率が最適なものであれば無い
ほうが好ましい場合もある。

【００１３】具体的な動作について述べると、ゲート信
号線（２２６）に選択信号が送られたときに、薄膜トラ
ンジスタ（２２１）、（２２２）がどちらもＯＮとな
り、画像信号線（２２７）の信号に応じて、容量（２２
３）、（２２４）、画素セル（２２５）が充電される。
十分に充電がなされた（平衡）段階では、薄膜トランジ
スタ（２２２）のソース／ドレイン間の電圧はほぼ等し
い状態となる。

【００１４】この状態で選択信号が切られると、薄膜ト
ランジスタ（２２１）、（２２２）はいずれもＯＦＦと
なる。その後、画像信号線（２２７）には他の画素の信
号が印加されており、薄膜トランジスタ（２２１）は有
限のＯＦＦ電流があるので、容量（２２３）に充電され
た電荷が放出され、電圧が低下することとなる。しか
し、この速度は、図２（Ａ）で示した通常のアクティブ
マトリクス回路の容量（２０２）の電圧降下と同じ程度
の速度で進行する。

【００１５】一方、薄膜トランジスタ（２２２）に関し
ては、当初、ソース／ドレイン間の電圧がほぼ０であっ
たために、ＯＦＦ電流は極めて僅かであったが、その
後、容量（２２３）の電圧が降下するため、徐々にソー
ス／ドレイン間の電圧が増加し、したがって、ＯＦＦ電
流も増加することとなる。しかしながら、このＯＦＦ電
流の増加による画素セル（２２５）の電圧降下が図２
（Ａ）に示す通常のアクティブマトリクス回路における
ものよりも十分に緩やかであることは言うまでもない。

【００１６】例えば、薄膜トランジスタ（２０１）と
（２２１）が同じ程度の特性であったとし、容量（２０
２）は１フレームの間に電圧が当初の１０Ｖから９０％
の９Ｖになるものとする。図２（Ａ）の場合は、１フレ
ームの間に画素セル（２０３）の電圧が９Ｖにまで降下
してしまう。しかし、図２（Ｃ）の場合には、容量（２
２３）の電圧が９Ｖに降下しても、薄膜トランジスタ
（２２２）のソース／ドレイン間の電圧は１Ｖであるの
で、ＯＦＦ電流は極めて小さく、しかも、それは１フレ
ームの終了時点での話であるから、画素セル（２２５）
や容量（２２４）から放出された累積の電荷量は極めて
少なく、したがって、画素セル（２２５）の電圧は１０
Ｖとほとんど変わらない。

【００１７】図２（Ｂ）の場合との比較は簡単ではない
が、図２（Ｂ）においては、薄膜トランジスタ１個のソ
ース／ドレインに印加される電圧は，図２（Ａ）の場合
の１０Ｖの半分の５Ｖであり、図２（Ｃ）の薄膜トラン
ジスタ（２２２）の場合のように、ソース／ドレイン間
の電圧が１Ｖということは起こりえない。したがって、
この面からも本発明の優位性が示される。

【００１８】なお、薄膜トランジスタ（２２１）、（２
２２）のチャネルにＬＤＤ領域またはオフセット領域を
入れると、それらの領域はドレイン抵抗・ソース抵抗と
なるため、ドレイン接合の電界強度を緩和させ、さらに
ＯＦＦ電流を減少させることができることは言うまでも
ない。また、図２（Ｄ）に示すように、薄膜トランジス
タと容量の組み合わせをさらに追加すれば、より大きな
効果が得られるが、図２（Ａ）を図２（Ｃ）に置き換え
た場合に比較すれば、効果の増大する比率は低下する。

【００１９】上記において、容量（２２３）、（２２
４）は通常のコンデンサであってもよいが、そのうちの
１つもしくは両方をＭＯＳ型のキャパシタ（ＭＯＳキャ
パシタ）で構成すると、集積化の面で効果的である。な
お、容量（２２４）が必ずしも必要なものではないとい
うことは先に述べた通りである。例えば、１個の画素電
極に対して３個以上の薄膜トランジスタを直列に接続
し、前記直列接続した薄膜トランジスタの両端を除く少
なくとも１個の薄膜トランジスタを常時ＯＮ状態として
容量として使用するか、または前記直列接続した薄膜ト
ランジスタの一方の薄膜トランジスタのドレインと他方
の薄膜トランジスタのソースの接続点と交流接地点をＭ
ＯＳ容量で接続すればよい。

【００２０】

【実施例】〔実施例１〕 図１（ａ）は１個の画素セル
（１０５）の一方の電極に薄膜トランジスタを３個接続
したアクティブマトリクス表示方式の例を示す。薄膜ト
ランジスタはすべてＮチャネル型とするが、Ｐチャネル
型でも同様である。むしろ、低温形成の結晶性シリコン
半導体を用いた薄膜トランジスタにおいては、Ｐチャネ
ル型の方が、ＯＦＦ電流が小さく、劣化しにくいという
特徴がある。

【００２１】２個の薄膜トランジスタ（１０１）、（１
０２）はゲートの配線を共有し、ゲート信号線に接続さ
れる。また、薄膜トランジスタ（１０１）のソースは画
像信号線に接続されている。前記２個の薄膜トランジス
タの間に、常時ＯＮ状態の薄膜トランジスタ（１０３）
を接続する。薄膜トランジスタ（１０３）を常時ＯＮと
するためには、画像信号等によって影響がほとんどない
ような十分高い正の電位をゲートに与えることが望まし
い。

【００２２】例えば、画像信号が−１０Ｖ〜＋１０Ｖで
変動する場合には、薄膜トランジスタのゲートは＋１５
Ｖ以上、好ましくは＋２０Ｖ以上の電位に常に保たれる
ことが望ましい。例えば、薄膜トランジスタ（１０３）
のゲートの電位が＋１１Ｖであれば、ゲート／ソース間
の電位差はしきい値電圧の近辺の＋１〜＋１１Ｖの間で
変動し、薄膜トランジスタ（１０３）において得られる
容量も大きく変動する。これに対して、薄膜トランジス
タ（１０３）のゲートの電位が＋２０Ｖであれば、ゲー
ト／ソース間の電位差は＋１０〜＋３０Ｖの間で変動す
るものの、しきい値電圧からは十分に離れているので、
薄膜トランジスタ（１０３）において得られる容量の変
動はほとんどない。

【００２３】液晶セル（１０５）と補助容量（１０４）
は薄膜トランジスタ（１０２）のドレインに接続する。
そして、液晶セル（１０５）と補助容量（１０４）の他
の電極は設置準位に接続すればよい。なお、液晶セル
（１０５）の容量が十分であれば、補助容量（１０４）
はなくてもよい。ＭＯＳ容量（１０３）の大きさは補助
容量（１０４）と液晶セル（１０５）の容量の和との比
率において最適なものを決定すればよい。

【００２４】図１（ａ）の動作について説明する。まず
２個の薄膜トランジスタ（１０１）、（１０２）のゲー
トに‘Ｈ’レベルの電圧が印加され、前記薄膜トランジ
スタがＯＮ状態になる。そして、前記薄膜トランジスタ
（１０１）のソースには画像信号に応じた電流が流れ、
前記薄膜トランジスタ（１０１）のドレインに接続して
いる常時ＯＮ状態の薄膜トランジスタ（１０３）は容量
として機能し、充電を開始する。前記薄膜トランジスタ
（１０３）は常時ＯＮ状態であるため、薄膜トランジス
タ（１０２）のソースからドレインに電流が流れ、補助
容量（１０４）および液晶セル（１０５）を充電する。

【００２５】次に、薄膜トランジスタ（１０１）、（１
０２）のゲートに‘Ｌ’レベルの電圧が印加されると、
薄膜トランジスタがＯＦＦ状態になり薄膜トランジスタ
（１０１）のソースの電圧が降下し、常時ＯＮ状態の薄
膜トランジスタ（１０３）に蓄えられていた電荷に対し
てＯＦＦ電流が流れ、放電を開始する。しかし、常時Ｏ
Ｎ状態の薄膜トランジスタ（１０３）の容量により、画
素に接続されている薄膜トランジスタのドレイン／ソー
ス間の電圧降下が遅れる。よって補助容量（１０４）お
よび液晶セル（１０５）の放電量が減少し、次の画面で
薄膜トランジスタがＯＮ状態になるまで、液晶セル（１
０５）の放電量が抑制される。以上を示したものが図６
のドレイン電圧（ａ）である。

【００２６】図１（ａ）において、常時ＯＮのＮチャネ
ル形薄膜トランジスタ（１０３）を削除した回路を考え
てみる。２個のＮチャネル形薄膜トランジスタ（１０
１、１０２）はゲートの配線を共有し、液晶セル（１０
５）と補助容量（１０４）は薄膜トランジスタ（１０
２）のドレインに接続する。これは図２（Ｂ）に示し
た、いわゆるマルチゲート型の回路である。

【００２７】まず２個の薄膜トランジスタ（１０１）、
（１０２）のゲート電極に‘Ｈ’レベルの電圧が印加さ
れ、薄膜トランジスタがＯＮ状態になる。そして、薄膜
トランジスタのソースに電流が流れ、補助容量（１０
４）および液晶セル（１０５）を充電する。

【００２８】次に、薄膜トランジスタ（１０１）、（１
０２）のゲートに‘Ｌ’レベルの電圧が印加され、薄膜
トランジスタがＯＦＦ状態になり薄膜トランジスタ（１
０１）のソースの電圧が降下し、このことにより薄膜ト
ランジスタ（１０２）のドレインの電圧も降下する。よ
って補助容量（１０４）と液晶セル（１０５）は放電を
開始する。以上を示したものが図６のドレイン電圧
（ｂ）である。（ａ）の場合と比較して放電量が多く、
電圧降下も大きいことが分かる。

【００２９】このように、本実施例によって本発明の効
果が立証された。なお、図２（Ｄ）と同様に、薄膜トラ
ンジスタ（１０２）、（１０３）と同様な薄膜トランジ
スタが、薄膜トランジスタ（１９２）と（１０４）の間
に挿入されればさらに大きな効果が得られることは明ら
かであろう。

【００３０】〔実施例２〕 図１（ｂ）には、１個の画
素電極に薄膜トランジスタを２個接続したアクティブマ
トリクス回路の画素の例を示す。薄膜トランジスタはす
べてＮチャネル型とするが、Ｐチャネル型であっても同
様な効果が得られる。

【００３１】２個の薄膜トランジスタ（１１１）、（１
１２）はゲートの配線を共有し、ゲート信号線に接続す
る。前記薄膜トランジスタのソース／ドレイン間に、Ｍ
ＯＳ容量（１１３）を接続する。ＭＯＳ容量（１１３）
は通常の薄膜トランジスタのソースとドレインを短絡し
て形成すればよい。このＭＯＳ容量はＮチャネル型の薄
膜トランジスタを用いたので、ゲートが適当な正の電位
に保たれていれば、容量として機能する。安定な容量と
して機能するためには、実施例１の薄膜トランジスタ
（１０３）のゲートと同様に、十分に高い正の電位に保
たれることが望ましい。また、本発明を実施するには、
少なくとも、当該画素が選択されていない時間の大部分
は、ＭＯＳ容量（１１３）のゲートは上記のような電位
に保持されていることが必要である。また、当該画素が
選択されている時間（当該画素が画像信号線の信号によ
って書き込みされている時間）においても、ＭＯＳ容量
（１０３）のゲートは上記の電位に保たれていることが
望ましい。

【００３２】液晶セル（１１５）と補助容量（１１４）
は薄膜トランジスタ（１１２）のドレインに接続し、薄
膜トランジスタ（１１１）のソースは画像信号線に接続
する。また、容量（１１４）の一方の電極とＭＯＳ容量
（１１３）のゲートは共通の電位に保持すると良い。な
お、補助容量（１１４）は液晶セル（１１５）の容量が
十分であれば必要ではない。

【００３３】図１（ｂ）の動作について説明する。簡単
のため、ＭＯＳ容量（１１３）のゲートは常時、十分に
高い正の電位に保たれているものとする。まず２個の薄
膜トランジスタ（１１１）、（１１２）のゲートに
‘Ｈ’レベルの電圧が印加され、薄膜トランジスタがＯ
Ｎ状態になる。その結果、薄膜トランジスタ（１１１）
のソースに電流が流れ薄膜トランジスタ（１１１）のド
レインに接続しているＭＯＳ容量（１１３）を充電し始
める。また薄膜トランジスタ（１１２）のソース電極か
らドレイン電極に電流が流れ、補助容量（１１４）およ
び液晶セル（１１５）を充電する。

【００３４】次に、薄膜トランジスタ（１１１）、（１
１２）のゲート電極に‘Ｌ’レベルの電圧が印加され、
薄膜トランジスタがＯＦＦ状態になり薄膜トランジスタ
（１１１）のソース電極の電圧が降下し、ＭＯＳ容量
（１１３）は薄膜トランジスタのＯＦＦ電流により、放
電を開始する。しかし、ＭＯＳ容量（１１３）により、
画素に接続されている薄膜トランジスタのドレイン／ソ
ース間の電圧降下が遅れる。よって、補助容量および液
晶セル（１１５）の放電量が減少し、次の画面で薄膜ト
ランジスタがＯＮ状態になるまで、液晶セル（１１５）
の放電量が抑制される。その動作波形は実施例１と同様
である。

【００３５】〔実施例３〕 図１（ｃ）には、１個の画
素電極に薄膜トランジスタを２個接続したアクティブマ
トリクス回路の画素の例を示す。薄膜トランジスタはす
べてＮチャネル型とするが、Ｐチャネル型であっても同
様な効果が得られる。２個の薄膜トランジスタ（１２
１）、（１２２）はゲートの配線を共有し、ゲート信号
線に接続する。前記薄膜トランジスタのソース／ドレイ
ン間に容量（１２３）を接続する。

【００３６】補助容量（１２４）はＭＯＳ容量を用いて
形成する。これは、実施例２のＭＯＳ容量（１１３）と
同様に、通常の薄膜トランジスタのソースとドレインを
短絡して形成すればよい。このＭＯＳ容量はＮチャネル
型の薄膜トランジスタを用いたので、ゲートが適当な正
の電位に保たれていれば、容量として機能する。安定な
容量として機能するためには、実施例２のＭＯＳ容量
（１１３）のゲートと同様に、十分に高い正の電位に保
たれることが望ましい。また、本発明を実施するには、
少なくとも、当該画素が選択されていない時間の大部分
は、補助容量（１２４）のゲートは上記のような電位に
保持されていることが必要である。また、当該画素が選
択されている時間（当該画素が画像信号線の信号によっ
て書き込みされている時間）においても、補助容量（１
２４）のゲートは上記の電位に保たれていることが望ま
しい。

【００３７】液晶セル（１２５）と補助容量（１２４）
は薄膜トランジスタ（１２２）のドレインに接続し、薄
膜トランジスタ（１２１）のソースは画像信号線に接続
する。また、容量（１２３）の一方の電極と補助容量
（１２４）のゲートは共通の電位に保持すると良い。こ
のような回路素子の動作については実施例１、２と同様
である。

【００３８】〔実施例４〕 図１（ｄ）には、１個の画
素電極に薄膜トランジスタを２個接続したアクティブマ
トリクス回路の画素の例を示す。薄膜トランジスタはす
べてＮチャネル型とするが、Ｐチャネル型であっても同
様な効果が得られる。２個の薄膜トランジスタ（１３
１）、（１３２）はゲートの配線を共有し、ゲート信号
線に接続する。前記薄膜トランジスタのソース／ドレイ
ン間にＭＯＳ容量（１３３）を接続する。これは、実施
例２のＭＯＳ容量（１１３）と同様に、通常の薄膜トラ
ンジスタのソースとドレインを短絡して形成すればよ
い。

【００３９】本実施例では補助容量（１３４）もＭＯＳ
容量を用いて形成する。これらのＭＯＳ容量はＮチャネ
ル型の薄膜トランジスタを用いたので、ゲートが適当な
正の電位に保たれていれば、容量として機能する。安定
な容量として機能するためには、実施例２の薄膜トラン
ジスタ（１１３）のゲートと同様に、十分に高い正の電
位に保たれることが望ましい。また、本発明を実施する
には、少なくとも、当該画素が選択されていない時間の
大部分は、これらＭＯＳ容量のゲートは上記のような電
位に保持されていることが必要である。また、当該画素
が選択されている時間（当該画素が画像信号線の信号に
よって書き込みされている時間）においても、ＭＯＳ容
量のゲートは上記の電位に保たれていることが望まし
い。

【００４０】液晶セル（１３５）と補助容量（１３４）
は薄膜トランジスタ（１３２）のドレインに接続し、薄
膜トランジスタ（１３１）のソースは画像信号線に接続
する。また、ＭＯＳ容量（１３３）のゲートと補助容量
（１３４）のゲートは共通の電位に保持すると良い。こ
のような回路素子の動作については実施例１〜３と同様
である。

【００４１】〔実施例５〕本実施例は実施例１〜４で示
した回路の作製工程に関するものである。本実施例で
は、ゲート電極を陽極酸化することにより、オフセット
ゲートを構成し、ＯＦＦ電流を低減することを特色とす
る。図４の（Ａ）〜（Ｄ）に本実施例の工程を示す。ま
ず、基板（４０１）（コーニング７０５９、１００ｍｍ
×１００ｍｍ）上に、下地膜として酸化珪素膜（４０
２）を１０００〜５０００Å、例えば、３０００Åに成
膜した。この酸化珪素膜の成膜には、ＴＥＯＳをプラズ
マＣＶＤ法によって分解・堆積して成膜した。この工程
はスパッタ法によっておこなってもよい。

【００４２】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によってアモルファスシリコン膜を３００〜１５００
Å、例えば、５００Å堆積し、これを５５０〜６００℃
の雰囲気に８〜２４時間放置して、結晶化せしめた。そ
の際には、ニッケルを微量添加して結晶化を促進せしめ
てもよい。また、この工程は、レーザー照射によってお
こなってもよい。そして、このように結晶化させたシリ
コン膜をエッチングして、島状領域（４０３）を形成し
た。さらに、この上にゲート絶縁膜（４０４）を形成し
た。ここでは、プラズマＣＶＤ法によって厚さ７００〜
１５００Å、例えば、１２００Åの酸化珪素膜を形成し
た。この工程はスパッタ法によっておこなってもよい。

【００４３】その後、厚さ１０００Å〜３μｍ、例え
ば、５０００Åのアルミニウム（１ｗｔ％のＳｉ、もし
くは０．１〜０．３ｗｔ％のＳｃを含む）膜をスパッタ
法によって形成して、これをエッチングしてゲート電極
（４０５）、（４０６）、（４０７）を形成した。（図
４（Ａ））

【００４４】そして、ゲート電極に電解溶液中で電流を
通じて陽極酸化し、厚さ５００〜２５００Å、例えば、
２０００Åの陽極酸化物を形成した。用いた電解溶液
は、Ｌ−酒石酸をエチレングリコールに５％の濃度に希
釈し、アンモニアを用いてｐＨを７．０±０．２に調整
したものである。その溶液中に基板を浸し、定電流源の
＋側を基板上のゲイト電極に接続し、−側には白金の電
極を接続して２０ｍＡの定電流状態で電圧を印加し、１
５０Ｖに達するまで酸化を継続した。さらに、１５０Ｖ
の定電圧状態で、電流が０．１ｍＡ以下になるまで酸化
を継続した。この結果、厚さ２０００Åの酸化アルミニ
ウム被膜（４０８）、（４０９）、（４１０）が得られ
た。

【００４５】その後、イオンドーピング法によって、島
状領域（４０３）に、ゲート電極部（すなわち、ゲート
電極とその周囲の陽極酸化物被膜）をマスクとして自己
整合的に不純物（ここでは燐）を注入し、Ｎ型不純物領
域を形成した。ここで、ドーピングガスとしてはフォス
フィン（ＰＨ₃ ）を用いた。この場合のドーズ量は１×
１０¹⁴〜５×１０¹⁵原子／ｃｍ² 、加速電圧は６０〜９
０ｋＶ、例えば、ドーズ量を１×１０¹⁵原子／ｃｍ² 、
加速電圧は８０ｋＶとした。この結果、Ｎ型不純物領域
（４１１）〜（４１４）が形成された。（図４（Ｂ））

【００４６】さらに、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドー
ピングされた不純物領域（４１１）〜（４１４）の活性
化をおこなった。レーザーのエネルギー密度は２００〜
４００ｍＪ／ｃｍ² 、好ましくは２５０〜３００ｍＪ／
ｃｍ² が適当であった。この工程は熱アニールによって
おこなってもよい。このようにしてＮ型不純物領域が形
成されたのであるが、本実施例では、陽極酸化物の厚さ
分だけ不純物領域がゲート電極から遠い、いわゆるオフ
セットゲートとなっていることがわかる。

【００４７】次に、層間絶縁膜として、プラズマＣＶＤ
法によって酸化珪素膜（４１５）を厚さ５０００Åに成
膜した。このとき、原料ガスにＴＥＯＳと酸素を用い
た。そして、層間絶縁膜（４１５）、ゲート絶縁膜（４
０４）のエッチングをおこない、Ｎ型不純物領域（４１
１）にコンタクトホールを形成した。その後、アルミニ
ウム膜をスパッタ法によって形成し、エッチングしてソ
ース電極・配線（４１６）を形成した。これは画像信号
線の延長である。（図４（Ｃ））

【００４８】その後、パッシベーション膜（４１７）を
形成した。ここでは、ＮＨ₃ ／ＳｉＨ₄ ／Ｈ₂ 混合ガス
を用いたプラズマＣＶＤ法によって窒化珪素膜を２００
０〜８０００Å、例えば、４０００Åの膜厚に成膜し
て、パッシベーション膜とした。そして、パッシベーシ
ョン膜（４１７）、層間絶縁膜（４１５）、ゲート絶縁
膜（４０４）のエッチングをおこない、陽極酸化物被膜
（４０９）上に開孔部を、また、Ｎ型不純物領域（４１
４）に画素電極のコンタクトホールを形成した。そし
て、インディウム錫酸化物（ＩＴＯ）被膜をスパッタ法
によって成膜し、これをエッチングして画素電極（４１
８）を形成した。

【００４９】画素電極（４１８）は陽極酸化物被膜（４
０９）を挟んで、ゲート電極（４０６）と対向し、容量
（４１９）を形成した。また、Ｎ型不純物領域（４１
２）と（４１３）を同電位に保てば、ゲート電極（４０
６）とその下のシリコン半導体との間にゲート絶縁膜
（４０４）を誘電体としたＭＯＳ容量が形成される。
（図４（Ｄ））

【００５０】以上のような工程により、Ｎチャネル型薄
膜トランジスタ（４２１）、（４２２）と容量（４１
９）、（４２０）を有するアクティブマトリクス回路素
子が形成された。本実施例では、画素電極はＭＯＳ容量
のゲートと容量を形成するので、図１（ａ）もしくは
（ｂ）に示される回路と同じである。

【００５１】図４は断面図であるが、これを上面より見
た例は図３に示される。本実施例において、ゲート電極
が図３（Ａ）のように島状領域（４０３）を横断した場
合には、ゲート（４０６）によって薄膜トランジスタが
形成される。一方、図３（Ｂ）〜（Ｅ）のように、ゲー
ト（４０６）が島状領域（４０３）を横断しない場合
は、ＭＯＳ容量となる。いずれの場合も、本実施例で
は、ゲートが３本も存在するが、コンタクトは２か所で
済み、かつ、容量は多層配線を利用して構成されている
ので専有面積は小さい。

【００５２】図３（Ｂ）は標準的なＭＯＳ容量である
が、アクティブマトリクス回路素子に用いられる薄膜ト
ランジスタのチャネル幅は一般に小さいものであるか
ら、ゲート（４０６）の幅を十分に大きくしなければ、
十分な容量を確保することが難しい。そのような場合に
は、図３（Ｃ）のように、ＭＯＳ容量の部分だけ島状領
域（４０３）の幅を広くするとよい。また、図３（Ｄ）
のようにゲート（４０６）を変形してもよい。

【００５３】しかしながら、いずれの方法も十分な容量
を確保するには不十分である場合には、図３（Ｅ）のよ
うに島状領域を変形して、コの字型とすればよい。この
場合は、ゲート（４０５）と（４０７）を同一直線上に
形成できるため、レイアウトの面で有利である。

【００５４】〔実施例６〕図４（Ｅ）に本実施例の断面
を示す。本実施例では、Ｎチャネル型薄膜トランジスタ
（４５２）、（４５３）とその間にゲート（４５４）を
形成し、その下のシリコン半導体との間にゲート絶縁膜
を誘電体としてＭＯＳ容量（４５０）が形成される。ま
た、薄膜トランジスタ（４５３）と画素電極（４５７）
のコンタクトの間にもゲート（４５５）‘を形成し、同
様にＭＯＳ容量（４５１）が形成される。一方、金属配
線（４５６）は画像信号線の延長である。

【００５５】本実施例では薄膜トランジスタ（４５
２）、（４５３）の間に第１のＭＯＳ容量（４５０）が
形成され、画素電極（４５７）と薄膜トランジスタ（４
５３）の間に第２のＭＯＳ容量（４５１）が形成されて
いるので、図１（ｄ）に相当する。本実施例ではゲート
が４本も存在するが、コンタクトは２つで済むので専有
面積は比較的小さい。

【００５６】〔実施例７〕図４（Ｆ）に本実施例の断面
を示す。本実施例では、Ｎチャネル型薄膜トランジスタ
（４７２）、（４７３）とその間から金属配線（４７
４）を引き出し、これを薄膜トランジスタ（４７３）と
画素電極（４７６）との間に設けたゲート（４７７）の
上面に延長し、陽極酸化物を誘電体として容量（４７
０）を構成している。一方、ゲート（４７７）において
はその下のシリコン半導体との間にゲート絶縁膜を誘電
体としてＭＯＳ容量（４７１）が形成される。一方、金
属配線（４７５）は画像信号線の延長である。

【００５７】本実施例ではＭＯＳ容量のゲート（４７
１）と薄膜トランジスタ（４７２）、（４７３）から延
在した配線（４７４）の間に容量が形成され、ＭＯＳ容
量は画素電極（４７６）と並列に存在するので、図１
（ｃ）に相当する。

【００５８】〔実施例８〕図５のに本実施例の工程を示
す。まず、基板（５０１）上に、下地酸化珪素膜（５０
２）（厚さ２０００Å）を堆積し、結晶性シリコン膜に
よって島状領域（５０３）を形成した。さらに、この上
にゲート絶縁膜（５０４）を形成した。

【００５９】その後、厚さ、５０００Åのアルミニウム
膜をスパッタ法によって形成した。後の多孔質陽極酸化
物被膜形成工程におけるフォトレジストとの密着性の改
善のために、アルミニウム膜表面に厚さ１００〜４００
Åの薄い陽極酸化膜を形成してもよい。その後、スピン
コーティング法によって厚さ１μｍ程度のフォトレジス
トを形成した。そして、公知のフォトリソグラフィー法
によって、ゲート電極（５０５）、（５０６）、（５０
７）をエッチングにより形成した。ゲート電極上には、
フォトレジストのマスク（５０８）、（５０９）、（５
１０）を残存させた。（図５（Ａ））

【００６０】次に、基板を１０％シュウ酸水溶液に浸
し、定電流源の＋側を基板上のゲイト電極（５０５）、
（５０７）に接続し、−側には白金の電極を接続して陽
極酸化をおこなった。この時、５〜５０Ｖ、例えば、８
Ｖの定電圧で、１０〜５００分、例えば、２００分陽極
酸化をおこなうことによって、厚さ５０００Åの多孔質
の陽極酸化物（５１１）、（５１２）をゲート電極（５
０５）、（５０７）の側面に形成した。得られた陽極酸
化物は多孔質であった。ゲート電極の上面には、マスク
材（５０８）、（５１０）が存在するために陽極酸化は
ほとんど進行しなかった。また、ゲート電極（５０６）
には電流を通じなかったので、陽極酸化物は形成されな
かった。（図５（Ｂ））

【００６１】その後、マスク材を除去してゲイト電極上
面を露出させた。そして、実施例５と同様にＬ−酒石酸
をエチレングリコールに５％の濃度に希釈し、アンモニ
アを用いてｐＨを７．０±０．２に調整した電解溶液中
でゲート電極（５０５）、（５０６）、（５０７）に電
流を通じて陽極酸化し、厚さ５００〜２５００Å、例え
ば、２０００Åの陽極酸化物を形成した。この結果、厚
さ２０００Åの緻密な酸化アルミニウム被膜（５１
３）、（５１４）、（５１５）が得られた。

【００６２】その後、イオンドーピング法によって、島
状シリコン領域（５０３）に、ゲイト電極部をマスクと
して自己整合的に不純物（ここでは燐）を注入し、Ｎ型
不純物領域を形成した。ここで、ドーピングガスとして
はジボラン（Ｂ₂ Ｈ₆ ）を用いた。この場合のドーズ量
は１×１０¹⁴〜５×１０¹⁵原子／ｃｍ² 、加速電圧は４
０〜９０ｋＶ、例えば、ドーズ量を１×１０¹⁵ｃｍ^-2、
加速電圧は６５ｋＶとした。この結果、Ｐ型不純物領域
（５１６）〜（５１９）が形成された。（図５（Ｃ））

【００６３】さらに、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドー
ピングされた不純物領域（５１６）〜（５１９）の活性
化をおこなった。次に、層間絶縁膜として、プラズマＣ
ＶＤ法によって酸化珪素膜（５２０）を厚さ３０００Å
に成膜した。さらに、層間絶縁膜（５２０）、ゲイト絶
縁膜（５０４）のエッチングをおこない、Ｐ型不純物領
域（５１６）にコンタクトホールを形成した。その後、
アルミニウム膜をスパッタ法によって形成し、エッチン
グして画像信号線（５２１）を形成した。（図５
（Ｄ））

【００６４】その後、パッシベーション膜（５２２）を
形成し、パッシベション膜（５２２）、層間絶縁膜（５
２０）、ゲイト絶縁膜（５０４）のエッチングをおこな
い、陽極酸化物被膜（５１４）上に開孔部を、また、Ｐ
型不純物領域（５１９）に画素電極のコンタクトホール
を形成した。そして、ＩＴＯを成膜、エッチングして画
素電極（５２３）を形成した。画素電極（５２３）は陽
極酸化物被膜（５１４）を誘電体としてゲート電極（５
０６）と対向し、容量を形成している。また、Ｐ型不純
物領域（５１７）と（５１８）を同電位に保てば、ゲー
ト電極（５０６）とその下のシリコン半導体との間にゲ
ート絶縁膜（５０４）を誘電体としたＭＯＳ容量が形成
される。（図５（Ｅ））

【００６５】以上のような工程により、Ｐチャネル型薄
膜トランジスタ（５２６）、（５２７）と容量（５２
４）、ＭＯＳ容量（５２５）を有するアクティブマトリ
クス回路素子が形成された。本実施例では、画素電極は
ＭＯＳ容量のゲートと容量を形成するので、トランジス
タの導電型は逆であるが、図１（ａ）もしくは（ｂ）に
示される回路と同じである。

【００６６】本実施例ではＯＦＦ電流を抑制する必要の
ある薄膜トランジスタ（５２６）、（５２７）に関して
は、実施例５の場合によりもオフセット幅を広くした。
一方、ＭＯＳ容量ではオフセットの存在は不要であるば
かりか、場合によっては抵抗成分となって回路にとって
好ましくないので、オフセットを小さくした。

【００６７】

【発明の効果】以上、本発明に示したように、複数の薄
膜トランジスタおよび適当な容量を接続することによ
り、液晶セルの電圧降下を抑制することができた。本発
明においては、特に図２（Ｃ）の薄膜トランジスタ（２
２２）のソース／ドレイン間の電圧は全ての駆動過程に
おいて低く保たれる。一般に薄膜トランジスタの劣化は
ソース／ドレイン間の電圧に依存するので、本発明を利
用することにより、劣化を防止することもできる。

【００６８】本発明は、より高度な画像表示が要求され
る用途において効果的である。すなわち、２５６階調以
上の極めて微妙な濃淡を表現する場合には液晶セルの放
電は１フレームの間に１％以下に抑えられることが必要
である。従来の方式は図２（Ａ）、（Ｂ）のいずれもこ
の目的には適したものではなかった。

【００６９】また、本発明は特に行数の多いマトリクス
の表示等の目的に適した結晶性シリコン半導体の薄膜ト
ランジスタを用いたアクティブマトリクス表示装置にも
適している。一般に、行数の多いマトリクスでは、１行
あたりの選択時間が短いのでアモルファスシリコン半導
体の薄膜トランジスタは用いるのに適当でない。しかし
ながら、結晶性シリコン半導体を用いた薄膜トランジス
タはＯＦＦ電流が多いことが問題となっている。このた
め、ＯＦＦ電流を低減できる本発明はこの分野でも大き
な貢献が可能である。

【図面の簡単な説明】

【図１】 本発明によるアクティブマトリクス回路素子
例を示す。

【図２】 従来および本発明のアクティブマトリクス回
路の概略を示す。

【図３】 本発明による半導体領域およびゲートの配置
例を示す。

【図４】 実施例におけるアクティブマトリクス回路素
子の製造工程を示す。

【図５】 実施例におけるアクティブマトリクス回路素
子の製造工程を示す。

【図６】 本発明によるアクティブマトリクス回路素子
の駆動概要を示す。

【符号の説明】

１０１、１０２・・・・薄膜トランジスタ １０３ ・・・・薄膜トランジスタ（常時ＯＮ） １０４ ・・・・補助容量 １０５ ・・・・画素セル １１１、１１２・・・・薄膜トランジスタ １１３ ・・・・ＭＯＳ容量 １１４ ・・・・補助容量 １１５ ・・・・画素セル １２１、１２２・・・・薄膜トランジスタ １２３ ・・・・容量 １２４ ・・・・補助容量（ＭＯＳ容量） １２５ ・・・・画素セル １３１、１３２・・・・薄膜トランジスタ １３３ ・・・・ＭＯＳ容量 １３４ ・・・・補助容量（ＭＯＳ容量） １３５ ・・・・画素セル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 河崎 祐司 神奈川県厚木市長谷398番地 株式会社 半導体エネルギー研究所内 (56)参考文献 特開 平４−67019（ＪＰ，Ａ) 特開 平６−118909（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1362 G02F 1/1343 G09F 9/30 H01L 29/78

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】マトリクス状に形成された画素電極と、 第１の配線と、 前記第１の配線に平行に形成された第２の配線と、 画像信号線と、 第１乃至第３の薄膜トランジスタとを有するアクティブ
   マトリクス表示装置であって、 前記第１及び第２の薄膜トランジスタのゲート電極は、
   前記第１の配線に接続されており、 前記第３の薄膜トランジスタのゲート電極は、前記第２
   の配線に接続されており、 前記第３の薄膜トランジスタのソース領域及びドレイン
   領域の一方は、前記第１の薄膜トランジスタのソース領
   域及びドレイン領域の一方と接続されており、 前記第３の薄膜トランジスタのソース領域及びドレイン
   領域の他方は、前記第２の薄膜トランジスタのソース領
   域及びドレイン領域の一方に接続されており、 前記第１の薄膜トランジスタのソース領域及びドレイン
   領域の他方は、前記画素電極に接続されており、 前記第２の薄膜トランジスタのソース領域及びドレイン
   領域の他方は、前記画像信号線に接続されていることを
   特徴とするアクティブマトリクス表示装置。
2. 【請求項２】マトリクス状に形成された画素電極と、 第１の配線と、 前記第１の配線に平行に形成された第２の配線と、 画像信号線と、 第１乃至第３の薄膜トランジスタとを有するアクティブ
   マトリクス表示装置であって、 前記第１及び第２の薄膜トランジスタのゲート電極は、
   前記第１の配線に接続されており、 前記第３の薄膜トランジスタのゲート電極は、前記第２
   の配線に接続されており、 前記第３の薄膜トランジスタのソース領域及びドレイン
   領域の一方は、前記第１の薄膜トランジスタのソース領
   域及びドレイン領域の一方と接続されており、 前記第３の薄膜トランジスタのソース領域及びドレイン
   領域の他方は、前記第２の薄膜トランジスタのソース領
   域及びドレイン領域の一方に接続されており、 前記第１の薄膜トランジスタのソース領域及びドレイン
   領域の他方は、前記画素電極に接続されており、 前記第２の薄膜トランジスタのソース領域及びドレイン
   領域の他方は、前記画像信号線に接続されており、 前記第１及び第３の薄膜トランジスタはオフセットゲー
   トであることを特徴とするアクティブマトリクス表示装
   置。
3. 【請求項３】マトリクス状に形成された画素電極と、 第１の配線と、 前記第１の配線に平行に形成された第２の配線と、 画像信号線と、 第１乃至第３の薄膜トランジスタとを有するアクティブ
   マトリクス表示装置であって、 前記第１及び第２の薄膜トランジスタのゲート電極は、
   前記第１の配線に接続されており、 前記第３の薄膜トランジスタのゲート電極は、前記第２
   の配線に接続されており、 前記第３の薄膜トランジスタのソース領域及びドレイン
   領域の一方は、前記第１の薄膜トランジスタのソース領
   域及びドレイン領域の一方と接続されており、 前記第３の薄膜トランジスタのソース領域及びドレイン
   領域の他方は、前記第２の薄膜トランジスタのソース領
   域及びドレイン領域の一方に接続されており、 前記第１の薄膜トランジスタのソース領域及びドレイン
   領域の他方は、前記画素電極に接続されており、 前記第２の薄膜トランジスタのソース領域及びドレイン
   領域の他方は、前記画像信号線に接続されており、 前記第１及び第３薄膜トランジスタは、ＬＤＤ領域を有
   することを特徴とするアクティブマトリクス表示装置。
4. 【請求項４】マトリクス状に形成された画素電極と、 第１の配線と、 前記第１の配線に平行に形成された第２の配線と、 画像信号線と、 第１乃至第３の薄膜トランジスタとを有するアクティブ
   マトリクス表示装置であって、 前記第１及び第２の薄膜トランジスタのゲート電極は、
   前記第１の配線に接続されており、 前記第３の薄膜トランジスタのゲート電極は、前記第２
   の配線に接続されており、 前記第３の薄膜トランジスタのソース領域及びドレイン
   領域の一方は、前記第１の薄膜トランジスタのソース領
   域及びドレイン領域の一方と接続されており、 前記第３の薄膜トランジスタのソース領域及びドレイン
   領域の他方は、前記第２の薄膜トランジスタのソース領
   域及びドレイン領域の一方に接続されており、 前記第２の薄膜トランジスタのソース領域及びドレイン
   領域の他方は、前記画像信号線に接続されており、 前記画像信号線は、前記チャネル形成領域の上方に、前
   記チャネル形成領域に平行に形成されていることを特徴
   とするアクティブマトリクス表示装置。
5. 【請求項５】請求項１乃至４のいずれか一項において、 前記画像信号線は、前記第１及び第２の配線に直角に形
   成されていることを特徴とするアクティブマトリクス表
   示装置。
6. 【請求項６】請求項１乃至４のいずれか一項において、 前記第３の薄膜トランジスタは、前記第１の薄膜トラン
   ジスタと前記第２の薄膜トランジスタとの間に形成され
   ていることを特徴とするアクティブマトリクス表示装
   置。
7. 【請求項７】請求項１乃至４のいずれか一項において、 前記第１乃至第３の薄膜トランジスタのゲート電極は、
   陽極酸化膜で覆われていることを特徴とするアクティブ
   マトリクス表示装置。