KR100390113B1 - 액티브 매트릭스 ｅｌ표시장치 - Google Patents

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고야마준
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

액티브 매트릭스 표시장치에 있어서, 하나의 화소전극에 대하여 대략 M자형의 반도체영역과, 그 M자형의 반도체영역에 교차하는 게이트선과 용량선을 구비한 적어도 5개의 박막트랜지스터(TFT)를 포함하는 회로가 스위칭 소자로서 사용된다. 그래서, 게이트선에 선택신호를 공급함으로써, 그 TFT들을 동작시켜, 화소에 데이터를 기록하는 한편, 용량선에 적당한 전압을 인가하면, 그 아래에 채널이 형성되고 그것이 커패시터로 된다. 그리하여, 이 커패시터에 의해 화소전극으로부터의 방전량이 감소된다.

Description

액티브 매트릭스 ＥＬ표시장치{An active matrix type EL display device}
본 발명은, 예를 들어, 액정표시장치, 플라즈마 표시장치, 또는 EL(전기장 발광) 표시장치에 사용되는 액티브 매트릭스형 표시장치의 표시화면의 화질을 향상시키기 위한 회로 및 소자에 관한 것이다.
도 2(A)는 종래의 액티브 매트릭스 표시장치를 개략적으로 나타낸다. 점선으로 나타내어진 영역(104)이 표시영역이다. 그 영역(104)에는 박막트랜지스터(TFT)(101)들이 매트릭스 형태로 배치되어 있다. TFT(101)의 소스전극에 접속된 배선이 화상(데이터)신호선(106)이고, TFT(101)의 게이트전극에 접속된 배선이 게이트(선택)신호선(105)이다. 다수의 게이트신호선과 화상신호선이 서로 대략 직교하도록 배치되어 있다.
구동소자들에서는, TFT(101)가 데이터의 스위칭을 행하고, 화소 셀(cell)(103)을 구동시킨다. 보조 커패시터(보조용량)(102)가 화소 셀(103)의 용량을 보강하고 화상 데이터를 저장하는데 사용된다. TFT(101)는 화소 셀(103)에 인가되는 전압에 대응하는 화상 데이터를 스위칭하는데 사용된다.
일반적으로, TFT에서는, 게이트에 역바이어스 전압이 인가되면, 소스와 드레인 사이에 전류가 흐르지 않고(OFF 상태), 누설전류(OFF 전류)가 흐르는 현상이 알려져 있다. 이러한 누설전류는 화소 셀의 전압을 변경시킨다.
N채널형 TFT에서는, 게이트를 부(負)로 바이어스시킨 때에는, 반도체 박막의 표면에 생성하는 P형 층과, 소스영역 및 드레인영역의 N형 층과의 사이에 PN 접합이 형성된다. 그러나, 반도체막내에는 많은 수의 트랩이 존재하기 때문에, 이 PN 접합이 불완전하고, 접합 누설전류가 흐르기 쉽다. 게이트전극이 부로 바이어스됨에 따라 OFF 전류가 증가하는 것은, 반도체막의 표면에 형성되는 P형 층에서의 캐리어 농도가 증가하고 PN 접합에서의 에너지 배리어의 폭이 좁게 되어, 전계의 집중과 접합 누설전류의 증가를 야기하기 때문이다.
이렇게 하여 발생된 OFF 전류는 소스/드레인 전압에 크게 좌우된다. 예를 들어, TFT의 소스와 드레인 사이에 인가되는 전압이 증가함에 따라 OFF 전류가 비약적으로 증가한다는 것이 알려져 있다. 즉, 소스와 드레인 사이에 5 V의 전압이 인가되는 경우와, 그들 사이에 10 V의 전압이 인가되는 경우에, 후자에서의 OFF 전류는 전자에서의 것의 2배가 아니고, 10배이거나 또는 크게는 100배까지 일 수도 있다. 이러한 비선형성(非線型性)은 게이트 전압에 의해서도 좌우된다. 일반적으로 게이트전극의 역바이어스 값이 크면(N채널형의 경우, 마이너스 전압이 크면), 양 경우의 사이에는 현저한 차이가 있다.
이러한 문제를 해결하기 위해, 일본국 특허공고 평5-44195호 및 평5-44196호 공보에 기재된 바와 같이, TFT들을 직렬로 접속하는 방법(멀티게이트 방법)이 제안되었다. 이 방법은, 각각의 TFT의 소스/드레인에 인가되는 전압을 감소시킴으로써 각각의 TFT의 OFF 전류를 감소시키는 것을 의도하고 있다. 도 2(B)에 나타내어진 바와 같이 2개의 TFT가 직렬로 접속된 경우에는, 각각의 TFT의 소스/드레인에 인가되는 전압이 절반으로 된다. 소스/드레인에 인가되는 전압이 절반으로 되면, 상기한 바에 따라, OFF 전류가 1/10 또는 1/100로 감소된다.
그러나, 액정표시장치의 화상 표시에 요구되는 특성들이 더욱 엄격하게 될 때는, 상기한 멀티게이트 방법을 사용하여서도 OFF 전류를 충분히 감소시키는 것이 어렵게 된다. 이것은, 게이트전극의 수(TFT의 수)가 3, 4, 또는 5개로 증가될지라도, 각각의 TFT의 소스/드레인에 인가되는 전압이 1/3, 1/4, 또는 1/5로 약간만 감소되기 때문이다. 또한, 그 때문에, 회로가 복잡하게 되고 점유 면적이 크게 되는 부가적인 문제도 있다.
본 발명의 목적은, 화소전극에 접속된 TFT들의 소스/드레인에 인가되는 전압을 통상의 경우의 1/10 이하, 바람직하게는, 1/100 이하로 감소시킴으로써 OFF 전류를 감소시키는 구성을 가지는 화소 회로를 제공하는데 있다. 이때의 특징은, 상기한 목적을 위한 TFT들이 효율적으로 배치된다는 것이다. 본 발명에서는, 상기한 목적을 달성하기 위해 5개의 TFT가 사용된다. 그러나, TFT의 수가 본 발명에서 한정되는 것은 아니다.
본 발명은, 매트릭스 형태로 배치된 게이트신호선들과 화상신호선들, 그 게이트신호선들과 화상신호선들에 의해 둘러싸인 영역들에 배치된 화소전극들, 및 상기 화소전극들 각각에 인접하여 서로 직렬로 접속된 동일 도전형(導電型)의 n개의 박막트랜지스터(TFT)를 포함하는 구조이고, 첫번째(n = 1) TFT의 소스영역 또는 드레인영역이 상기 화상신호선들중 하나에 접속되고, n번째 TFT의 소스영역 또는 드레인영역이 상기 화소전극들중 하나에 접속되고, n - m개(n 〉m임)의 TFT의 게이트전극들이 상기 게이트신호선들중 하나에 공통으로 접속되며, m개의 TFT에서의 게이트 전압이, 채널형성영역이 소스영역 및 드레인영역의 것과 동일 도전형으로 되는 전압으로 유지되는 것을 특징으로 한다.
도 1(A)∼(D)는 본 발명에 있어서의 반도체영역, 게이트신호선, 및 용량선의 배치를 나타내는 도면.
도 2(A)∼(D)는 종래기술과 본 발명의 액티브 매트릭스 회로의 개요를 나타내는 도면.
도 3(A)∼(F)는 일 실시예에 있어서의 스위칭 소자의 제작공정을 단면도로 나타내는 도면.
도 4(A)∼(F)는 일 실시예에 있어서의 스위칭 소자의 제작공정을 평면도로 나타내는 도면.
도 5는 일 실시예에 있어서의 스위칭 소자의 단면도.
도 6은 일 실시예에 있어서의 스위칭 소자의 회로도.
도 7(A) 및 (B)는 일 실시예에 있어서의 반도체영역, 게이트신호선, 및 용량선의 배치를 나타내는 도면.
도 8은 일 실시예에 있어서의 게이트신호선 및 용량선 등과 주변회로의 배치를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
100: M자형의 반도체영역 101, 111, 112: 박막트랜지스터
102, 113: 보조 커패시터 103, 114: 화소 셀
104: 액티브 매트릭스 영역 105, 115: 게이트신호선
106, 116: 화상신호선 121∼125, 131∼136: 박막트랜지스터
126: 보조 커패시터 127: 화소 셀
128, 203∼205, 222: 게이트신호선 129, 209: 화상신호선
130, 206∼208, 223: 용량선 151: 기판
152: 산화규소막(하지막) 153: 게이트 절연막
154, 155: 산화알루미늄막 156∼159: N형 불순물영역
160: 층간절연막 161: 소스전극/배선
162: 패시베이션 막 163: 화소전극
상기한 구성의 일례가 도 2(C)에 나타내어져 있다. 도 2(C)에서, 5개의 TFT(121, 122, 123, 124, 125)가 배치되어 있다. 즉, n = 5이고, m = 2이다. 첫번째(n = 1) TFT(121)의 소스영역이 화상신호선(129)에 접속되고, n번째(n = 5) TFT의 드레인영역이 화소 셀(127)의 전극들중 하나(화소전극)에 접속되어 있다. n - m개(n 〉m임)의 TFT(121, 122, 123)의 게이트전극들이 공통의 게이트신호선(128)에 접속되고, m개의 TFT(124, 125)의 게이트전극들은 소망의 전압으로 유지된 공통의 용량선(容量線)(130)에 접속되어 있다.
도 2(C)에서, 본 발명의 기본적인 특징은, TFT(121∼125)를 직렬로 접속하고, 이들중 TFT(121, 122, 123)의 게이트들을 게이트신호선(128)에 접속하며, 다른 TFT(124, 125)의 게이트들을 용량선(130)에 접속하는 것이다. 그리하여, 화소의 전압이 유지될 때, 용량선을 적절한 전압으로 유지함으로써, TFT(124, 125)의 채널과 게이트전극 사이에 커패시터들이 형성된다.
그리하여, TFT(122, 123)의 소스와 드레인 사이에 발생되는 전압이 저하하여, 이들 TFT의 OFF 전류를 감소시킬 수 있게 된다. 이 도면에 나타내어진 보조 커패시터(보조용량)(126)는 반드시 필요한 것은 아니고, 오히려, 그것이 데이터 기록시의 부담을 증가시키기 때문에, 화소 셀의 용량과 TFT(124, 125)에서 발생되는 용량 사이의 비율이 최적인 때에는 그 보조 커패시터가 포함되지 않는 것이 바람직한 경우도 있다.
구체적인 동작에 관하여 설명한다. 선택신호가 게이트신호선(128)에 인가된 때, TFT(121, 122, 123) 모두가 "온"(ON)된다. TFT(124, 125) 역시 ON되게 하기 위해서는, 용량선에 신호를 인가하는 것이 필요하다. 그리하여, 화소 셀(127)이 화상신호선(129)상의 신호에 따라 충전됨과 동시에, TFT(124, 125)도 충전된다. 충분한 충전이 행해진 단계(평형 단계)에서는, TFT(122, 123)의 소스와 드레인 사이의 전압이 대략 동일한 상태가 된다.
이 상태에서, 선택신호가 인가되지 않거나 단절되면, TFT(121, 122, 123) 모두가 "오프"(OFF)된다. 이 단계에서는, 다른 TFT(124, 125)는 여전히 ON 상태에있다. 그후, 다른 화소신호가 화상신호선(129)에 인가되며, TFT(121)가 한정된 OFF 전류를 가지므로, TFT(124)에 저장된 전하가 방전되어, 전압이 저하하게 된다. 그러나, 그 저하속도는 도 2(A)에 나타낸 통상의 액티브 매트릭스 회로의 커패시터(102)에서의 전압 강하 속도와 대략 동일하다.
한편, TFT(122)에서는, 소스와 드레인 사이의 전압이 초기에는 대략 제로이기 때문에, OFF 전류가 극히 적지만, 그후 TFT(124)의 전압이 감소하여, TFT(122)의 소스와 드레인 사이의 전압이 서서히 증가하고, 그에 따라, OFF 전류도 증가한다. 또한, TFT(123)에서도, OFF 전류가 동일한 방식으로 서서히 증가하지만, 그 속도는 TFT(122)의 것보다 한층 더 작다. 상기한 것으로부터, TFT들의 OFF 전류의 증가에 기인한 화소 셀(127)의 전압 강하가 도 2(A)에 나타낸 통상의 액티브 매트릭스 회로에서의 것보다 훨씬 더 느리다.
또한, TFT(121∼125)의 채널에 LDD영역(저농도로 도핑된 드레인영역) 또는 오프셋영역이 형성되면, 이들 영역이 드레인 저항(resistor)과 소스 저항으로 되기 때문에, 드레인 접합에서의 전계 강도를 약화시키고 OFF 전류를 감소시킬 수 있다는 것을 주목하여야 한다.
그러한 회로의 집적도는, 도 1(A)에 나타내어진 바와 같은 대략 M자형의 반도체영역(100)에 게이트신호선(128)과 용량선(130)이 겹쳐 배치되도록 하는 회로배치에 의해 증가될 수 있다. 도 1(B)∼(D)는 이때의 가능한 조합을 나타내고, 이들중 어느 것이 이용되더라도 동일한 효과가 얻어진다.
도 1(B)가 가장 정통적인 형태이다. 반도체영역(100)과 게이트신호선(128)및 용량선(130)과의 교차점(게이트신호선과의 교차점 3개와, 용량선과의 교차점 2개: 전체 5개의 교차점)들에 TFT(121∼125)들이 형성된다. 반도체영역중 게이트신호선들과 용량선들에 의해 분리된(둘러싸인) 영역(도 1(A)에서 4개의 영역)들과, 반도체영역의 양 단부의 영역들에 N형 또는 P형 불순물이 도입되면, 이들이 TFT의 소스와 드레인으로 된다. 화상신호선과 화소전극은 그들이 반도체영역의 단부들중 어느 하나에 접속되도록 형성되어야 한다.(도 1(B))
또한, 도 1(C)에서, 지점 a 및 지점 b가 용량선에 의해 덮히지 않게 할 수도 있다. 이것은, TFT(124, 125)가 커패시터로서 기능하기만 하면 충분하기 때문이다.
도 1(D)에서, 반도체영역(100)과 6개의 교차점을 형성하여 TFT(131∼136)를 구성하는 것도 가능하다. 이 경우의 회로도가 도 2(D)에 나타내어져 있고, 도 2(C) 도의 TFT(122)가 2개의 직렬 TFT로 단순히 치환되어 있다. 그리하여, 도 2(C)에서의 것과 비교하여 OFF 전류를 더욱 감소시키는 것이 가능하다.
[실시예 1]
이 실시예는 회로의 제작공정들을 설명함으로써 본 발명의 이해를 증진시키기 위한 것이다. 도 1(A)∼(D)는 본 실시예의 회로를 위에서 본 도면을 나타내고, 도 3(A)∼(F)는 제작공정을 단면도로 나타낸 것이다. 도 3(A)∼(F)에서, 좌측 부분은 도 1(A)의 일점 쇄선 X-Y로 나타낸 부분의 단면을 나타내고, 우측 부분은 X'-Y'로 나타낸 부분의 단면을 나타낸다. 또한, 그 부분들이 인접하여 있는 것으로 그려져 있으나, 명백히 선X-Y와 선X'-Y'는 동일 직선상에 있는 것이 아님을 주의하여야 한다.
본 실시예에서는, OFF 전류를 더욱 감소시키기 위해, 게이트전극을 양극산화시킴으로써 오프셋 게이트를 구성하는 것을 특징으로 한다. 게이트전극을 양극산화시키는 기술은 일본국 공개특허공고 평5-267667호 공보에 개시되어 있다. 물론, 통상으로 사용되는 것과 같은 구조의 게이트전극도 본 발명에 사용될 수 있다.
먼저, 기판(코닝 7059 기판; 100 mm×100 mm)(151)상에 하지막(下地膜)으로서 산화규소막(152)을 1000∼5000 Å, 예를 들어, 3000 Å의 두께로 성막하였다. 그 산화규소막은 TEOS(테트라에톡시실란)을 플라즈마 CVD법(화학증착법)에 의해 분해·퇴적시킴으로써 성막되었다. 이 공정은 스퍼터링법에 의해 행해질 수도 있다.
그 다음, 플라즈마 CVD법 또는 감압 열 CVD법(LPCVD법)에 의해 비정질 규소막을 300∼1500 Å, 예를 들어, 500 Å의 두께로 성막한 다음, 이것을 550∼600℃의 분위기에 8∼24시간 방치하여 결정화시켰다. 이때, 소량의 니켈을 첨가함으로써 결정화를 촉진시킬 수도 있다. 니켈 등을 첨가하여 결정화를 촉진시켜 결정화 온도를 저하시키고 결정화 시간을 단축시키는 기술은 일본국 공개특허공고 평6-244104호 공보에 기재되어 있다.
이 공정은 레이저 조사(照射) 등으로의 광 어닐에 의해서도 행해질 수 있고, 열 어닐과 광 어닐의 조합에 의해 행해질 수도 있다.
그리고, 결정화된 규소막을 에칭하여, 대략 M자 형태로 된 섬형상의 영역(100)을 형성하고, 그 위에 게이트 절연막(153)을 형성하였다. 여기서는, 플라즈마 CVD법에 의해 두께 700∼1500 Å, 예를 들어, 1200 Å의 산화규소막을 게이트 절연막으로서 형성하였다, 이 공정도 스퍼터링법에 의해 행해질 수 있디.(도 1(A) 및 도 3(A))
그후, 스퍼터링법에 의해 알루미늄막(1 중량%의 Si, 또는 0.1∼0.3 중량%의 Sc을 함유)을 1000 Å∼3 μm, 예를 들어, 5000 Å의 두께로 형성한 다음, 이것을 에칭하여 게이트신호선(128)과 용량선(130)을 형성하였다. 이들이 박막트랜지스터들의 게이트전극이 된다.(도 1(B) 및 도 3(B))
이 단계에서는, 도 8에 나타내어진 바와 같이, 기판(176)상의 다른 게이트신호선들과 용량선들(알루미늄 배선(171)) 모두가 액티브 매트릭스 영역(175)의 주변에 형성된 알루미늄막 영역(172)에 접속된다. 그러나, 이때, 주변회로(게이트 드라이버(173)와 소스 드라이버(174))의 게이트전극들 등의 알루미늄 배선이 알루미늄막 영역(172)으로부터 절연되어 있도록 설계된 경우에는, 주변회로에서는 양극산화가 행해지지 않아, 집적도를 향상시키는 것이 가능하다.(도 8)
그리고, 전해용액중에서 게이트전극들에 전류를 통과시켜 양극산화를 행하여, 두께 500∼2500 Å, 예를 들어, 2000 Å의 양극산화물을 형성하였다. 사용된 전해용액은, L-주석산을 에틸렌 글리콜로 5%의 농도로 희석시키고 암모니아를 사용하여 pH를 7.0±0.2로 조정한 것이었다. 그 용액내에 기판을 담근 다음, 정(定)전류원의 +측을 기판상의 게이트전극에 접속하고, -측을 백금전극에 접속하였다. 그 다음, 20 mA의 정전류 상태에서 전압을 인가하고, 그 전압이 150 V에 도달할 때까지 산화를 계속하였다. 150 V의 정전압 상태에서 전류가 0.1 mA 아래로 감소할 때까지 산화를 더 계속하였다. 그리하여, 게이트신호선(128)과 용량선(130)상에 두께 2000 Å의 산화알루미늄막(154, 155)이 얻어졌다.(도 3(C))
그 다음, 이온 도핑법에 의해, 게이트전극부(게이트전극과 그 주변의 양극산화물)를 마스크로 히여 자기정합적으로 섬형상의 영역(100)에 불순물(여기서는, 인)을 주입하여, N형 불순물영역들을 형성하였다. 도핑 가스로서는 포스핀(PH3)을 사용하였다. 이 경우의 도즈(dose)량은 1×1014∼5×1015원자/cm2, 예를 들어, 1×1015원자/cm2이고, 가속 전압은 60∼90 kV, 예를 들어, 80 kV이었다. 그리하여, N형 불순물영역(156, 157, 158, 159)들이 형성되었다.(도 3(D))
그 다음, KrF 엑시머 레이저광(파장: 248 nm; 펄스폭: 20 ns)을 조사(照射)하여, 도핑된 불순물영역(156∼159)을 활성화시켰다. 그 레이저광의 에너지 밀도의 적절한 값은 200∼400 mJ/cm2, 바람직하게는, 250∼300 mJ/cm2이었다. 이 공정은 열 어닐에 의해서도 행해질 수 있다. 특히, 그 활성화는, 촉매원소(니켈)를 첨가하여 보통의 경우에서보다 낮은 온도로 열 어닐을 행하는 것에 의해 행해질 수도 있다(일본국 공개특허공보 평6-267989호).
이렇게 하여 N형 불순물영역들이 형성되지만, 본 실시예에서는 그 불순물영역들이 양극산화물의 두께 만큼 게이트전극들로부터 분리된다. 그리하여, 그 분리된 영역들이 이른바 오프셋 게이트인 것을 볼 수 있고, TFT(121, 123, 124, 125)가 형성된 것을 볼 수 있다. 다른 TFT(122)도 동일한 방식으로 형성된다.
그 다음, 층간절연막(160)으로서 산화규소막을 플라즈마 CVD법에 의해 5000Å의 두께로 성막하였다. 이때, 원료가스로서 TEOS와 산소가 사용되었다. 그 다음, 그 층간절연막(160)과 게이트 절연막(153)을 에칭하여, N형 불순물영역(156)에 콘택트 홀을 형성하고, 그후, 스퍼터링법에 의해 알루미늄막을 형성하고 에칭하여, 소스전극/배선(161)을 형성하였다. 이것이 화상신호선(129)의 연장이다.(도 3(E))
그 다음, 패시베이션(passivation) 막(162)을 형성하였다. 그 패시베이션 막으로서 질화규소막을 NH3/SiH4/H2혼합가스를 사용한 플라즈마 CVD법에 의해 2000∼8000 Å, 예를 들어, 4000 Å의 두께로 성막하였다. 그 다음, 그 패시베이션 막(162), 층간절연막(160), 및 게이트 절연막(153)을 에칭하여, N형 불순물영역(159)에 화소전극을 위한 콘택트 홀을 형성하였다.
그 다음, 인듐 주석 산화물(ITO)막을 스퍼터링법에 의해 성막하고, 이것을 에칭하여 화소전극(163)을 형성하였다. 그 화소전극은 화소 셀(127)의 하나의 전극이다. 이상의 공정에 의해, N채널형 TFT(121∼125)를 가진 액티브 매트릭스 회로소자가 형성되었다. 본 실시예의 스위칭 소자의 회로는 도 2(C)에 나타내어진 것중에 보조 커패시터(126)를 없앤 것과 같다.(도 3(F))
[실시예 2]
도 4(A)∼(F)는 이 실시예에 있어서의 회로를 형성하는 공정을 나타낸다. 구체적인 공정의 상세한 설명은 공지된 기술(또는 실시예 1의 기술)이 사용되기 때문에, 여기서는 그 설명을 생략한다.
먼저, 실시예 1(또는 도 1(A))에서와 같은 대략 M자형의반도체영역(활성층)(201, 202)을 형성하였다. 그후, 게이트 절연막(도시되지 않음)을 형성한 후, 게이트신호선(203, 204, 205)과 용량선(206, 207, 208)을 형성하였다. 게이트신호선들과, 용량선들, 및 활성층의 위치 관계는 실시예 1에서와 동일하였다.(도 4(A))
그 다음, 활성층에 도핑을 행한 후, 층간절연막을 형성하고, 활성층들의 좌측 단부에 콘택트 홀(210, 211)을 형성하고, 화상신호선(209)을 형성하였다.(도 4(B))
그 다음, 게이트신호선들과 화상신호선들에 의해 둘러싸인 영역에 화소전극(212, 213, 214)들을 형성하였다. 그리하여, 액티브 매트릭스 회로를 위한 스위칭 소자들이 형성되었다. 본 실시예에서는, 도 4(C)에 나타내어진 바와 같이, 용량선(207)이 해당 행(行)의 화소전극(214)에 겹치지 않고 1행 더 높은 행의 화소전극(213)에 겹치도록 배치되었다. 그리하여, 용량선(207)과 화소전극(213) 사이에도 도 2(C)의 보조 커패시터(126)에 상응하는 커패시터(215)가 형성되었다. 동일한 것이 다른 행들에도 적용된다.(도 4(C))
그리하여, 게이트신호선들이 해당 행보다 1행 더 높은(또는 더 낮은) 화소전극들에 겹치는 배치에 의해, 도 6에 나타내어진 바와 같은 회로가 구성되지만, 커패시터(215)가 용량선상에 형성되어, 개구율을 실질적으로 감소시키지 않고 용량을 부가하는 것이 가능하고, 이것이 회로의 접적도를 향상시키는데 유효하였다.
커패시터(215)의 용량을 더욱 증가시키기 위해서는, 중첩부분의 층간절연막을 에칭하면 좋다. 그리하여, 전극들 사이의 거리가 감소될 수 있고, 용량이 증대될 수 있다. 그 목적을 위해서는, 실시예 1에서와 같이 용량선의 표면이 양극산화물에 의해 덮히는 것이 바람직하다. 그 경우에는 양극산화물이 유전체가 된다. 단면이 도 5에 나타내어져 있다.
이와 같이 커패시터(215)를 얻기 위해 해당 부분의 에칭을 행하는 것이 공정의 수를 증가시키지는 않는다. 즉, 층간절연막을 에칭하여 콘택트 홀(210, 211) 또는 화소전극을 위한 콘택트 홀을 형성할 때, 동시에 용량선에도 구멍이 형성된다. 도 5는 후자의 경우의 예를 나타낸다. 적절한 에칭 조건하에서는, 알루미늄 양극산화물 등이 전혀 에칭되지 않기 때문에(예를 들면, 산화규소를 에칭하는 건식 에칭 조건), 콘택트 홀들이 형성될 때까지 에칭이 계속될 수 있다.
도 4(D)∼(F)에 나타내어진 바와 같이, 반도체영역(216) 및 TFT의 일부를 화상신호선(219)과 중첩시키는 것이 개구율을 향상시키는데 유효하다.
도 7(A) 및 (B)에서, 섬형상의 반도체영역(221)의 굴곡을 더 많고 복잡하게 하고(도 7(A)), 이 영역들상에 게이트신호선(222)과 용량선(223)을 겹쳐 배치하는 것(도 7(B))에 의해 더 많은 수의 트랜지스터를 형성하는 것이 가능하다. 그리하여, OFF 전류를 더욱 감소시킬 수 있다.
본 발명에서, 다수의 TFT의 게이트들을 각 화소의 게이트신호선 및 용량선에 접속함으로써 액정 셀의 전압 강하를 억제하는 것이 가능하다. 본 발명에 있어서는, 특히 도 2(C)의 TFT(122, 123)의 소스와 드레인 사이의 전압이 전체 구동과정중에 낮게 유지된다. 일반적으로, TFT의 열화(劣化)는 소스와 드레인 사이의 전압에 좌우되므로, 본 발명을 이용함으로써 그러한 열화를 방지할 수 있다.
본 발명은 고해상도의 화상표시를 요하는 응용분야에 효과적이다. 즉, 256계조(階調) 이상의 극히 미묘한 농담을 표현하는 경우에는, 액정 셀의 방전이 1 프레임(frame)중에 1% 이하로 억제되어야 한다. 종래의 방식에서는, 도 2(A)나 도 2(B)의 어느 것도 이러한 목적에 적합하지 않다.
또한, 본 발명은, 특히 행수(라인 수)가 많은 매트릭스 표시 등에 적합한, 결정성 규소반도체 TFT를 사용하는 액티브 매트릭스 표시장치에도 적합하다. 일반적으로, 행수가 많은 매트릭스에서는, 1행당 선택시간이 짧기 때문에, 비정질 규소 반도체 TFT는 적합하지 않다. 그러나, 결정성 규소 반도체를 사용하는 TFT는 OFF 전류가 크다고 하는 문제를 가진다.
그리하여, OFF 전류를 감소시킬 수 있는 본 발명이 이 분야에서도 현저한 기여를 할 수 있다. 비정질 규소 반도체를 사용하는 TFT도 유리하다.
상기 실시예들에서는 주로 탑(top) 게이트형 구조의 TFT에 관해서 설명하였으나, 보텀(bottom) 게이트형 또는 다른 구조의 것이 사용되는 경우에도 본 발명의 효과가 변하지 않는다.
본 발명은 최소의 변경으로 최대의 효과를 얻는 것이 가능하다. 특히, 탑 게이트형 TFT에서는, 얇은 반도체영역(활성층)의 형상이 복잡할지라도, 게이트전극 등이 극히 단순한 형상을 가지며, 따라서, 상부층 배선들의 절단(단선)을 방지하는 것이 가능하다. 반대로, 게이트전극이 복잡한 형상을 가지면, 이것이 개구율의 감소를 야기한다. 따라서, 본 발명은 공업상 유익한 발명이다.

Claims (23)

  1. 기판 위에 형성되고, 다수의 화소와, 화상신호선에 직렬로 전기접속된 적어도 2개의 박막트랜지스터를 각각 포함하고 상기 다수의 화소들에 제공된 다수의 스위칭 소자, 및 다수의 화소전극을 포함하는 액티브 매트릭스 회로와;
    상기 액티브 매트릭스 회로를 구동시키기 위해 상기 기판 위에 형성된 다수의 제2 박막트랜지스터를 포함하는 구동회로를 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  2. 제 1 항에 있어서, 상기 2개의 박막트랜지스터의 채널영역들이 상기 기판 위에 형성된 동일 반도체층에 형성된 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  3. 제 1 항에 있어서, 상기 화소전극에 전기적으로 접속된 용량을 더 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  4. 제 1 항에 있어서, 상기 박막트랜지스터들이 반도체층에 적어도 하나의 LDD영역을 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  5. 제 1 항에 있어서, 상기 구동회로가 시프트 레지스터 회로를 포함하는 것을특징으로 하는 액티브 매트릭스형 EL표시장치.
  6. 기판 위에 형성되고, 다수의 화소와, 그 화소들에 제공되고, 반도체층과 게이트 절연막과 적어도 2개의 게이트 전극과 그 게이트 전극들에 인접하여 상기 빈도체층에 형성된 적어도 2개의 채널영역을 각각 포함하는 다수의 스위칭 소자, 및 다수의 화소전극을 포함하는 액티브 매트릭스 회로와;
    상기 액티브 매트릭스 회로를 구동시키기 위해 상기 기판 위에 형성된 다수의 박막트랜지스터를 포함하는 구동회로를 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  7. 제 6 항에 있어서, 상기 화소전극에 전기적으로 접속된 용량을 더 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  8. 제 6 항에 있어서, 상기 박막트랜지스터들이 반도체층에 적어도 하나의 LDD영역을 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  9. 제 6 항에 있어서, 상기 구동회로가 시프트 레지스터 회로를 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  10. 기판 위에 형성되고, 다수의 화소와, 화상신호선에 직렬로 전기접속된 적어도 2개의 박막트랜지스터를 각각 포함하고 상기 다수의 화소들에 제공된 다수의 스위칭 소자, 및 적어도 하나가 용량을 포함하는 다수의 화소전극을 포함하는 액티브 매트릭스 회로와;
    상기 액티브 매트릭스 회로를 구동시키기 위해 상기 기판 위에 형성된 다수의 제2 박막트랜지스터를 포함하는 구동회로를 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  11. 제 10 항에 있어서, 상기 2개의 박막트랜지스터의 채널영역들이 상기 기판 위에 형성된 동일 반도체층에 형성된 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  12. 제 10 항에 있어서, 상기 박막트랜지스터들이 반도체층에 적어도 하나의 LDD영역을 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  13. 제 10 항에 있어서, 상기 구동회로가 시프트 레지스터 회로를 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  14. 기판 위에 형성되고, 다수의 화소와, 그 화소들에 제공되고, 반도체층과 게이트 절연막과 적어도 2개의 게이트 전극과 그 게이트 전극들에 인접하여 상기 빈도체층에 형성된 적어도 2개의 채널영역을 각각 포함하는 다수의 스위칭 소자, 및적어도 하나가 용량을 포함하는 다수의 화소전극을 포함하는 액티브 매트릭스 회로와;
    상기 액티브 매트릭스 회로를 구동시키기 위해 상기 기판 위에 형성된 다수의 박막트랜지스터를 포함하는 구동회로를 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  15. 제 14 항에 있어서, 상기 박막트랜지스터들이 반도체층에 적어도 하나의 LDD영역을 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  16. 제 14 항에 있어서, 상기 구동회로가 시프트 레지스터 회로를 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  17. 기판 위에 형성되고, 다수의 화소와, 화상신호선에 직렬로 전기접속되고 반도체층에 적어도 하나의 LDD영역을 가지는 적어도 2개의 박막트랜지스터를 각각 포함하고 상기 다수의 화소들에 제공된 다수의 스위칭 소자, 및 다수의 화소전극을 포함하는 액티브 매트릭스 회로와;
    상기 액티브 매트릭스 회로를 구동시키기 위해 상기 기판 위에 형성된 다수의 제2 박막트랜지스터를 포함하는 구동회로를 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  18. 제 17 항에 있어서, 상기 2개의 박막트랜지스터의 채널영역들이 상기 기판 위에 형성된 동일 반도체층에 형성된 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  19. 제 17 항에 있어서, 상기 화소전극에 전기적으로 접속된 용량을 더 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  20. 제 17 항에 있어서, 상기 구동회로가 시프트 레지스터 회로를 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  21. 기판 위에 형성되고, 다수의 화소와, 그 화소들에 제공되고, 적어도 하나의 LDD영역을 가지는 반도체층과 게이트 절연막과 적어도 2개의 게이트 전극과 그 게이트 전극들에 인접하여 상기 빈도체층에 형성된 적어도 2개의 채널영역을 각각 포함하는 다수의 스위칭 소자, 및 다수의 화소전극을 포함하는 액티브 매트릭스 회로와;
    상기 액티브 매트릭스 회로를 구동시키기 위해 상기 기판 위에 형성된 다수의 박막트랜지스터를 포함하는 구동회로를 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  22. 제 21 항에 있어서, 상기 화소전극에 전기적으로 접속된 용량을 더 포함하는것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
  23. 제 21 항에 있어서, 상기 구동회로가 시프트 레지스터 회로를 포함하는 것을 특징으로 하는 액티브 매트릭스형 EL표시장치.
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