DE19605669B4

DE19605669B4 - Aktivmatrix-Anzeigevorrichtung

Info

Publication number: DE19605669B4
Application number: DE19605669A
Authority: DE
Inventors: Shunpei Yamazaki; Jun Sagamihara Koyama; Yasuhiko Atsugi Takemura
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1995-02-15
Filing date: 1996-02-15
Publication date: 2007-06-14
Anticipated expiration: 2016-02-16
Also published as: KR100312112B1; KR100390114B1; DE19605669A1; TW344901B; KR100390113B1; CN1146057C; US5763899A; CN1138181A

Abstract

Aktivmatrix-Anzeigevorrichtung, mit
einer Bild-Signalleitung (129), einer Gate-Signalleitung (128), wobei die Bild-Signalleitung (129) und die Gate-Signalleitung (128) sich kreuzend angeordnet sind, einer Kapazitätsleitung (130) parallel zu der Gate-Signalleitung (128), einer Pixel-Elektrode (127), und mindestens drei in Reihe geschalteten Dünnfilmtransistoren (121 bis 125),
wobei ein äußerer der mindestens drei Dünnfilmtransistoren (121 bis 125) mit der Bild-Signalleitung (129) und der Gate-Signalleitung (128) verbunden ist,
wobei der andere äußere der mindestens drei Dünnfilmtransistoren (121 bis 125) mit der Pixel-Elektrode (127) und der Gate-Signalleitung (128) verbunden ist, und
wobei ein zwischen den äußeren Dünnfilmtransistoren angeordneter Dünnfilmtransistor mit der Kapazitätsleitung (130) verbunden ist.

Description

Die vorliegende Erfindung betrifft allgemein das Gebiet der elektronischen Anzeigevorrichtungen und insbesondere Schaltungen und Bauelemente zum Verbessern der Bildqualität des Anzeigebildschirms einer Anzeigevorrichtung des Typs mit Aktivmatrix, wie sie beispielsweise in einer Flüssigkristall-Anzeigevorrichtung, einer Plasmatafel-Anzeigevorrichtung oder einer Elektrolumineszenz-Anzeigevorrichtung (EL-Vorrichtung) verwendet wird.

In 2A ist schematisch eine herkömmliche Aktivmatrix-Anzeigevorrichtung gezeigt. Ein durch die unterbrochene Linie umrandeter Bereich 104 stellt einen Anzeigebereich dar. In diesem Bereich 104 sind Dünnfilmtransistoren (TFT) 101 in Matrixform angeordnet. Die mit der Source-Elektrode des TFT 101 verbundene Verdrahtung ist eine Bilddaten-Signalleitung 106, während die mit der Gate-Elektrode des TFT 101 verbundene Verdrahtung eine Gateauswahl-Signalleitung 105 ist. Mehrere Gate-Signalleitungen und Bild-Signalleitungen sind im wesentlichen senkrecht zueinander angeordnet. In den Treiberelementen führt der TFT 101 das Schalten von Daten aus und steuert eine Pixel-Zelle 103 an. Ein Hilfskondensator 102 wird dazu verwendet, die Kapazität der Pixel-Zelle 103 zu unterstützen und die Bilddaten zu speichern. Der TFT 101 wird dazu verwendet, die Bilddaten entsprechend der an die Pixel-Zelle 103 angelegten Spannung zu schalten.

Falls im allgemeinen in einem TFT an das Gate eine Sperrspannung angelegt wird, fließt, wie allgemein bekannt ist, zwischen der Source und dem Drain im wesentlichen kein Strom (AUS-Zustand), es fließt jedoch ein Leckstrom (AUS-Strom). Dieser Leckstrom verändert die Spannung der Pixel-Zelle.

Wenn in einem TFT des N-Kanal-Typs das Gate negativ vorgespannt wird, wird zwischen einer P-Schicht, die an der Oberfläche des Halbleiterdünnfilms vorhanden ist, und einer N-Schicht des Source-Bereichs und des Drain-Bereichs ein PN-Übergang gebildet. Da jedoch im Halbleiterfilm eine große Zahl von Einfangstellen vorhanden ist, ist dieser PN-Übergang unvollkommen, so daß leicht ein Übergangsleckstrom fließt. Die Tatsache, daß der AUS-Strom ansteigt, wenn die Gate-Elektrode negativ vorgespannt wird, hat ihre Ursache darin, daß die Trägerdichte in der in der Oberfläche des Halbleiterfilms gebildeten P-Schicht ansteigt und die Breite des Energiesperrbandes am PN-Übergang schmäler wird, was zu einer Konzentration des elektrischen Feldes und zu einem Anstieg des Übergangsleckstroms führt.

Der auf diese Weise erzeugte AUS-Strom hängt in hohem Maß von der Source-Drain-Spannung ab. Es ist beispielsweise bekannt, daß der AUS-Strom schnell ansteigt, wenn die zwischen Source und Drain des TFT angelegte Spannung zunimmt. Daher ist in dem Fall, in dem zwischen Source und Drain eine Spannung von 10 V angelegt wird, der AUS-Strom nicht nur doppelt so groß wie in dem Fall, in dem dazwischen eine Spannung von 5 V angelegt wird, sondern kann zehnmal oder sogar 100 mal größer sein. Diese Nichtlinearität hängt außerdem von der Gate-Spannung ab. Im allgemeinen besteht bei großem Sperrspannungswert der Gate-Elektrode (hohe negative Spannung für einen N-Kanal-Typ) eine deutliche Differenz zwischen beiden Fällen.

Um dieses Problem zu beseitigen, ist ein Verfahren (ein Mehrfach-Gate-Verfahren) für die Serienschaltung der TFT vorgeschlagen worden, wie aus der JP 5-44195-A und aus der JP 5-44196-A bekannt ist. Dieses Verfahren zielt auf die Reduzierung des AUS-Stroms jedes TFT durch Reduzierung der zwischen Source und Drain jedes TFT angelegten Spannung. Wenn zwei TFT in Serie geschaltet sind, wie in 2B gezeigt ist, wird die an den Source-Drain-Pfad jedes TFT angelegte Spannung halbiert. Falls daher die an den Source-Drain-Pfad angelegte Spannung halbiert wird, wird wegen des oben gesagten der AUS-Strom auf 1/10 oder sogar 1/100 reduziert.

Da jedoch die für eine Bildanzeige einer Flüssigkristall-Anzeigevorrichtung erforderlichen Eigenschaften strenger sind, wird es schwierig, den AUS-Strom selbst bei Verwendung des obigen Mehrfach-Gate-Verfahrens hinreichend zu reduzieren. Der Grund hierfür besteht darin, daß selbst dann, wenn die Anzahl der Gate-Elektroden (die Anzahl der TFT) auf 3, 4 oder 5 erhöht wird, die an den Source-Drain-Pfad jedes TFT angelegte Spannung lediglich leicht, d. h. auf 1/3, 1/4 bzw. 1/5, reduziert wird. Es gibt weitere Probleme, etwa daß die Schaltung kompliziert und die Belegungsfläche groß wird.

Die DE 695 10 826 T2 offenbart eine flache Abbildungsvorrichtung, bei der jedem Pixel eines Bildgebersensors ein Dreifachgate-TFT-Schalter 13 zugeordnet ist.

Die JP05-44195 B2 und JP05-44196 B2 zeigen mehrere in Reihe geschaltete Dünnfilmtransistoren.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine Pixel-Schaltung zu schaffen, die eine Konstruktion besitzt, bei der der AUS-Strom klein wird, indem die an die Source-Drain-Pfade der mit der Pixel-Elektrode verbundenen TFT angelegten Spannungen auf weniger als 1/10, vorzugsweise weniger als 1/100 ihres normalen Wertes abgesenkt werden.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Aktivmatrix-Anzeigevorrichtung, die die Merkmale des Anspruchs 1 aufweist.

Ein Merkmal der Erfindung ist, daß die mit den Pixel-Elektroden verbundenen TFT effizient angeordnet werden. In einer Ausführungsform werden pro Pixel-Elektrode fünf TFT verwendet, wobei diese Anzahl jedoch keinerlei Einschränkung der vorliegenden Erfindung darstellt.

Die Struktur enthält beispielsweise eine Gate-Signalleitung und Bild-Signalleitungen, die in Matrixform angeordnet sind, Pixel-Elektroden, die in Bereichen angeordnet sind, die von den Gate-Signalleitungen und den Bild-Signalleitungen umgeben sind, sowie Dünnfilmtransistoren (TFT) in der Anzahl n, die vom selben Leitfähigkeitstyp sind und in der Nähe jeder der Pixel-Elektroden in Serie geschaltet sind, wobei ein Source-Bereich oder ein Drain-Bereich eines ersten TFT (n = 1) an eine der Bild-Signalleitungen angeschlossen ist, ein Source-Bereich oder ein Drain-Bereich eines n-ten TFT an eine der Pixel-Elektroden angeschlossen ist und die Gate-Elektroden dieser TFT (die Anzahl dieser TFT ist n – m (n > m)) gemeinsam an eine der Gate-Signalleitungen angeschlossen sind, während die Gatespannung in anderen TFT (die Anzahl dieser TFT ist m) auf einem Wert gehalten wird, bei dem ein Kanalbildungsbereich vom gleichen Leitfähigkeitstyp ist wie jener des Source-Bereichs und des Drain-Bereichs.

Ein Beispiel der obigen Struktur ist in 2C gezeigt. In 2C sind fünf TFT 121 bis 125 angeordnet, so daß n = 5 ist, während m = 2 ist. Der Source-Bereich des TFT 121 (n = 1) ist mit einer Bild-Signalleitung 129 verbunden. Der Drain-Bereich eines n-ten TFT (n = 5) ist an eine der Elektroden (Pixel-Elektroden) einer Pixel-Zelle 127 angeschlossen. Die Gate-Elektroden der TFT 121 bis 123 (deren Anzahl gleich n – m (n > m) ist) sind an eine gemeinsame Gate-Signalleitung 128 angeschlossen. Die Gate-Elektroden der TFT 124 und 125 (deren Anzahl gleich m ist) sind an eine gemeinsame Kapazitätsleitung 130 angeschlossen, die auf einer gewünschten Spannung gehalten wird.

In der in 2C gezeigten Ausführungsform besteht das grundlegende Merkmal der vorliegenden Erfindung darin, die TFT 121, 122, 123, 124 und 125 in Serie zu schalten und die Gates der TFT 121 bis 123 an die Gate-Signalleitung 128 anzuschließen sowie die Gates der übrigen TFT 124 und 125 an die Kapazitätsleitung 130 anzuschließen. Wenn daher die Spannung des Pixel beibehalten wird, werden zwischen dem Kanal und der Gate-Elektrode der TFT 124 und 125 Kondensatoren gebildet, indem die Kapazitätsleitung auf einer geeigneten Spannung gehalten wird.

Somit wird die zwischen Source und Drain der TFT 122 und 123 erzeugte Spannung reduziert, so daß es möglich ist, den AUS-Strom dieser TFT zu reduzieren. In 2C ist ein Hilfskondensator 126 gezeigt, er ist jedoch nicht unbedingt erforderlich. Da er die Last während des Schreibens von Daten erhöht, gibt es sogar Fälle, in denen er vorzugsweise nicht enthalten ist, falls das Verhältnis zwischen der Kapazität der Pixel-Zelle und der in den TFT 124 und 125 erzeugten Kapazität optimal ist.

Nun wird die Funktionsweise dieser Schaltung beschrieben:
Wenn an die Gate-Signalleitung 128 ein Wählsignal angelegt wird, werden sämtliche TFT 121 bis 123 auf Durchlaß geschaltet. Damit auch die TFT 124 und 125 auf Durchlaß geschaltet werden, ist es notwendig, an die Kapazitätsleitung ein Signal anzulegen. Daher wird die Pixel-Zelle 127 in Übereinstimmung mit einem Signal auf der Bild-Signalleitung 129 geladen, gleichzeitig werden die TFT 124 und 125 geladen. In dem (Gleichgewichts-) Zustand, in dem eine ausreichende Ladung erfolgt ist, sind die Spannungen zwischen Source und Drain der TFT 122 und 123 angenähert gleich.

Falls in diesem Zustand das Wählsignal nicht angelegt wird oder abgekoppelt wird, werden sämtliche TFT 121 bis 123 in den Sperrzustand versetzt. Auf dieser Stufe sind die TFT 124 und 125 noch immer im Durchlaßzustand. Anschließend wird ein weiteres Pixel-Signal an die Bild-Signalleitung 129 angelegt, so daß, da der TFT 121 einen endlichen AUS-Strom aufweist, die im TFT 124 gespeicherte Ladung abgeführt wird, so daß die Spannung absinkt. Die Entladegeschwindigkeit ist jedoch angenähert gleich der Geschwindigkeit, mit der die Spannung im Kondensator 102 in der normalen Aktivmatrix-Schaltung von 2A abfällt.

Da in dem TFT 122 die Spannung zwischen Source und Drain anfangs angenähert Null ist, ist der AUS-Strom äußerst klein, anschließend steigt jedoch die Spannung des TFT 124 an, so daß die Spannung zwischen Source und Drain des TFT 122 allmählich ansteigt und folglich auch der AUS-Strom zunimmt. Außerdem nimmt der AUS-Strom auch im TFT 123 in der gleichen Weise allmählich zu, die Anstiegsgeschwindigkeit ist jedoch noch geringer als jene im TFT 122. Aus der obigen Beschreibung geht hervor, daß der Spannungsabfall der Pixel-Zelle 127 aufgrund des Anstiegs des AUS-Stroms der TFT viel geringer als in der normalen Aktivmatrix-Schaltung von 2A ist.

Es wird darauf hingewiesen, daß, falls in den Kanälen der TFT 121 bis 125 LDD-Bereiche (leicht dotierte Drain-Bereiche) oder Offset-Bereiche gebildet sind, diese Bereiche zu einem Drain-Widerstand und zu einem Source-Widerstand werden, so daß es möglich ist, die elektrische Feldstärke am Drain-Übergang zu verringern und den AUS – Strom zu reduzieren.

Die Integration einer derartigen Schaltung kann durch eine Schaltungsanordnung wie in 1A gezeigt in der Weise erhöht werden, daß die Gate-Signalleitung 128 und die Kapazitätsleitung 130 einem angenähert M-förmigen Halbleiterbereich 100 überlagert sind. Die 1B bis 1D zeigen mögliche Kombinationen hiervon, wobei mit jeder dieser Kombinationen die annähernd gleichen Wirkungen erzielt werden können.

1B zeigt die konventionellste Form. Die TFT 121 bis 125 sind an den Schnittbereichen des Halbleiterbereichs 100 mit der Gate-Signalleitung 128 bzw. mit der Kapazitätsleitung 130 ausgebildet (drei Schnittbereiche mit der Gate-Signalleitung und zwei Schnittbereiche mit der Kapazitätsleitung: insgesamt fünf Schnittbereiche). Falls in die freiliegenden Bereiche (vier Bereiche in 1A) des durch die Gate-Signalleitungen und die Kapazitätsleitungen unterteilten Halbleiterbereichs sowie in die freiliegenden Bereiche an den beiden Enden des Halbleiterbereichs N- oder P-Störstellen eingeleitet werden, werden diese Bereiche zur Source und zum Drain des TFT. Die Bild-Signalleitung und die Pixel-Elektrode sollten in der Weise ausgebildet sein, daß sie an die beiden Enden des Halbleiterbereichs angeschlossen sind (1B).

Wie in 1C gezeigt, ist es auch möglich, daß die Punkte a und b nicht von der Kapazitätsleitung bedeckt sind. Der Grund hierfür besteht darin, daß es ausreicht, wenn nur die TFT 124 und 125 als Kondensatoren arbeiten.

Wie in 1D gezeigt, ist es auch möglich, TFT 131 bis 136 durch Bilden von sechs Schnittbereichen mit dem Halbleiterbereich 100 zu konstruieren. Die Schaltung hierzu ist in 2D gezeigt, wobei der TFT 122 in 2C einfach durch zwei in Serie geschaltete TFT ersetzt ist. Daher ist es möglich, den AUS-Strom im Vergleich zu der Schaltung von 2C zu reduzieren.

Weitere Merkmale und Vorteile der Erfindung werden deutlich beim Lesen der folgenden Beschreibung bevorzugter Ausführungsformen, die auf die beigefügten Zeichnungen Bezug nimmt; es zeigen:

1A–D die bereits erwähnten Ansichten zur Erläuterung der Anordnung des Halbleiterbereichs, der Gate-Signalleitung und der Kapazitätsleitung gemäß der vorliegenden Erfindung;

2A–D die bereits erwähnte Übersicht über Typen von Aktivmatrix-Schaltungen;

3A–F Ansichten zur Erläuterung des Herstellungsprozesses (Querschnittsansichten) für die Schaltelemente gemäß einer Ausführungsform der Erfindung;

4A–F Ansichten zur Erläuterung des Herstellungsprozesses (Draufsichten) der Schaltelemente gemäß einer Ausführungsform der vorliegenden Erfindung;

5 eine Querschnittsansicht der Schaltelemente gemäß einer Ausführungsform der vorliegenden Erfindung;

6 ein schematisches Schaltbild der Schaltelemente gemäß einer Ausführungsform der vorliegenden Erfindung;

7A, B Ansichten zur Erläuterung der Anordnung des Halbleiterbereichs, der Gate-Signalleitung und der Kapazitätsleitung gemäß einer Ausführungsform der vorliegenden Erfindung; und

8 eine Ansicht zur Erläuterung der Anordnung der Gate-Signalleitung, der Kapazitätsleitung, usw. sowie einer Peripherieschaltung gemäß einer Ausführungsform der vorliegenden Erfindung.

Ausführungsform 1
In den 1A bis 1D ist die Schaltung gemäß einer Ausführungsform der vorliegenden Erfindung bei Betrachtung von oben gezeigt, während die 3A bis 3D Querschnittsansichten zur Erläuterung des Herstellungsprozesses der Schaltung sind. In den 3A bis 3D zeigen die linken Seiten einen Querschnitt durch den Abschnitt, der in 1A durch die Strichpunktlinie X-Y bezeichnet ist, während die rechte Seite einen Querschnitt des Abschnitts zeigt, der in 1A durch die Strichpunktlinie X'-Y' bezeichnet ist. Obwohl die Abschnitte nebeneinander dargestellt sind, ist jedoch zu beachten, daß X-Y und X'-Y' nicht auf derselben geraden Linie liegen.
In einer Ausführungsform der Erfindung besteht ein wesentliches Merkmal darin, daß ein Offset-Gate dadurch konstruiert ist, daß die Gate-Elektrode anodisiert wird, um den AUS-Strom weiter zu reduzieren. Es wird darauf hingewiesen, daß eine Technik, gemäß der die Gate-Elektrode anodisiert wird, aus der JP 5-267667-A bekannt ist. Erfindungsgemäß kann auch eine Gate-Elektrode mit einer üblicherweise verwendeten Konstruktion zum Einsatz kommen.
Auf einem Substrat 151 (Corning 7059, 100 mm·100 mm) wird als Basisfilm ein Siliciumoxidfilm 152 mit einer Dicke von 1000 bis 5000 Å, beispielsweise 3000 Å gebildet. Durch Plasma-CVD (Abscheidung aus der Dampfphase) wird TEOS (Tetraethoxysilan) zerlegt und abgelagert, um den Siliciumoxidfilm zu bilden. Dieser Prozeß kann auch durch Katodenzerstäubung ausgeführt werden.
Dann wird durch Plasma-CVD oder Niederdruck-CVD (LPCVD) ein amorpher Siliciumfilm mit einer Dicke von 300 bis 1500 Å, z. B. 500 Å abgelagert und dann für acht bis 24 Stunden in einer Atmosphäre mit einer Temperatur von 550 bis 600 °C gelassen und kristallisiert. Hierbei kann die Kristallisation durch Hinzufügung einer geringen Menge von Nickel gefördert werden. Eine Technik zum Fördern der Kristallisation durch Hinzufügung von Nickel oder dergleichen zur Reduzierung der Kristallisationstemperatur und zum Abkürzen der Kristallisationszeit ist aus der JP 6-244105-A bekannt.
Diesher Prozeß kann auch durch Photoglühen mit Laserstrahlung oder dergleichen ausgeführt werden. Er kann auch durch eine Kombination aus einem thermischen Glühen und einem Photoglühen ausgeführt werden.
Der kristallisierte Siliciumfilm wird geätzt, um einen angenähert M-förmigen inselförmigen Bereich 100 zu bilden. Darauf wird ein Gate-Isolierfilm 153 gebildet. Das heißt, daß durch Plasma-CVD ein Siliciumoxidfilm mit einer Dicke von 700 bis 1500 Å, z. B. 1200 Å gebildet wird. Dieser Prozeß kann auch durch Katodenzerstäubung ausgeführt werden (1A und 3A).
Durch Katodenzerstäubung wird anschließend ein Aluminiumfilm (der 1 Gew.-% Si oder 0,1 bis 0,3 Gew.-% Sc enthält) bis zu einer Dicke von 1000 Å bis 3 μm, z. B. 5000 Å, gebildet und dann geätzt, um die Gate-Signalleitung 128 und die Kapazitätsleitung 130 zu bilden. Diese sind beides Gate-Elektroden von Dünnfilmtransistoren (TFT), 1B und 3B.
Auf dieser Stufe werden sämtliche anderen Gate-Signalleitungen und Kapazitätsleitungen (Aluminiumverdrahtung 171) auf dem Substrat 176 mit einem Aluminiumfilmbereich 172 verbunden, der am Umfang eines Aktivmatrix-Bereichs 175 gebildet ist, wie in 8 gezeigt ist.
In einer Elektrolytlösung wird durch die Gate-Elektroden ein Strom geschickt, um die Anodisierung auszuführen, so daß ein anodisches Oxid mit einer Dicke von 500 bis 2500 Å, z. B. 2000 Å, gebildet wird. Die Elektrolytlösung wird durch Verdünnen von L-Weinsäure mit Ethylenglykol auf eine Konzentration von 5 % und durch Einstellen auf einen ph-Wert von 7,0 ± 0,2 unter Verwendung von Amoniak erhalten. Das Substrat wird in die Lösung getaucht. Die positive Seite einer Konstantstromquelle ist mit den Gate-Elektroden auf dem Substrat verbunden, während die negative Seite mit einer Platinelektrode verbunden ist. Eine Spannung wird mit einem konstanten Strom von 20 mA angelegt, wobei die Oxidation so lange fortgesetzt wird, bis die Spannung 150 V erreicht. Die Oxidation wird dann weiter mit einer konstanten Spannung von 150 V fortgesetzt, bis der Strom unter 0,1 mA absinkt. Somit werden auf der Gate-Signalleitung 128 und der Kapazitätsleitung 130 Aluminiumoxidfilme 154 und 155 mit einer Dicke von 2000 Å erhalten (3C).
Anschließend werden in den inselförmigen Bereich 100 Störstellen (im vorliegenden Fall Phosphor) durch Ionendotierung selbstausrichtend implantiert, wobei die Gate-Elektrodenabschnitte (die Gate-Elektroden und der anodische Oxidfilm an deren Umfang) als Maske dienen, um N-Störstellenbereiche zu bilden. Das Dotierungsgas ist Phosphin (PH₃). Die Dosis beträgt 1·1014 bis 5·10¹⁵ Atome/cm², während die Beschleunigungsspannung 60 bis 90 kV beträgt, wobei beispielsweise eine Dosis von 1·1015 Atome/cm² und eine Beschleunigungsspannung von 80 kV verwendet wird. Somit werden N-Störstellenbereiche 156 bis 159 gebildet (3D).
Darauf wird ein KrF-Excimerlaser (mit einer Wellenlänge von 248 nm und einer Impulsbreite von 20 ns) gestrahlt, um die dotierten Störstellenbereiche 156 bis 159 zu aktivieren. Ein geeigneter Wert für die Energiedichte des Lasers beträgt 200 bis 400 mJ/cm², vorzugsweise 250 bis 300 mJ/cm². Dieser Prozeß kann auch durch thermisches Glühen ausgeführt werden. Insbesondere kann die Aktivierung durch thermisches Glühen bei einer Temperatur unterhalb des Normalfalls erfolgen, indem ein katalytisches Element (Nickel) verwendet wird (JP 6-267989-A).
Die N-Störstellenbereiche werden auf diese Weise gebildet, in dieser Ausführungsform sind die Störstellenbereiche jedoch von den Gate-Elektroden durch die Dicke des anodischen Oxids getrennt, woraus ersichtlich ist, daß sie sogenannte Offset-Gates sind. Es ist ersichtlich, daß die TFT 121, 123, 124 und 125 gebildet worden sind. Der andere TFT 122 wird auf die gleiche Weise gebildet.
Anschließend wird ein Siliciumoxidfilm 160 bis zu einer Dicke von 5000 Å als Zwischenisolierfilm durch Plasma-CVD gebildet. Hierbei werden als Rohgas TEOS und Sauerstoff verwendet. Der Zwischenisolierfilm 160 und der Gate-Isolierfilm 153 werden anschließend geätzt, um im N-Störstellenbereich 156 ein Kontaktloch zu bilden. Anschließend wird durch Katodenzerstäubung ein Aluminiumfilm gebildet und geätzt, um die Source-Elektrode bzw. die Verdrahtung 161 zu bilden. Diese stellt eine Verlängerung der Bild-Signalleitung 129 dar (3E).
Anschließend wird ein Passivierungsfilm 162 gebildet. Als Passivierungsfilm wird durch Plasma-CVD unter Verwendung eines NH₃/SiH₄/H₂-Mischgases ein Siliciumnitridfilm bis zu einer Dicke von 2000 bis 8000 Å, beispielsweise 4000 Å, gebildet. Der Passivierungsfilm 162, der Zwischenisolierfilm 160 und der Gate-Isolierfilm 153 werden anschließend geätzt, um für die Pixel-Elektrode im N-Störstellenbereich 159 ein Kontaktloch zu bilden.
Durch Katodenzerstäubung wird ein Indium-Zinn-Oxid-Film (ITO-Film) gebildet und anschließend geätzt, um eine Pixel-Elektrode 163 zu bilden. Die Pixel-Elektrode ist eine Elektrode einer Pixel-Zelle 127. Durch den obigen Prozeß kann ein Aktivmatrix-Schaltungselement mit N-TFT 121 bis 125 gebildet werden. Die Schaltelement-Schaltung gemäß der ersten Ausführungsform ist in 2C ohne Hilfskondensator 126 gezeigt (3F).
Ausführungsform 2
Die 4A bis 4F zeigen den Prozeß zur Ausbildung der Schaltung gemäß der zweiten Ausführungsform. Eine genaue Beschreibung der spezifischen Prozesse wird nicht gegeben, da eine bekannte Technik (oder die Technik gemäß der ersten Ausführungsform) verwendet werden sollte.
Wie in der ersten Ausführungsform (oder in 1A) werden angenähert N-förmige Halbleiterbereiche (aktive Schichten) 201 und 202 gebildet. Nachdem eine Gate-Isolierschicht (nicht gezeigt) gebildet worden ist, werden Gate-Signalleitungen 203 bis 205 und Kapazitätsleitungen 206 bis 208 gebildet. Die räumliche Beziehung zwischen den Gate-Signalleitungen, den Kapazitätsleitungen und der aktiven Schicht sind die gleichen wie in der ersten Ausführungsform (4A).
Anschließend wird nach dem Dotieren der aktiven Schicht ein Zwischenisolator gebildet, woraufhin an den linken Enden der aktiven Schichten Kontaktlöcher 210 und 211 gebildet werden und eine Bild-Signalleitung 209 gebildet wird (4B).
Anschließend werden in einem von den Gate-Signalleitungen und den Bild-Signalleitungen umgebenen Bereich Pixel-Elektroden 212, 213 und 214 gebildet. Auf diese Weise werden die Schaltelemente für die Aktivmatrix-Schaltung gebildet. In dieser Ausführungsform ist die Kapazitätsleitung 207 so angeordnet, daß sie mit der Pixel-Elektrode 213 der entsprechenden Reihe nicht überlappt, wie in 4C gezeigt ist, sondern mit der Pixel-Elektrode 212 überlappt, die sich eine Reihe weiter oben befindet. Somit wird zwischen der Kapazitätsleitung 207 und der Pixel-Elektrode 212 ein Kondensator 215 gebildet, der dem Hilfskondensator 126 von 2C entspricht. Gleiches gilt für die anderen Reihen (4C).
Somit wird durch eine Anordnung, in der die Gate-Signalleitungen mit den Pixel-Elektroden einer Reihe oberhalb (oder unterhalb) der zugehörigen Reihe überlappen, eine Schaltung konstruiert, wie sie in 6 gezeigt ist, der Kondensator 215 wird jedoch auf der Kapazitätsleitung gebildet, so daß es möglich ist, ohne effektive Reduzierung des Öffnungsverhältnisses eine Kapazität hinzuzufügen, was sich auf die Integration der Schaltung als Verbesserung bemerkbar macht.
Um die Kapazität des Kondensators 215 zu erhöhen, sollte der Zwischenisolator im Überlappungsabschnitt geätzt werden. Somit kann der Abstand zwischen den Elektroden reduziert und kann die Kapazität erhöht werden. Hierzu wird bevorzugt, daß wie in der ersten Ausführungsform die Oberfläche der Kapazitätsleitung durch ein anodisches Oxid abgedeckt wird. Das anodische Oxid ist dielektrisch. In 5 ist ein Querschnitt gezeigt. Die Ausführung der Ätzung des entsprechenden Abschnitts, um den Kondensator 215 zu erhalten, erhöht die Anzahl der Prozesse nicht. Das heißt, wenn der Zwischenisolator geätzt wird, um die Kontaktlöcher 210 und 211 oder das Kontaktloch für die Pixel-Elektrode zu bilden, sollte gleichzeitig auch auf der Kapazitätsleitung ein Loch gebildet werden. 5 zeigt ein Beispiel des letzteren Falls. Unter geeigneten Ätzbedingungen werden das anodische Aluminiumoxid und dergleichen in keiner Weise geätzt (z. B. unter Trockenätzbedingungen, unter denen Siliciumoxid geätzt wird), so daß die Ätzung fortgesetzt werden kann, bis die Kontaktlöcher gebildet sind.
Die Überlappung des Halbleiterbereichs 216 und eines Teils der TFT mit der Pixel-Signalleitung 219, die in den 4D bis 4F gezeigt ist, wirkt sich auf die Verbesserung des Öffnungverhältnisses aus.
In den 7A und 7B ist es möglich, eine größere Anzahl von Transistoren zu bilden, indem der Grad der Kompliziertheit der Biegungen des inselförmigen Halbleiterbereichs 221 erhöht wird (7A) und indem die Gate-Signalleitung 222 und die Kapazitätsleitung 223 in diesen Bereichen übereinander angeordnet werden (7B).
Auf diese Weise ist es möglich, den AUS-Strom zu reduzieren.
In der vorliegenden Erfindung ist es möglich, den Abfall der Spannung der Flüssigkristallzelle zu unterdrücken, indem die Gates mehrerer TFT in jedem Pixel an eine Gate-Signalleitung und an eine Kapazitätsleitung angeschlossen werden. Insbesondere werden die Spannungen zwischen Source und Drain der TFT 122 und 123 in 2C während des gesamten Ansteuerungsprozesses niedrig gehalten. Im allgemeinen hängt die Verschlechterung der TFT von der Spannung zwischen Source und Drain ab, so daß es möglich ist, gemäß der vorliegenden Erfindung eine Verschlechterung zu verhindern.
Die vorliegende Erfindung wirkt sich auf Anwendungen aus, die bei der Bildanzeige eine hohe Auflösung erfordern. Das heißt, um 256 oder mehr äußerst feine Abstufungen von Licht und Schatten anzuzeigen, muß die Entladung der Flüssigkristallzelle während einer Bildabtastperiode auf 1 % oder weniger gedrückt werden. Herkömmliche Systeme, wie sie in 2A noch 2B gezeigt sind, sind hierzu nicht geeignet.
Weiterhin ist die vorliegende Erfindung für eine Aktivmatrix-Anzeigevorrichtung geeignet, die kristalline Siliciumhalbleiter-TFT verwendet, was für Matrixanzeigen und dergleichen geeignet ist, die eine besonders große Anzahl von Reihen (Zeilen) besitzen. Im allgemeinen ist bei einer Matrix mit einer großen Anzahl von Reihen die Auswahlperiode pro Reihe kurz, so daß amorphe Siliciumhalbleiter-TFT nicht geeignet sind. Bei den TFT, die kristalline Siliciumhalbleiter verwenden, besteht jedoch das Problem, daß der AUS-Strom groß ist.
Somit kann die vorliegende Erfindung, bei der der AUS-Strom reduziert werden kann, auch in diesem Gebiet einen erheblichen Beitrag liefern. TFT, die amorphe Siliciumhalbleiter verwenden, sind ebenfalls vorteilhaft.
Die Ausführungsformen sind hauptsächlich anhand von TFT beschrieben worden, die eine Struktur mit oberem Gate besitzen, die Vorteile der vorliegenden Erfindung verändern sich jedoch nicht, falls eine Struktur mit unterem Gate oder anderem verwendet wird.
Erfindungsgemäß ist es möglich, mit einer minimalen Änderung eine maximale Wirkung zu erhalten. Insbesondere bei TFT mit oberem Gate besitzen die Gate-Elektroden und dergleichen eine äußerst einfache Form, obwohl die Form des dünnen Halbleiterbereichs (aktive Schicht) kompliziert ist, so daß es möglich ist, eine Unterbrechung der Verdrahtungen der oberen Schicht zu verhindern. Umgekehrt, falls die Gate-Elektrode eine komplizierte Form besitzt, bedeutet dies eine Verringerung des Öffnungsverhältnisses. Daher ist die vorliegende Erfindung bei industriellen Anwendungen nützlich.

Claims

Aktivmatrix-Anzeigevorrichtung, mit einer Bild-Signalleitung (129), einer Gate-Signalleitung (128), wobei die Bild-Signalleitung (129) und die Gate-Signalleitung (128) sich kreuzend angeordnet sind, einer Kapazitätsleitung (130) parallel zu der Gate-Signalleitung (128), einer Pixel-Elektrode (127), und mindestens drei in Reihe geschalteten Dünnfilmtransistoren (121 bis 125), wobei ein äußerer der mindestens drei Dünnfilmtransistoren (121 bis 125) mit der Bild-Signalleitung (129) und der Gate-Signalleitung (128) verbunden ist, wobei der andere äußere der mindestens drei Dünnfilmtransistoren (121 bis 125) mit der Pixel-Elektrode (127) und der Gate-Signalleitung (128) verbunden ist, und wobei ein zwischen den äußeren Dünnfilmtransistoren angeordneter Dünnfilmtransistor mit der Kapazitätsleitung (130) verbunden ist.
Aktivmatrix-Anzeigevorrichtung nach Anspruch 1, wobei ein die in Reihe geschalteten Dünnfilmtransistoren (121–125) aufweisendes Schaltelement (121–125, 201, 202) vorgesehen ist, das einen Halbleiterfilm (100, 201, 202) umfasst, der wenigstens drei nicht zusammenhängende Abschnitte (121, 122, 123), die mit der Gate-Signalleitung (128, 203 bis 205) überlappen, sowie wenigstens zwei nicht zusammenhängende Abschnitte (124, 125) enthält, die mit der Kapazitätsleitung (130, 206 bis 208) überlappen.
Aktivmatrix-Anzeigevorrichtung nach Anspruch 2, wobei das Schaltelement (131 bis 136) wenigstens vier Störstellenbereiche enthält, die zwischen der Kapazitätsleitung (140) und der Gate-Signalleitung (138) definiert sind, wobei alle zuvor genannten Bereiche des Halbleiterfilms entweder vom N-Leitfähigkeitstyp oder vom P-Leitfähigkeitstyp sind.
Aktivmatrix-Anzeigevorrichtung nach einem der Ansprüche 1 bis 3, wobei die Kapazitätsleitung (206 bis 208) mit einer zu der Pixelelektrode (127) benachbarten Pixelelektrode (212 bis 214) überlappt.
Aktivmatrix-Anzeigevorrichtung nach Anspruch 2, 3 oder 4, wobei der Halbleiterfilm M-förmig ausgebildet ist.