KR100292767B1 - 액정표시장치 - Google Patents

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KR100292767B1
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구니이마사후미
하야시유지
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이데이 노부유끼
소니 가부시끼 가이샤
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Abstract

본 발명은 화소스위칭소자로서 사용되는 박막트랜지스터의 리크전류를 억제하여 한계치전압을 안정화시키고, 게이트용량커플링의 불균일을 억제하여 채널길이의 단축화를 도모하는 액티브매트릭스형 액정표시장치의 박막트랜지스터구조에 관한 것이다. 액정표시장치는 매트릭스형으로 배열한 화소전극과, 이 화소전극을 구동하는 스위칭 소자를 구비한 하나의 기판과, 대향전극을 가지며 상기 하나의 기판에 대향배치된 다른 하나의 기판과, 양쪽의 기판에 협지된 액정층을 구비하고 있다.이 스위칭소자는 복수개 예를 들면 2개의 박막트랜지스터를 직렬접속하고, 또한 각 게이트전극을 서로 전기접속한 멀티게이트구조를 가진다. 각 박막트랜지스터는 최소한 소스영역 또는 드레인영역과 채널영역과의 사이에 소스영역 또는 드레인영역과 동일도전형의 저농도 불순물영역을 구비한 LDD 구조를 가진다. 경우에 따라서는, 복수개의 저농도 불순물영역중 최소한 1개는 다른 저농도 불순물영역과 다른 길이 또는 농도가 되도록 하고, 리크전류를 억제하면서 충분한 온전류를 확보한다.

Description

액정표시장치
제1도는 본 발명에 관한 액티브매트릭스형 액정표시장치의 제1실시예의 요부로 되는 TFT 를 도시한 모식적인 부분단면도.
제2도는 제1도에 도시한 TFT 의 변형예를 도시한 모식적인 단면도.
제3도는 역시 제1도에 도시한 TFT 의 다른 변형예를 도시한 모식적인 단면도.
제4도는 역시 제1도에 도시한 TFT 의 또 다른 변형예를 도시한 모식적인 단면도.
제5a~c도, 제6d~g도, 제7h~j도 및 제8k~m도는 제1도에 도시한 TFT 의 제조공정을 도시한 모식적인 단면도.
제9도는 본 발명에 관한 n 채널형 멀티게이트 LDD TFT 의 게이트 전압/드레인전류곡선을 도시한 그래프.
제10도는 종래의 n 채널형 멀티게이트 TFT 의 게이트전압/드레인 전류곡선을 도시한 그래프.
제11도는 본 발명에 관한 멀티게이트구조 LDD TFT 를 사용하여 구성된 액티브매트릭스형 액정표시장치의 일예를 도시한 사시도.
제12도는 종래의 LDD 구조 TFT 를 도시한 단면도.
제13도는 종래의 멀티게이트구조 TFT 를 도시한 단면도.
제14도는 제13도에 도시한 종래의 멀티게이트구조 TFT 를 스위칭 소자로 사용한 액티브매트릭스형 액정표시장치에 있어서의 1화소분의 등가회로도.
제15도는 종래의 액티브매트릭스형 액정표시장치에 있어서의 화소전위의 변화를 도시한 파형도.
제16도는 본 발명에 관한 액티브매트릭스형 액정표시장치의 제2실시예의 요부로 되는 TFT 를 도시한 모식적인 부분단면도.
제17도는 제16도에 도시한 본 발명에 관한 n 채널형 멀티게이트 LDD TFT 의 게이트전압/드레인전류곡선을 도시한 그래프.
제18도~제20도는 제17도에 도시한 TFT 의 제조공정을 도시한 모식적인 단면도.
제21도는 본 발명에 관한 액티브매트릭스형 액정표시장치의 제3실시예의 요부로 되는 TFT 를 도시한 모식적인 부분단면도.
제22도는 TFT 의 LDD 영역의 위치를 도시한 모식도.
제23도~제26도는 다른 TFT 의 게이트전압/드레인전류의 특성을 도시한 그래프.
〈도면의 주요부분에 대한 부호의 설명〉
1, 101, 201 : 석영기판 2 : 채널영역
3 : 소스영역 4 : 소스/드레인영역
5 : 드레인영역 6, 106, 206 : LDD 영역
7, 103, 203 : 게이트산화막 8 : 게이트질화막
9, 105, 205 : 게이트전극 10, 108 : 제 1 층간절연막
11, 110, 214 : 배선전극 12, 111 : 제 2 층간절연막
13, 217 : 화소전극
본 발명은 액티브매트릭스형 액정표시장치에 관한 것이며, 보다 상세하게는 액티브매트릭스형 액정표시장치에 사용되는 집적회로의 능동소자로서 형성되는 박막트랜지스터의 구조에 관한 것이다.
박막트랜지스터(이하, TFT 라고 함)는 액티브매트릭스형 액정표시장치나 밀착형 이미지센서 등에 응용할 수 있으므로, 근년 그 개발이 활발하게 행해지고 있다. 특히, 박막재료로서 다결정 실리콘(이하, 폴리실리콘이라고 함)은 표시부나 센서부를 구성하는 TFT 이외에도, 주변구동회로를 구성하는 TFT 를 동일 기판상에 직접형성할 수 있으므로 주목을 모으고 있다.
액트브매트릭스형 액정표시장치의 화소를 온/오프하기 위한 스위칭소자로서 사용되는 TFT 에 대하여는, 특히 화소휘점결함의 원인으로 되는 리크전류를 억제하기 위하여 종래부터 여러가지 구조가 제안되어 실용화되어 왔다. 예를 들면, 일본국 특공평 3(1991)-38755호 공보에 개시되어 있는 바와 같이 LDD(lightly doped drain) 구조의 TFT(이하, LDD TFT 라고 함)가 개발되어 있다. 이 LDD TFT 는 채널 영역과 드레인영역 단부와의 사이에 드레인영역보다 얇은 저농도 불순물영역을 가지고 있다. 이 LDD 구조는 드레인 영역 단부에서의 전계집중을 완화할 수 있어서 리크전류 억제효과가 있으므로, 액티브매트릭스형 액정표시장치 등의 회로소자에 응용되고 있다.
본 발명의 배경을 명백히 하기 위하여 제12도를 참조하여 종래의 LDD 구조를 간결하게 설명한다. 석영기판(1)의 표면에는 섬모양으로 패터닝된 폴리실리콘막이 형성되어 있다. 이 폴리실리콘막에는 채널영역(2)과 그 양측에 소스영역(3), 드레인영역(5)이 형성되어 있다. 또, 채널영역(2)의 양단부에는 전술한 저농도 불순물영역 또는 LDD 영역(6)이 개재되어 있다. 게이트산화막(7) 및 게이트질화막(8)을 통하여 게이트전극(9)이 폴리실리콘막상에 패터닝형성되어 있으며, TFT를 구성한다. TFT 상에는 제1 층간절연막(10)이 성막되어 있다. 또한, 그 위에는 배선전극(11)이 패터닝형성되어 있으며, 콘택트홀을 통하여 소스영역(3)에 전기접속되어 있다. 또한, 제2 층간절연막(12)을 통하여 화소전극(13)이 패터닝형성되어 있으며, 동시에 콘택트홀을 통하여 드레인영역(5)에 전기접속되어 있다.
TFT의 리크전류를 감소시키는 또 하나의 방법으로서, 2개이상의 게이트 전극을 배설한, 소위 멀티게이트구조의 TFT가 종래부터 알려져 있으며, 예를 들면 일본국 특개소 58(1983)-171860호나 특개소 58(1983)-180063호 등에 개시되어 있다. 본 발명에 대한 이해를 용이하게 하기 위하여, 제13도를 참조하여 멀티게이트구조의 TFT를 간결하게 설명한다. 석영기판(1)의 표면에는 섬모양으로 패터닝된 폴리실리콘막이 형성되어 있다. 이 폴리실리콘막에는 서로 분리된 1쌍의 채널영역(2)이 형성되어 있으며, 이 채널영역(2)은 조건에 따라 소스 또는 드레인으로 동작하는 영역(이하, 소스/드레인영역이라함)(4)에 의하여 서로 접속되어 있다. 한쪽의 채널영역(2)의 단부에는 소스영역(3)이 형성되어 있으며, 다른 쪽의 채널영역(2)의 단부에는 드레인영역(5)이 소스/드레인영역(4)으로부터 떨어져 형성되어 있다. 또, 게이트산화막(7)을 통하여 소정의 형상으로 패터닝된 1쌍의 게이트전극(9)이 각각 채널영역(2)에 정합(整合)되어 배설되어 있다. 제1층간절연막(10)을 통하여 배선전극(11)이 패터닝형성되어 있으며, 소스영역(3)에 제1 층간절연막(10)에 형성되는 콘택트홀을 통하여 전기 접속되어 있다. 또한, 제2 층간절연막(12)을 통하여 화소전극(13)이 패터닝형성되어 있다. 역시 콘택트홀을 통하여 드레인영역(5)에 전기접속되어 있다. 이 멀티게이트 TFT 는 등가회로적으로는 복수의 TFT 를 직렬접속한 구성으로 되어 있다. 리크전류는 복수의 TFT 중, 오프전류치가 가장 낮은 TFT 에 의존하므로, 리크전류를 억제할 수 있고, 역시 액티브매트릭스형 액정표시장치의 화소스위칭소자 등에 응용되고 있다.
제14도는 멀티게이트구조의 TFT 를 채용한 액티브매트릭스형 액정표시장치의 1화소분을 절취하여 도시한 등가회로도이다. 제14도의 액정표시장치의 스위칭소자는 TFT1~TFTn 의 직렬접속으로 이루어지고, 개개의 게이트전극은 각각 공통으로 게이트선에 접속되어 있다. TFT1의 소스영역 단부는 신호선에 접속되어 있다. 한편, TFTn 의 드레인영역 단부는 화소전극을 통하여 액정표시소자를 구동한다. 그리고, 액정표시소자와 병렬로 보조용량도 접속되어 있다.
종래의 LDD TFT 구조에서는 LDD 영역의 불순물도즈량은 1 ×1012~ 1 ×1013/㎠ 정도이므로, 폴리실리콘막중에 불순물이온타입(打入)을 행하는 경우, 도즈량의 근소한 변동으로 폴리실리콘막의 비저항치(比低抗値)가 크게 불균일하게 된다. 그러므로, LDD 영역저항의 변동이 발생하기 쉽고, LDD TFT 의 리크전류의 불균일의 원인으로 되어 있었다. 리크전류가 높은 TFT 에서는 특히 주위온도를 고온(예를 들면 50~80℃)으로 하였을 때에, 리크전류가 온도에 대하여 지수함 수적으로 증대하므로, 액정표시장치의 화면상에서 소위 고온휘점결함이 나타난다는 과제가 있었다. 또, TFT 의 활성영역으로서 사용하는 폴리실리콘막의 결정성의 미묘한 차에 의하여 활성영역중의 불순물이온의 활성화율이 다르므로, TFT 의 한계치전압(Vth)이 불균일하게 되는 과제가 있었다. 또한, TFT 의 게이트용량과 보조용량과의 사이의 용량커플링에 불균일이 존재하므로, 액티브매트릭스형 액정표시장치의 화면에 가는 줄 모양의 휘선결함(輝線缺陷)이 나타나는 수가 있어서 해결해아 할 과제로 되어 있었다. 이 용량커플링에 의한 휘선결함은 특히 드레인전압이 비교적 낮은 상태로 화소전극에 신호전하를 기입하는 경우에 현저하게 된다.
한편, 종래의 멀티게이트구조의 TFT 에서는 소스영역 및 드레인 영역에 도핑되는 불순물에 수평방향 확산이 있으므로, 예를 들면 P+이온을 도핑한 n 채널 TFT 에서는 채널길이를 5㎛ 이하로 할 수 없다는 과제가 있었다. 채널길이를 단축화하면 불순물의 수평방향확산 때문에 실효채널길이가 짧아져서, 리크전류가 극단으로 증대한다. 그러므로, 종래의 멀티게이트구조에서는 TFT 의 미세화가 곤란하며, 액티브매트릭스형 액정표시장치의 고정세화의 장해로 되어 있었다. 이에 더하여, 종래의 멀티게이트구조에 있어서도 LDD 구조의 TFT 의 액정표시장치와 마찬가지로 고온휘점결함이 많이 발생하고 있었다.
또한, TFT 를 LDD 구조로 해도 신호전하의 유지기간중 TFT 의 리크에 의한 휘점결함화소의 발생은 완전히는 억제할 수 없다. 특히, 전체적으로 리크레벨이 높아지는 고온(예를 들면 55℃)에서는 점멸상태에 이르는 점결함화소가 많이 발생되어 버린다. 그래서, 이 현상의 해석(解析)을 시도한 바, 화소의 점결함은 액정의 교류구동에 관련되어 있으며, 인가전압의 극성에 의존하여 소스/드레인 사이에 리크전류가 발생하고 있다는 것이 판명되었다. 구체적으로는, 정극성(正極性) 신호전하의 유지기간중 연속하여 게이트전극과 화소전극과의 사이에 고전계가 인가되어 있으며, 이로 인해 국재준위(局在準位)를 통하여 흐르는 리크전류는 부극성(負極性) 신호전하의 홀드기간보다 훨씬 커져 버리므로, 정극성 유지기간중 고전위의 화상신호레벨을 충분히 유지할 수 없고, 결과적으로 액정에 대한 교류구동의 밸런스가 붕괴되어 점멸하는 점결함화소가 많이 발생한다는 과제가 있다.
전술한 종래의 기술의 과제를 감안하여, 본 발명의 목적은 리크전류가 적고, 한계치전압특성의 제어가 용이한 액티브매트릭스형 액정표시장치의 TFT 구조를 제공하는 것이다.
본 발명의 다른 목적은 게이트용량커플링의 악영향을 받지 않고, 안정된 교류구동을 행할 수 있는 액티브매트릭스형 액정표시장치의 TFT 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 미세화가 가능한 액티브매트릭스형 액정표시장치용 TFT 구조를 제공하는 것이다.
이러한 목적을 달성하기 위하여 하기의 수단을 강구하였다. 즉, 본 발명에 관한 액정표시장치는 기본적인 구성요소로서 제1 기판과, 제1 기판상에 매트릭스형으로 배열한 복수의 화소전극으로서, 스위칭 소자는 복수의 박막트랜지스터를 직렬접속하고, 또한 각 박막트랜지스터의 게이트전극은 서로 전기접속되며, 각 박막트랜지스터는 소스/드레인영역과 채널영역과의 사이에 소스/드레인영역과 동일 도전형의 저농도 불순물영역을 가지는 스위칭소자와 결합된 화소전극과, 제1 기판에 대향 배치되고, 그 내표면에 대향전극을 가지는 제2 기판과, 제1 기판과 제2 기판의 사이에 협지된 액정층으로 이루어진다.
바람직하기로는, 상기 박막트랜지스터는 소스영역과 채널영역의 사이에 제1 저농도 불순물영역을 가지고, 채널영역과 드레인영역의 사이에 제2 저농도불순물영역을 가진다.
또, 바람직하기로는, 상기 스위칭소자는 직렬접속된 1쌍의 박막 트랜지스터로 이루어진다. 이 경우 바람직하기로는, 상기 박막트랜지스터중 하나는 소스영역과 채널영역의 사이에만 제1 저농도 불순물영역을 가지고, 다른 박막트랜지스터는 드레인영역과 채널영역의 사이에만 제2 저농도 불순물영역을 가진다. 또한, 바람직하기로는 상기 1쌍의 박막트랜지스터는 소스/드레인영역의 양단부에 2개의 저농도 불순물영역을 가진다. 또한, 상기 1쌍의 박막트랜지스터는 드레인영역의 단부에 제1 저농도 불순물영역을 가지고, 소스/드레인영역의 드레인측의 단부에 제2 저농도 불순물영역을 가진다.
바람직하기로는, 각 박막트랜지스터는 5㎛ 이하의 채널길이를 가지고 있다.
바람직하기로는, 상기 복수개의 박막트랜지스터에 배설된 복수개의 저농도 불순물영역중 최소한 1개는 다른 저농도 불순물영역과 다른 길이를 가진다. 구체적으로는, 화소전극에 가장 가까운 상기 다른 길이를 가지는 저농도 불순물영역은 다른 저농도 불순물영역보다 길다.
바람직하기로는, 상기 복수개의 박막트랜지스터에 배설된 복수개의 저농도 불순물영역중 최소한 1개는 다른 저농도 불순물영역과 다른 농도를 가진다. 구체적으로는, 화소전극에 가장 가까운 상기 다른 농도를 가지는 저농도 불순물영역은 다른 저농도 불순물영역보다 낮은 농도를 가진다.
액정표시장치에 있어서, 화소스위치소자용 TFT 의 게이트전극을 멀티게이트구조로 하고, 또한 LDD 구조를 채용하고 있다. 양 구조를 조합함으로써, 각각의 장점을 살리는 동시에, 단점도 제거된다는 현저한 상승효과를 얻을 수 있다. 즉, 리크전류를 낮게 억제할 수 있고 한계치전압(Vth) 및 게이트용량커플링의 불균일을 적게 하고, 채널길이의 단축화를 도모할 수 있다. 따라서, 고정세화 및 고개구율을 가지는 액티브매트릭스형 액정표시장치가 실현될 수 있다. 특히, 멀티게이트구조와 LDD 구조를 조합한 화소스위칭소자용 TFT 에 있어서, 화소전극에 근접하는 저농도 불순물영역의 길이 또는 농도를 나머지의 저농도 불순물영역과 다르게 함으로써, 화소전위의 정극성 유지기간중 채널영역에 있어서의 전계집중을 작게 억제할 수 있어서 국재준위를 통한 리크전류를 억제한다. 또한, 리크전류를 낮게 억제한 채 높은 구동전류 또는 온전류를 얻을 수 있으므로, 액티브매트릭스형 액정표시장치의 고성능화에 크게 기여한다. 또, TFT 설계의 자유도가 높아지므로 액정표시장치의 개구율 향상에도 기여한다. 이리하여, 본 발명은 액티브매트릭스형 액정표시장치의 고성능화에 크게 기여한다.
다음에, 도면을 참조하여 본 발명의 적합한 실시예에 대하여 상세히 설명한다.
제1도는 본 발명에 관한 액티브매트릭스형 액정표시장치의 제1실시예를 도시하며, 특히 요부로 되는 박막트랜지스터(TFT)주변을 확대하여 도시한 부분단면도이다. 도시한 TFT 는 n 채널형이며, 액티브매트릭스형 액정표시장치의 화소구동용 스위칭소자를 구성한다. 절연기판, 예를 들면 석영기판(1)위에는 패터닝된 다결정 반도체층, 예를 들면 폴리실리콘막이 형성되어 있다. 이 막에는 소스영역(3)과, 소스/드레인영역(4)과, 드레인영역(5)고, 이 3자의 사이에 위치하는 1쌍의 채널영역(2)이 형성되어 있다. 소스영역(3), 소스/드레인영역(4) 및 드레인영역(5)과, 각 채널영역(2)과의 사이에는 각각 소스영역 및 드레인영역과 동일 도전형의 저농도 불순물영역 즉 LDD(lightly doped drain)영역(6)이 합계 4개소 형성되어 있다. 각 채널영역(2)의 위쪽에는 각각 게이트절연막을 통하여 대응하는 게이트전극(9)이 형성되어 있다. 이 게이트절연막은 2층구조를 가지고, 게이트산화막(7)과 게이트질화막(8)으로 이루어진다. 석영기판(1)은 PSG 등으로 이루어지는 제1 층간절연막(10)에 의해 피복되어 있다. 제1 층간절연막(10)에 형성된 콘택트홀을 통하여 알루미늄 등으로 이루어지는 배선전극(11)이 소스영역(3)에 전기접속되어 있다. 마찬가지로, 제1 층간절연막(10)에 형성되는 다른 콘택트홀을 통하여 ITO 등의 투명도 전재료로 이루어지는 화소전극(13)이 드레인영역(5)에 전기접속되어 있다. 이 화소전극(13)은 PSG 등으로 이루어지는 제2 층간절연막(12)위에 성막되어 있다.
전술한 제1 실시예의 액티브매트릭형 액정표시장치를 실제로 제조하여, 이 액정표시장치에 대한 몇몇 조사를 하였다. 계속해서 제1도를 참조하여, 본 발명의 액정표시장치에 채용된 TFT 구조의 기능적인 이점에 대하여 상세히 설명한다. 먼저, 최초로 리크전류억제기능에 대하여 설명한다. 일반적으로, TFT의 활성영역으로 되는 폴리실리콘막은 단결정 실리콘에 비해 결함밀도가 크므로, 리크전류가 증대되는 경향에 있다. 그러므로, 통상 수소확산처리를 행하여 결함밀도를 감소시켜서 TFT 의 리크전류를 낮추도록 하고 있다. 수소화가 진행되면 폴리실리콘의 결함준위(準位)가 감소하고, 결정입계(粒界)의 에너지장벽이 작아지므로, LDD 저항이 감소된다. LDD 영역의 저항은 수소화의 정도에 크게 좌우되므로 수소화의 상태에 따라서는 동일 웨이퍼내에서의 개개의 TFT 의 LDD 저항이 크게 불균일해진다. 그 결과, 종래 어떤 통계적인 확률로 리크전류가 큰 이상 TFT 가 출현하고 있었다. 이에 대하여, 본 발명에 관한 멀티게이트구조 LDD TFT 에서는 등가회로적으로 직렬접속된 복수의 TFT 중 가장 오프전류가 작은 TFT 로 리크전류의 실효치가 결정된다. 그러므로, 수소화의 정도의 상위에 의한 리크전류의 불균일은 격감되었다.
다음에, 한계치전압의 안정화기능을 설명한다. 수소화의 정도는 리크전류뿐만이 아니고, TFT 의 한계치전압 Vth 에도 영향을 미친다. 수소화가 과도하게 진행하면, TFT 의 한계치전압 Vth 이 저하되어 게이트오프의 상태에서도 전류가 흐르게 된다. 그러므로, 종래의 TFT 에서는 소위 한계치전압 Vth 휘점(輝点)이라고 하는 화소결함이 발생하여 문제로 되어 있었다. 이에 대하여, 본 실시예의 멀티게이트구조 LDD TFT 에서는 Vth 의 값은 등가회로내에 직렬접속된 복수의 TFT 중 가장 Vth 휘점결함도 격감되었다.
다음에, 종래의 단일게이트구조 LDD TFT 에서 문제로 되어 있던 게이트용량커플링의 불균일에 대하여도 개선할 수 있었다. 본 실시예의 멀티게이트구조 LDD TFT 에서는 TFT 군 사이에서의 게이트용량의 불균일이 단일 LDD TFT 의 게이트용량의 불균일보다 작으므로, 종래의 단일게이트형 LDD TFT 에 비교하면 휘점결함의 정도를 경감할 수 있었다.
또한, 채널길이의 단축화에 대하여 설명한다. LDD 영역을 설정하지 않은 종래의 멀티게이트구조 TFT 에서는, 소스영역 및 드레인영역에 도핑되는 불순물의 수평방향확산이 크므로, 활성영역으로서 폴리실리콘막을 사용한 경우, 설정채널길이를 5㎛ 로 하면 실효채널길이는 3㎛ 이하로 되어 버린다. 그러므로, 드레인영역 단부에 있어서의 전계집중이 커져서 리크전류가 증대한다. 따라서, 액티브매트릭스형 액정표시장치의 고정세화 및 고개구율화에 있어서는 불리히다. 이것에 대하여, 본 실시예의 멀티게이트구조 LDD TFT 에서는 LDD 영역을 설정함으로써 드레인영역 단부에서의 전계집중을 완화할 수 있으므로, 설정채널길이를 5㎛ 이하로 하는 것이 가능하다. 즉, 본 발명의 실시예에 의하여 액티브매트릭스형 액정표시장치의 고정세화 및 고개구율화를 도모하는 것이 가능하게 된다.
이상 설명한 본 발명의 실시예의 이점을 보다 명확하게 나타내기 위하여 제9도에 본 발명에 관한 멀티게이트구조 LDD TFT 의 게이트전압 대 드레인전류곡선을 도시한다. 또한, 비교를 위하여 제10도에 종래의 멀티게이트구조 TFT 의 게이트전압 대 드레인전류곡선을 도시한다. 또한, 측정대상으로 된 더블게이트 TFT 샘플의 합계 채널길이는 3㎛ + 3㎛ 이고, 채널폭은 3㎛ 이다. 또한, 소스/드레인 사이의 전압을 5V 로 설정하여 소스/게이트 사이의 전압을 -10 ~ + 15V 로 변화시켰다. LDD 영역이 없는 종래의 멀티게이트 TFT 에서는 리크전류가 크게 상승하고, 또한 TFT 특성은 디프레션형 곡선을 나타내는데 대하여, 본 발명의 실시예의 멀티게이트구조 LDD TFT 에서는 리크전류의 상승은 전혀 볼 수 없다.
다음에, 제1도에 도시한 멀티게이트구조 LDD TFT 의 변형예에 대하여 설명한다. 일반적으로, 액티브매트릭스형 액정표시장치에서는 수명열화를 억제하기 위하여 액증층을 교류구동시키고 있다. 그러므로, 소스측과 드레인측은 교호로 교체되므로, LDD 영역은 소스단부와 드레인단부에 대하여 대칭적으로 배설하는 것이 바람직하다. 전술한 제1도의 예에서는 TFT 가 2개 직렬로 접속되어 있다. 물론, TFT 의 개수는 3개이상 있어도 상관 없다. 액정을 교류구동시키기 위해 소스측과 드레인측은 교호로 교체되므로, LDD 영역의 구조 및 위치관계는 소스영역 및 드레인영역에 관하여 대칭적인 것이 바람직하다. 즉, 소스영역 및 드레인영역은 상호 등가로 교환가능한 것이 바람직하다. 따라서, 제1도의 실시예에서는 LDD 영역을 각 게이트전극(9)의 단면(端面)에 접하여 4개소 배설하였다. 그러나, LDD 영역(6)의 배치는 제1도에 도시한 실시예에 한정되는 것은 아니다. 화소스위칭소자용 TFT 의 경우는 소스/드레인 사이의 대칭성이 유지되면 된다. 따라서, 예를 들면 제2도에 도시한 바와 같이, 소스영역(3)의 단부와 드레인 영역(5)의 단부의 2개소에만 LDD 영역(6)을 배설해도 된다. 또는, 제3도에 도시한 바와 같이 소스영역(3)과 드레인영역(5)사이의 소스/드레인영역(4)의 양단 2개소에만 LDD 영역(6)을 배설해도 된다. 그리고, 이해를 용이하게 하기 위하여 제2도 및 제3도의 실시예에서 제1도에 도시한 실시예와 공통부분에 대하여는 동일한 참조변호를 붙였다.
본 발명에 관한 멀티게이트구조 LDD TFT 는 화소스위칭소자용에 더하여, 동일 기판상에 동시에 형성되는 주변회로 예를 들면 수평구동회로나 수직구동회로에도 사용할 수 있다. 이 예를 제4도에 도시한다. 그리고, 이해를 용이하게 하기 위하여 제1도에 도시한 구조와 대응하는 부분에 대하여는 대응하는 참조번호를 붙였다. 일반적으로, 주변회로에 배설되는 TFT 의 경우에는 스위칭소자와 달리 드레인측의 방향이 미리 결정되어 있다. 따라서, 제4도에 도시한 바와 같이, 드레인영역(5)의 단부나, 소스/드레인영역(4)의 드레인영역(5)측 단부에만 LDD 영역(6)을 배설하고, 소스영역(3)의 단부나 소스/드레인영역(4)의 소스영역(3)측 단부에 LDD 영역을 만들지 않도록 하고 있다.
이와 같이, LDD 영역을 일부 생략함으로써 TFT 의 온전류가 증가하여 구동능력이 개선된다.
다음에, 제5도(a)~제8도(m)을 참조하여 본 실시예의 멀티게이트 구조 LDD TFT 의 제조공정에 대하여 상세히 설명한다. 먼저, 제5도(A)의 공정(A)에 있어서, 석영기판(101)상에 LPCVD 법으로 폴리실리콘박막(102)을 약 75nm 의 막두께로 성막한다. 필요하면, 그 후 Si+이온을 이온임플란테이션함으로써 폴리실리콘박막(102)을 비정질화하고, 이어서 600℃ 정도의 온도로 노(爐)어닐함으로써 폴리실리콘을 대입경화한다. 그리고, 비정질실리콘을 미리 형성하는 경우에는 플라즈마화학기상성장법(PCVD 법)을 이용하여 150~250℃ 정도의 온도로 성막해도 된다. 다음에, 제5도(b)의 공정(B)에 있어서, 폴리실리콘박막(102)을 섬모양의 패턴으로 에칭한다. 이어서, 폴리실리콘박막(102)을 산화하여 그 표면에 게이트산화막(103)을 약 60nm 의 막두께로 형성한다. 그 후, 제5도(c)의 공정(C)에 있어서 TFT 한계치전압조정용으로 B+이온을 타입한다.
제6도(d)의 공정(D)에 있어서, 게이트산화막(103)상에 LPCVD 법으로 질화실리콘막(Si3N4막)(104)을 약 10~20nm 의 막두께로 형성한다. 경우에 따라서는, 이 질화실리콘막(104)의 표면을 산화하고, SiO2막을 약 1~2nm 의 막두께로 형성한다. 이와 같이 하여 얻어진 복합게이트절연막은 SiO2/Si3N4/SiO2의 3층구조로 되므로 ONO 구조라고 칭하고 있다. 이와 같은 구조로 하는 것은 게이트내압(耐壓)을 충분히 확보하고, 신뢰성을 향상시키기 위해서이다. 이어서, 제6도(e)의 공정(E)에 있어서, 게이트절연막상에 인(P)도프의 저저항폴리실리콘을 약 350nm 의 막두께로 형성한 후, 소정의 형상으로 패터닝하여 1쌍의 게이트전극(105)을 얻는다. 이 게이트전극(105)의 형성방법에는 다음의 3가지가 있다. 제1의 방법은 논도프의 폴리실리콘박막을 형성하고, PClO3가스로부터 인(P)을 확산시키는 것이다. 제2의 방법은 PClO3가스 대신에 PSG 막을 사용하여 인확산을 행하는 것이다. 제3의 방법은 LPCVD 법으로 SiH4가스와 PH3가스의 혼합기체를 열분해하여 도프된 폴리실리콘막을 성막하는 것이다. 어느 방법이라도 좋으나, 제1 실시예에서는 제1의 방법을 채용하였다. 그리고, 본 실시예에서는 각 TFT 의 채널길이 L 를 3㎛ 로 설정하고, 채널폭 W 이 3㎛ 로 되도록 게이트전극을 패터닝하였다. 다음에, LDD 영역을 형성하는 제6도(f)의 공정(F)으로 이행한다. LDD 영역을 형성하기 위해서는 n 채널 TFT 의 경우에는 게이트전극(105)을 형성한 후, As+또는 P+이온을 0.5~1.5 ×1013/㎠ 의 도즈량으로 타입한다. P 채널 TFT 의 경우에는 As+또는 P+이온 대신에 B+이온을 0.1~2.0 ×1013/㎠ 의 도즈량으로 마찬가지로 타입하면 된다. 다음에, 제6도(g)의 공정(G)에 있어서 Si3N4막(104)을 게이트전극(105)의 주위에 따라 소정의 형상으로 커트한다.
제7도(h)의 공정(H)에 있어서, 게이트전극(105)의 양측면으로부터 1㎛ 의 범위를 LDD 영역(106)으로서 남도록 레지스트막(107)을 형성한다. 이어서, 불순물이온을 1~3 ×1015/㎠ 의 도즈량으로 타입하여 소스영역 및 드레인영역을 형성한다. n 채널 TFT의 경우에는 As+또는 P+이온을 사용하고, p 채널 TFT 의 경우에는 B+이온을 타입한다. LDD 영역(106)의 길이치수는 1㎛ 에 한하는 것은 아니지만, 리크전류의 저감요구가 엄격한 화소스위칭소자용 TFT 에서는 LDD 길이는 0.5㎛ 이상이 바람직하다. 그후, 제7도(i)의 공정(I)에 있어서, LPCVD 법에 의해 PSG 로 이루어지는 제1 층간절연막(108)을 약 600nm 의 막두께로 형성한 후, 1000℃, 10분간의 질소분위기 어닐을 행하여 소스영역, 드레인영역, LDD 영역을 활성화시킨다. 이어서, 제7도(j)의 공정(J)에 있어서, 콘택트홀(109)을 제1 층간절연막(108)의 소정개소에 형성한다.
제8도(k)의 공정(K)에 있어서, 배선전극(110)으로 될 금속알루미늄을 약 600nm 의 막두께로 퇴적하여 패터닝한다. 이 위에 다시 PSG로 이루어지는 제2 층간절연막(111)을 약 400nm 의 막두께로 형성한다. 다음에, 제8도(l)의 공정(L)에 있어서, PCVD 법에 의하여 질화실리콘막(P-SiNx 막)(112)을 약 100nm 의 막두께로 형성한다. 이 P-SiNx 막(112)은 수소를 다량으로 함유하므로, 성막 후에 어닐을 행함으로써 TFT 의 수소화를 효과적으로 실시할 수 있다. 수소화에 의하여 폴리실리콘막(102)의 결함밀도를 감소시켜서, 결함에 기인하는 TFT 의 리크전류를 억제할 수 있다. 최후로, 제8도(m)의 공정(M)에 있어서, P-SiNx 막을 에칭에 의하여 전면 제거하고, 콘텍트홀(109)을 개구한 후, ITO 등의 투명도전막을 약 150nm 의 막두께로 형성한다. 이 ITO 박막을 소정의 형상으로 패터닝하여 화소전극(113)을 얻는다.
그리고, 본 발명의 제1 실시예에 의하여 얻은 TFT 구조에 있어서는, 각 TFT 의 채널길이를 3㎛ 로 설정하고, 채널폭을 3㎛ 로 설정하고, LDD 영역길이를 1㎛ 로 설정하고 있었으나, TFT 의 치수는 이에 한하는 것이 아닌 것은 물론이다. 또, 전술한 실시예에 있어서는 TFT 의 게이트전극이 폴리실리콘으로 구성되고, 게이트절연막이 다층구조를 가지며, 배선전극에 금속알루미늄을 사용하고 있으나, 본 발명은 이에 한하는 것은 아니다. 게이트전극은 예를 들면 실리사이드, 폴리사이드, Ta, Al, Cr, Mo, Ni 등의 금속 또는 이들의 합금을 사용할 수도 있다. 이에 더하여, 본 발명은 TFT 로서 플레너(planar)형, 정(正)스태거형 또는 역(逆)스태거형의 어느 것에나 적용가능한 것은 물론이다.
다음에, 제11도를 참조하여 전술한 실시예의 멀티게이트구조 LDD TFT 를 사용하여 구성된 액티브매트릭스형 액정표시장치의 구성예에 대하여 설명한다. 본 장치는 액티브매트릭스기판(21)과 대향기판(22)을 스페이서(23)에 의하여 맞붙인 구조를 가지며, 양 기판(21)과 (22)의 사이에 액정층이 충전되어 있다. 액티브매트릭스기판(21)의 표면에는 매트릭스형으로 배열된 화소전극(24)과 이 화소전극(24)을 구동하는 스위칭소자(25)로 이루어지는 액정표시부(26)와 이 액정표시부(26)에 접속되는 주변구동회로부(27)가 형성되어 있다. 스위칭소자(25)는 멀티게이트구조 LDD TFT 로 이루어진다. 또, 경우에 따라서는 주변구동회로(27)를 구성하는 TFT 도 이 구조로 해도 된다. 한편, 대향기판(22)의 내표면에는 대향전극이 형성되어 있다.
다음에, 본 발명에 관한 액티브매트릭스형 액정표시장치의 제2 실시예에 대하여 설명한다. 본 실시예에 액정표시장치는 특히 교류구동에 기인하는 TFT 의 리크전류 증대방지구조에 관계한다. 제2 실시예의 액정표시소자의 설명에 들어가기 전에, 배경이해를 용이하게 하기 위하여, 제15도를 참조하여 교류구동시의 극성에 의존하는 TFT의 전류리크현상을 간결하게 설명한다. 일반적으로 액티브매트릭스형 액정표시장치에서는, 대향전극의 전위 VCOM에 대한 화소전극의 전위가 정극성(正極性)의 충전과 유지, 부극성(負極性)의 충전과 유지를 반복하고 있으며, TFT 는 화소전극측과 입력신호선측의 쌍방에서 소스로도 드레인으로도 되어 있다. 이 정극성 유지와 부극성 유지에서 소스/드레인 사이의 리크전류의 크기가 다르게 되어 있는 것이 판명되었다. 화소전극과 TFT 의 게이트전극 사이의 전위차에 대하여는 정극성 유지의 경우 화소전극에 높은 신호전압 VH이 기입되므로, 유지시간을 통하여 오프상태의 게이트전압 VGOFF과의 사이에 큰 전위차가 발생한다. 한편, 부극성 유지의 경우 오프상태의 게이트전압 VGOFF에 가까운 반전(反轉)극성의 전압 VL이 기입되므로, 게이트전극과의 사이의 전위차는 작다. 즉, 정극성 유지동안만 연속하여 게이트전극과 화소전극과의 사이에 고전계가 걸려 있는 것을 의미하고 있다. 또, 구조적으로 TFT 가 화소전극측과 신호선측에서 대칭인 경우에도 제조공정상의 이유에 의해 TFT 의 화소전극측이 신호선측보다 손상을 받기 쉽게 되어 있다. 그러므로, 폴리실리콘막중의 결함준위를 통하여 흐르는 리크전류는 부극성 유지의 경우보다 정극성 유지쪽이 훨씬 커져 버려 기입된 화소전위를 충분히 유지할 수 없어서 휘점결함으로 되어 나타나는 것이다. 이 대책으로서, 화소전극측의 리크전류를 보다 억제하기 위하여 구조적으로 TFT 를 비대칭으로 하면, 화소스위칭용 TFT 설계의 자유도가 감소되므로 액정화소의 개구율을 희생시키지 않을 수 없거나, 또 TFT 의 온전류를 충분히 확보할 수 없어서 화소 전위의 기입부족이 발생한다는 과제가 있었다. 다음에 설명하는 제2 실시예는 이상의 과제를 해결하는 것이고, TFT 설계의 자유도를 희생시키지 않고 TFT 의 고(高)온전류와 저(低)리크전류를 동시에 달성하는 것을 목적으로 한다.
제16도는 본 발명에 관한 액티브매트릭스형 액정표시장치의 제2 실시예를 도시하며, 특히 요부로 되는 TFT 주변을 확대하여 도시한 부분단면도이다. 도시한 TFT 는 n 채널형이며, 액티브매트릭스형 액정표시장치의 화소구동용 스위칭소자를 구성한다. 석영기판(1)위에는 패터닝된 폴리실리콘막이 형성되어 있다. 이 막에는 소스영역(3)과, 소스/드레인영역(4)과, 드레인영역(5)과, 이 3자의 사이에 위치하는 1쌍의 채널영역(2)이 형성되어 있다. 소스영역(3), 소스/드레인영역(4) 및 드레인영역(5)과, 각 채널영역(2)과의 사이에는 각각 소스영역 및 드레인영역과 동일 도전형의 저농도 불순물영역 즉 LDD 영역(61)~(64)이 합계 4개소 형성되어 있다. 각 채널영역(2)의 위쪽에는 각각 게이트절연막을 통하여 대응하는 게이트전극(9)이 형성되어 있다. 이 게이트절연막은 2층구조를 가지고, 게이트산화막(7)과 게이트질화막(8)으로 이루어진다. 석영기판(1)은 PSG 등으로 이루어지는 제1 층간절연막(10)에 의해 피복되어 있다. 제1 층간절연막(10)에 형성된 콘택트홀을 통하여 알루미늄 등으로 이루어지는 배선전극(11)이 소스영역(3)에 전기접속되어 있다. 마찬가지로, 제1 층간절연막(10)에 형성되는 다른 콘택트홀을 통하여 ITO 로 이루어지는 화소전극(13)이 드레인영역(5)에 전기접속되어 있다. 이 화소전극(13)은 제2 층간절연막(12)위에 성막되어 있다.
본 실시예의 특징사항으로서 복수개의 TFT 에 배설된 복수개의 LDD 영역중 최소한 1개는 다른 LDD 영역과 다른 길이를 가지고 있다. 즉, 제1 및 제2의 LDD 영역(61),(62)의 길이를 각각 1㎛, 제3의 LDD 영역(63)의 길이를 0.5㎛, 제4의 LDD 영역(64)의 길이를 1.5㎛ 로 하였다. 제4의 LDD 영역(64)의 길이를 1.5㎛ 로 한 것은 화소전극측의 리크전류를 억제하기 위해서이다. 제3의 LDD 영역(63)의 길이를 0.5 ㎛ 로 한 것은 제4의 LDD 영역(64)을 다른 LDD 영역보다 길게 한 것에 의한 온전류의 하락을 보상하고, 충분히 높은 기입전류를 확보하기 위해서이다. 제3의 LDD 영역(63)의 길이를 0.5㎛ 로 단축해도 리크전류가 증대될 염려는 없다. 전술한 바와 같이 정극성 전위를 화소전극측이 유지하고 있는 경우에 가장 높은 전계가 걸리는 것은 제4의 LDD 영역(64)인 것이 해석에 의해 명백하게 되어 있다.
제17도는 전술한 제2 실시예에 의하여 제조한 n 채널형 LDD TFT 의 게이트전압/드레인전류곡선을 도시한 그래프이다. 실선은 전술한 제2 실시예에 관한 TFT 의 특성커브를 나타내며, 점선은 종래의 TFT 의 특성커브를 나타낸다. 이 종래예의 TFT 는 채널길이 L 가 5㎛ 이고, 채널폭 W 이 3㎛ 의 싱글게이트, LDD FET 이며, LDD 길이는 1㎛, LDD 농도는 1 ×1013/㎠ 이다. 측정은 어느 경우에도 화소전극측이 드레인으로 되는 조건으로 행하였다. 드레인전압은 10V 이다. 제17도에서 명백한 바와 같이, 제2 실시예에 관한 TFT 는 종래의 TFT 에 비해 리크전류가 1자리수 낮고, 또한 온전류가 2배이상 크다는 매우 우수한 특성을 가지고 있다는 것을 알 수 있다.
다음에, 제18도~제20도를 참조하여 전술한 제2 실시예의 TFT 의 제조공정에 대하여 설명한다. 먼저, 제18도에 있어서 석영기판(201)상에 LPCVD 법으로 폴리실리콘막(202)을 약 75nm 의 막두께로 성막한다. 필요하면, 그 후 Si+이온을 이온임플란테이션함으로써 폴리실리콘막(202)을 비정질화하고, 이어서 600℃ 정도의 온도로 노어닐함으로써, 폴리실리콘을 대입경화한다. 그리고, 최초부터 비정질실리콘을 성막하는 경우에는 PCVD 법을 이용하여 150~250℃ 정도의 온도로 형성해도 된다. 이와 같이 하여 대입경화된 폴리실리콘막(202)을 TFT 에 맞춘 패턴으로 에칭한다. 이어서, 폴리실리콘막(202)을 산화하여, 게이트산화막(203)을 약 60nm 의 막두께로 형성한다. 이 게이트산화막(203)상에 LPCVD 법으로 Si3N4막(204)을 약 10~20nm 성막한다. 경우에 따라서는 Si3N4막(204)을 산화하고, SiO2막을 약 1~2nm 형성한다. 이와 같이 하여 형성된 게이트절연막은 SiO2/Si3N4/SiO2의 3층구조로 되므로 ONO 구조라고 칭하고 있다. 이와 같은 구조로 하는 것은 게이트내압을 충분히 확보하고, 신뢰성을 향상시키기 위해서이다. 그 후, TFT 의 한계치전압 Vth 을 제어하기 위하여 필요하면 B+이온을 1~8 ×1018/㎠ 정도의 도즈량으로 타입한다. 이 게이트절연막상에 인(P)도프의 저저항폴리실리콘을 약 350nm 형성하여 게이트전극(205)으로 한다. 이 게이트전극(205)의 형성방법에는 다음의 3가지가 있다. 제1의 방법은 논도프 폴리실리콘박막을 형성하여 PClO3가스로부터 인을 폴리실리콘박막으로 확산시키는 방법이다.
제2의 방법은 PClO3가스 대신에 PSG 막을 사용하여 인확산을 행하는 방법이다. 제3의 방법은 LPCVD 법으로 SiH4가스와 PH3가스의 혼합 기체를 열분해하여 도프된 폴리실리콘막을 성막하는 방법이다. 어느 방법을 이용해도 되지만, 제2 실시예에서는 제1의 방법을 채용하였다. 그리고, 본 실시예에서는 더블게이트 TFT 의 채널길이 L 는 각각 3㎛로 설정하고, 채널폭 W 은 3㎛ 로 설정하였다. 이어서, LDD 영역(206)의 형성공정으로 이행한다. LDD 영역을 형성하기 위하여는, n 채널 TFT 의 경우에는 게이트전극(205)의 형성 후, As+또는 P+이온을 0.5~1.5 ×1013/㎠ 의 도즈량으로 타입한다. p 채널 TFT 의 경우에는 As+또는 P+이온 대신에 B+이온을 0.1~2.0 ×1013/㎠ 의 도즈량으로 동등하게 타입하면 된다. 그 후, 게이트전극(205)의 주위에 따라 Si3N4막(204)을 소정의 형상으로 커트한다.
다음에, 제19도의 공정으로 이행한다. 게이트전극(205)의 양측면으로부터 일정한 길이를 LDD 영역으로서 남도록 레지스트막(207)을 형성한다. n 채널 TFT 를 형성하기 위하여, As+또는 P+이온을 1~3 ×1015/㎠ 의 도즈량으로 타입하여 소스영역 및 드레인영역을 배설한다. 그리고, P 채널 TFT 를 형성하는 경우에는 B+이온을 타입한다. 레지스트막(207)의 패터닝형상을 적절하게 설정하여, 각각 원하는 길이치수를 가지는 LDD 영역을 남긴다. 전술한 바와 같이, 제1 LDD 영역(208) 및 제2 LDD 영역(209)의 길이는 1㎛, 제3 LDD 영역(210)의 길이는 0.5㎛, 제4 LDD 영역(211)의 길이는 1.5㎛ 이다. 그후, LPCVD 법으로 제1 PSG 막(212)을 약 600nm의 막두께로 형성하고, 1000℃, 10분간의 N2어닐을 행하여 소스영역, 드레인영역, LDD 영역을 활성화시킨다. 이어서, 콘택트홀(213)을 제1 PSG 막(212)에 개구한다.
최후로, 제20도의 공정으로 이행한다. 배선전극(214)으로 될 알루미늄을 약 600nm 형성하여 패터닝한다. 이 위에 다시 제2 PSG 막(215)을 약 400nm 형성한다. 이어서, PCVD 법으로 질화실리콘막(P-SiNx 막)(216)을 약 100nm 형성한다. P-SiNx 막(216)은 물을 다량으로 함유하므로, 성막 후에 어닐함으로써 TFT 의 수소화를 효과적으로 행할 수 있다. 수소화에 의하여 폴리실리콘막(202)의 결함밀도를 감소시켜서, 결함에 기인하는 TFT 의 리크전류를 내릴 수 있다. 최후로, P-SiNx 막을 에칭제거한 후, 콘택트홀을 개구하여 ITO 박막을 약 150nm 형성한다. 이 ITO 박막을 소정의 형상으로 패터닝하여 화소전극(217)을 형성한다.
제21도는 본 발명에 관한 액티브매트릭스형 액정표시장치의 제3실시예를 도시한 모식적인 단면도이다. 기본적으로는, 전술한 제2실시예와 동일한 구조를 가지고 있으며, 대응하는 부분에는 대응하는 참조번호를 붙여서 이해를 용이하게 하고 있다. 다른 점은 제1~제4 LDD 영역(61),(62),(63),(64)중 최소한 1개는 다른 LDD 영역과 다른 농도를 가지고 있는 것이다. 역으로, 모든 LDD 영역(61)~(64)은 동일한 길이 1.0㎛ 로 설정되어 있다. 구체적으로는, 화소전극(13)에 가장 가까운 제4 LDD 영역(64)이 다른 LDD 영역(61),(62),(63)에 비해 낮은 농도를 가지고 있다. 예를 들면, 게이트전극(9)의 형성 후 As+또는 P+이온을 0.1~0.4 ×1013/㎠ 정도의 도즈량으로 타입하고, 이어서 제4 LDD 영역(64)만을 레지스트로 덮은 후 다시 As+또는 P+이온을 0.6~1.2 ×1013/㎠ 정도의 도즈량으로 타입한다. 이와 같이 하여 제4 LDD 영역(64)만이 농도가 낮은 TFT 가 되므로, 리크전류를 낮게 억제할 수 있다. 본 실시예에서는 제1~제4까지의 LDD 영역의 길이는 모두 1㎛ 이다. 온전류가 부족할 경우에는 전술한 제2실시예와 마찬가지로 제3 LDD 영역(63)의 길이를 예를 들면 0.5㎛ 정도로 짧게 해주면 리크전류를 억제한 채 높은 온전류를 확보할 수 있다.
말할 것도 없이 TFT 의 LDD 길이, LDD 농도 및 그들의 조합은 제2 및 제3 실시예에서 개시한 경우에 한정되는 것은 아니다. LDD 길이, LDD 농도 및 그들의 조합은 TFT 를 사용하는 액티브매트릭스형 액정표시장치의 사양이 다르면, 당연히 그것에 맞추어서 최적화해야 할 성질의 것이기 때문이다. 그리고, 제2 및 제3 실시예에 있어서는, TFT 의 채널길이를 2.5㎛ 로 설정하고, 채널폭을 3㎛ 로 설정하고, LDD 길이를 1㎛ 로 설정하고 있었으나, TFT 의 치수는 이것에 한정되는 것이 아닌 것은 물론이다. 이상 설명한 제2 및 제3 실시예의 액티브매트릭스형 액정표시장치에 의하면 TFT 설계시의 자유도가 커지므로, 화소전극패턴레이아웃을 설계할 때의 자유도도 커지고, 결과적으로 화소개구율이 가장 커지도록 TFT 를 설계하는 것도 가능하게 된다. 이와 같이, 본 발명은 액정표시장치의 개구율을 개선하는 점에도 큰 기여가 있다.
액정표시장치를 제조하기 위하여, 제1~제3 실시예에서 설명한 더블 LDD 구조를 채용함에 의하여 TFT 의 결함에서 적당한 용장도가 제공되어 TFT 의 높은 리크전류로부터 발생되는 화소결함이 현저하게 감소된다. 다음에, 더블 LDD 구조에 의하여 제공되는 TFT 결함의 용장도에 대하여 설명한다.
싱글 LDD 영역을 가지는 싱글 LDD TFT 가 화소 TFT 로서 채용되는 경우, TFT 의 결함으로부터 발생되는 대부분의 화소결함은 오프상태에서의 리크전류가 높은 TFT 결함모드이다. 이것은 액정표시장치의 제조공정의 플라즈마단계 또는 러빙(rubbing)단계에서 화소전극을 통하여 정전기가 화소전극측으로 흐르게 되어 TFT 의 드레인단부의 pn 접합을 파괴하게 된다는 사실로부터 발생된다고 추정할 수 있다. 화소 TFT 가 싱글 LDD TFT 로 구성되고, 종래의 제조공정의 장치로서는 정전기의 발생에 대한 제어에 실패하여 결함을 완전히 제거할 수 없는 액정표시장치에 있어서는, 이러한 리크결함이 100,000화소당 1 ~ 수 화소의 비율로 발생한다. 또한, 정전기에 의하여 유발되는 손상이외에도, TFT 에 이용되는 폴리실리콘의 결정결함으로부터 발생하는 높은 리크전류도 또한 하나의 원인으로 되고, 이러한 원인은 제조공정의 개선에 의해 제어될 수 없다.
이에 대하여, 더블 LDD TFT 는 실제로 리크전류로부터 발생되는 결함을 제거할 수 있다. 제23도는 제1도에 도시된 TFT 와 동일한 구조의 더블 LDD TFT(TFT1)의 게이트전압/드레인전류(Vgs/Ids)의 특성을 나타낸다. 더블 LDD TFT 는 직렬접속된 폭 50㎛, 길이 2.5㎛ 의 2개의 LDD TFT 부를 가지고, 합계 4개소의 LDD 영역은 소스영역과 소스/드레인영역 사이에 형성되고, 2개의 채널영역중 하나의 소스영역과 소스/드레인영역 사이 및 소스/드레인영역과 드레인영역 사이에, 그리고 다른 채널영역이 소스/드레인영역과 드레인영역 사이에 형성된다. LDD 영역의 길이는 1㎛ 이다. 리크전류치의 측정을 용이하게 하기 위하여, 실제의 화소트랜지스터보다 채널폭을 16.7배로 시험하였다. Vgs= -6V 및 Ids= 10V 에서의 리크전류는 7.8pA 이고, 매우 낮다. 다음의 설명에서는, 시험은 이러한 조건에서 7.8pA 의 리크전류를 기준하여 행하였다.
더블 LDD TFT 의 LDD 영역의 위치는 제22도에 도시된 바와 같이 소스측으로부터 차례로 L1, L2, L3 및 L4 로 번호를 붙였다. 제22도의 위치 L4 의LDD 영역, 즉 드레인단부의 LDD 영역이 제거된 다른 더블 LDD TFT(TFT2)를 제조하고(폭 및 길이는 TFT(TFT1)와 동일함), Vgs/Ids특성을 측정하였고, 측정의 결과가 제24도에 도시되어 있다. 위치 L4 에서의 LDD 영역의 제거에 의하여 TFT 의 손상이 시뮬레이트되는 것으로 한다. 제23도의 경우와 동일한 조건에서의 리크전류는 27.7pA 로 증가되며, 리크전류는 화소결함의 유발에 충분히 낮게 억제된다. 다음에, 위치 L1 의 LDD 영역, 즉 소스단부의 LDD 영역이 제거된 또 다른 더블 LDD TFT(TFT3)를 제조하고, TFT 의 드레인전압의 극성이 반전되면서, 더블 LDD TFT의 Vgs/Ids특성을 측정하였고, 측정의 결과가 제25도에 도시되어 있다. 이러한 제거에 의하여 제23도의 TFT 의 소스단부에서의 접합부에 대한 손상이 시뮬레이트되는 것으로 한다. 제23도에서와 동일한 조건에서의 리크전류는 9.0pA 이고, 제23도에서의 리크전류로부터의 리크전류의 차이는 측정오차의 범위 내이며, 따라서 소스단부의 손상은 리크특성에 거의 영향을 주지 않는다는 것을 알 수 있다.
다음에, 위치 L2 의 LDD 영역이 제거된 또 다른 더블 LDD TFT(TFT4)를 제조하고, 더블 LDD TFT 의 Vgs/Ids특성을 측정하였다. 이러한 제거에 의하여 위치 L2 에서의 TFT 의 손상 또는 결정결함이 시뮬레이트되는 것으로 한다. 제23도의 경우와 동일한 조건에서의 리크전류의 14.6pA 로 약간 증가되지만, 이것은 충분히 낮은 값이므로 화소결함이 생기지 않는다. 또한, 위치 L3 의 LDD 영역이 제거된 또 다른 더블 LDD TFT(TFT5)를 제조하고, TFT 의 드레인전압의 극성이 반전되면서, TFT 의 Vgs/Ids특성을 측정하였다. 이러한 제거에 의하여 위치 L3 에서의 손상 또는 결정결함이 시뮬레이트되는 것으로 한다. 제23도의 경우와 동일한 조건에서의 리크전류는 6.8pA 이고, 측정오차의 범위내의 제23도의 경우에서의 리크전류와 동일하다. 그리므로, 위치 L3 에서의 손상은 리크특성에 거의 영향을 주지 않는다.
또한, 위치 L1, L2 의 2개의 LDD 영역이 제거된 제6 더블 LDD TFT(TFT6) 및 위치 L3, L4 의 2개의 LDD 영역이 제거된 제7 더블 LDD TFT(TFT7)를 제조하고, 제7 더블 LDD TFT 의 드레인전압의 극성이 반전되면서, 제6 및 제7 더블 LDD TFT 의 각 Vgs/Ids특성을 측정하였다. 그 결과, 전자는 리크전류가 충분히 낮은 치로 되는 경우 13.1pA 의 리크전류의 낮은 증가를 나타내지만, 후자는 리크전류가 화소결함을 만들만큼 그다지 높지 않고 충분히 낮은 경우 25.5pA 의 상당히 높은 증가를 나타낸다.
비교예에 있어서, 길이 1㎛ 의 LDD 영역을 가지고, 폭 50㎛ 및 길이 2.5㎛ 를 가지는 싱글 LDD TFT(TFT8)를 제조하고, 그 리크전류를 측정하였다. 리크전류는 24.6pA 이고, 제24도와 동일한 특성이 얻어졌다. 이러한 사실로부터 더블 LDD TFT 에 있어서, 드레인단부에서의 결함이 있으면, 소스측의 다른 TFT 는 리크전류가 억제된다.
또한, 위치 L2, L3 의 LDD 영역이 제거된 더블 LDD TFT(TFT9)를 제조하고, Vgs/Ids특성을 측정하였다. 제23도의 경우와 동일한 조건에서의 리크전류는 14.7pA 로 약간의 증가를 나타내기는 하지만, 이것은 충분히 낮은 값으로 유지되어 화소결함이 생기지 않는다. 이러한 사실로부터 더블 LDD TFT 에서 드레인단부에서의 LDD 영역의 존재는 리크전류를 억제하는 효과가 높고, 위치 L2, L3 에서의 LDD 영역은 TFT 에 다소의 용장도가 제공되도록 하는 역할을 한다.
비교예 2 에 있어서, 위치 L4 의 드레인단부의 LDD 영역이 제거된 폭 50㎛ 및 길이 2.5㎛ 의 싱글 LDD TFT(TFT10)를 제조하고, Vgs/Ids특성을 측정하였고, 측정의 결과가 제26도에 도시되어 있다. 제26도로부터 알 수 있는 바와 같이, 리크전류가 현저하게 증가되고, 제23도에서와 동일한 조건에서의 리크전류는 1㎂ 이상 높다. 동시에, 한계치전압 Vth 은 채널길이의 감소에 의해 억제측으로 시프트되어 화소결함이 생긴다. 제23도 및 제24도에 도시된 바와 같이, 화소결함이 싱글 LDD TFT 에 생성되는 이러한 모드에서 더블 LDD TFT 에는 결함이 생기지 않는다. 비교예 3 에 있어서, LDD 영역이 없는 TFT(TFT11)를 제조하여, Vgs/Ids특성을 측정하였다. 폭 50㎛ 및 길이 2.5㎛ 의 TFT 의 리크전류는 488pA 이었다. 이러한 조건에서 화소결함은 더이상 억제될 수 없다. 상기 결과를 다음의 표 1에 나타낸다.
상기 표 1 에 있어서, LDD 위치의 부호는 제22도의 위치 L1~L4에 대응하는 위치에서 LDD 영역의 존부를 나타낸다. Ｏ 은 그 위치에 LDD 영역이 있는 것을 나타내고, Ｘ 는 그 위치에 LDD 영역이 없는 것을 나타내고, - 는 TFT 구성이 싱글 LDD TFT 이므로 그 위치에 TFT 가 없는 것을 나타낸다. 임의의 싱글 LDD TFT 구성에 있어서, 위치 L2 는 TFT 배열의 드레인단자를 이룬다. 판정에 있어서, "정상"은 TFT 구조가 화소 TFT 로서 채용되어도 화소결함이 없는 것을 나타내고, "결함", 즉 "화소결함"은 TFT 구조의 리크결함이 화소결함을 만든다는 것을 나타낸다. 싱글 LDD TFT 구조에 화소결함이 생긴 드레인단자에서의 이러한 결함모드는 더블 LDD TFT 구조의 결함으로 되지는 않는다는 것을 표 1 로부터 알 수 있다.
이상의 설명으로부터 명백한 바와 같이, 더블 LDD TFT 를 구성하는 2개의 TFT 부중 최소한 하나가 정상으로 동작하면 화소결함으로 되지 않는 것을 알 수 있다. TFT 가 어떤 제조공정에서 리크전류가 증가되어 손상을 받거나 또는 리크전류의 증가로 결정결함을 가질 가능성은 100,000화소당 1 ~ 수 화소, 즉 10 ×10-5이고, 또한 1쌍의 TFT 가 동시에 손상을 받거나 리크전류의 동시의 증가로 결정결함을 일으키는 가능성은 10-10으로, 즉 다시 말하면 실제로 화소결함이 생기지 않는다. 본 발명에 따른 더블 LDD TFT 구조를 사용하여 제조된 액정표시장치에 있어서는, TFT 의 리크전류로부터 각각 화소결함이 생겨도, 더블 LDD TFT 구조의 용장도의 효과가 매우 크다는 것은 명백하다.
더블게이트 TFT, 예를 들면 TFT(TFT11)와 같은 LDD 영역이 없는 멀티게이트 TFT 에 있어서, TFT 결함의 용장도는 얻어질 수 없다. 이것이 종래의 멀티게이트 TFT 를 개발한 이유이며, 싱글 TFT 가 리크전류를 충분히 억제할 수 없고, "리크전류가 싱글 TFT 를 이용하여 충분하게 저하된다"는 요구가 충족될 수 없기 때문이다.
용장도 구성은 종래 높은 제조수율을 보장하기 위하여 채용되었다. 예를 들면, 싱글화소를 위한 복수의 TFT 를 형성하거나 여분의 TFT를 형성하는 수단을 취하였다. 그러나, 이러한 수단은 어느 정도 초기의 제조수율을 확보하기 위하여 채용되기는 하지만, 용장의 보상시에 제조공정수의 증가, 배선의 단절, 접속공정수의 증가 및 회로의 복잡성을 포함하는 여러가지 결점을 가진다. 이에 대하여, 본 발명의 멀티게이트 LDD TFT 구조는 이러한 결점이 전혀 없다. 특히, 제조 공정수가 증가되지 않고, 결함화소의 보수 또는 구동회로의 변경의 필요가 없다. 이상에서 설명한 바와 같이, 멀티게이트 LDD TFT 구조에 의해 달성되는 용장도의 이점은 매우 크다.
이상 본 발명에 대하여 설명하였으나, 이 기술분야에서 통상의 지식을 가진 사람은 본 발명의 기술적 사상이나 범위를 일탈하지 않고 여러가지로 변경 및 변형을 가할 수 있는 것을 알 수 있다.

Claims (11)

  1. 제1 기판과, 제1 기판상에 매트릭스형으로 배열한 복수의 화소전극으로서, 스위칭소자는 복수의 박막트랜지스터를 직렬접속하고, 또한 각 박막트랜지스터의 게이트전극은 서로 전기접속되며, 각 박막트랜지스터는 소스/드레인영역과 채널영역과의 사이에 소스/드레인영역과 동일 도전형의 저농도 불순물영역을 가지는 스위칭소자와 결합된 화소전극과, 제1 기판에 대향 배치되고, 그 내표면에 대향전극을 가지는 제2 기판과, 제1 기판과 제2 기판의 사이에 협지된 액정층으로 이루어지는 것을 특징으로 하는 액정표시장치.
  2. 제1항에 있어서, 상기 박막트랜지스터는 소스영역과 채널영역의 사이에 제1 저농도 불순물영역을 가지고, 채널영역과 드레인영역의 사이에 제2 저농도 불순물영역을 가지는 것을 특징으로 하는 액정표시장치.
  3. 제1항에 있어서, 상기 스위칭소자는 직렬접속된 1쌍의 박막트랜지스터로 이루어지는 것을 특징으로 하는 액정표시장치.
  4. 제3항에 있어서, 상기 박막트랜지스터중 하나는 소스영역과 채널영역의 사이에만 제1 저농도 불순물영역을 가지고, 다른 박막트랜지스터는 드레인영역과 채널영역의 사이에만 제2 저농도 불순물 영역을 가지는 것을 특징으로 하는 액정표시장치.
  5. 제3항에 있어서, 상기 1쌍의 박막트랜지스터는 소스/드레인영역의 양단부에 2개의 저농도 불순물영역을 가지는 것을 특징으로 하는 액정표시장치.
  6. 제3항에 있어서, 상기 1쌍의 박막트랜지스터는 드레인영역단부에 제1 저농도 불순물영역을 가지고, 소스/드레인영역의 드레인 측 단부에 제2 저농도 불순물영역을 가지는 것을 특징으로 하는 액정표시장치.
  7. 제1항에 있어서, 각 박막트랜지스터는 5㎛ 이하의 채널길이를 가지는 것을 특징으로 하는 액정표시장치.
  8. 제1항에 있어서, 상기 복수개의 박막트랜지스터에 배설된 복수개의 저농도 불순물영역중 최소한 1개는 다른 저농도 불순물영역과 다른 길이를 가지는 것을 특징으로 하는 액정표시장치.
  9. 제8항에 있어서, 화소전극에 가장 가까운 상기 다른 길이를 가지는 저농도 불순물영역은 다른 저농도 불순물영역보다 긴 것을 특징으로 하는 액정표시장치.
  10. 제1항에 있어서, 상기 복수개의 박막트랜지스터에 배설된 복수개의 저농도 불순물영역중 최소한 1개는 다른 저농도 불순물영역과 다른 농도를 가지는 것을 특징으로 하는 액정표시장치.
  11. 제10항에 있어서, 화소전극에 가장 가까운 상기 다른 농도를 가지는 저농도 불순물영역은 다른 저농도 불순물영역보다 낮은 농도를 가지는 것을 특징으로 하는 액정표시장치.
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