JPH0722627A - 薄膜半導体装置及びアクティブマトリクス液晶表示装置 - Google Patents
薄膜半導体装置及びアクティブマトリクス液晶表示装置Info
- Publication number
- JPH0722627A JPH0722627A JP19171593A JP19171593A JPH0722627A JP H0722627 A JPH0722627 A JP H0722627A JP 19171593 A JP19171593 A JP 19171593A JP 19171593 A JP19171593 A JP 19171593A JP H0722627 A JPH0722627 A JP H0722627A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- region
- tft
- offset
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 画素スイッチング素子として用いられるＴＦ
Ｔのリーク電流を抑制し、閾電圧を安定化させ、ゲート
容量カップリングのばらつきを抑え、且つ製造工程の短
縮化を図る。 【構成】 薄膜半導体装置は、直列接続された複数個の
薄膜トランジスタからなり、これら複数個の薄膜トラン
ジスタのゲート電極９が共通接続されたマルチゲート構
造を有する。複数個の薄膜トランジスタのうち、少なく
とも１個はゲート電極９がチャネル領域２に対してオフ
セット配置されており、チャネル領域２とソース領域３
又はドレイン領域５との間でオフセット領域６が設けら
れている。
Ｔのリーク電流を抑制し、閾電圧を安定化させ、ゲート
容量カップリングのばらつきを抑え、且つ製造工程の短
縮化を図る。 【構成】 薄膜半導体装置は、直列接続された複数個の
薄膜トランジスタからなり、これら複数個の薄膜トラン
ジスタのゲート電極９が共通接続されたマルチゲート構
造を有する。複数個の薄膜トランジスタのうち、少なく
とも１個はゲート電極９がチャネル領域２に対してオフ
セット配置されており、チャネル領域２とソース領域３
又はドレイン領域５との間でオフセット領域６が設けら
れている。
Description
【０００１】
【産業上の利用分野】本発明は液晶ディスプレイや密着
イメージセンサ等に用いられる薄膜半導体装置に関す
る。さらに、薄膜半導体装置を駆動基板として組み立て
られるアクティブマトリクス液晶表示装置に関する。
イメージセンサ等に用いられる薄膜半導体装置に関す
る。さらに、薄膜半導体装置を駆動基板として組み立て
られるアクティブマトリクス液晶表示装置に関する。
【０００２】
【従来の技術】薄膜トランジスタ（以下、ＴＦＴと称す
る）はアクティブマトリクス型の液晶ディスプレイや密
着型のイメージセンサ等に応用できる為、近年その開発
が活発に行なわれている。特に薄膜材料として多結晶シ
リコン（以下、ｐｏｌｙ−Ｓｉと称する）は、周辺の駆
動回路を表示部やセンサ部と同一の基板上に集積できる
為注目を集めている。
る）はアクティブマトリクス型の液晶ディスプレイや密
着型のイメージセンサ等に応用できる為、近年その開発
が活発に行なわれている。特に薄膜材料として多結晶シ
リコン（以下、ｐｏｌｙ−Ｓｉと称する）は、周辺の駆
動回路を表示部やセンサ部と同一の基板上に集積できる
為注目を集めている。
【０００３】アクティブマトリクス液晶表示装置の画素
をオン／オフさせる為に形成される画素ＴＦＴについて
は、特に画素欠陥の原因となるリーク電流を抑制する
為、従来から様々な構造が提案され実用化されてきた。
中でも、ゲート電極がチャネル領域に対してオフセット
配置された所謂オフセットゲート構造のＴＦＴ（以下、
ＯＦＦＳＥＴ−ＴＦＴと称する）は、ドレイン電界の集
中を緩和する事ができリーク電流を抑制する為に効果が
大きい。
をオン／オフさせる為に形成される画素ＴＦＴについて
は、特に画素欠陥の原因となるリーク電流を抑制する
為、従来から様々な構造が提案され実用化されてきた。
中でも、ゲート電極がチャネル領域に対してオフセット
配置された所謂オフセットゲート構造のＴＦＴ（以下、
ＯＦＦＳＥＴ−ＴＦＴと称する）は、ドレイン電界の集
中を緩和する事ができリーク電流を抑制する為に効果が
大きい。
【０００４】本発明の背景を明らかにする為に、図１４
を参照して従来のＯＦＦＳＥＴ−ＴＦＴを簡潔に説明す
る。石英基板１の表面には島状にパタニングされたｐｏ
ｌｙ−Ｓｉ膜が形成されている。このｐｏｌｙ−Ｓｉ膜
にはチャネル領域２とその両側にソース領域３、ドレイ
ン領域５とが形成されている。ゲート酸化膜７及びゲー
ト窒化膜８を介してゲート電極９がパタニング形成され
ておりＴＦＴを構成する。図から明らかな様に、ゲート
電極９はチャネル領域２に対してオフセット配置されて
おり、オフセット領域６を形成する。ＴＦＴの上には第
１層間絶縁膜１０が成膜されている。さらにその上には
配線電極１１がパタニング形成されておりコンタクトホ
ールを介してソース領域３に電気接続されている。さら
に第２層間絶縁膜１２を介して画素電極１３がパタニン
グ形成されており、同様にコンタクトホールを介してド
レイン領域５に電気接続されている。
を参照して従来のＯＦＦＳＥＴ−ＴＦＴを簡潔に説明す
る。石英基板１の表面には島状にパタニングされたｐｏ
ｌｙ−Ｓｉ膜が形成されている。このｐｏｌｙ−Ｓｉ膜
にはチャネル領域２とその両側にソース領域３、ドレイ
ン領域５とが形成されている。ゲート酸化膜７及びゲー
ト窒化膜８を介してゲート電極９がパタニング形成され
ておりＴＦＴを構成する。図から明らかな様に、ゲート
電極９はチャネル領域２に対してオフセット配置されて
おり、オフセット領域６を形成する。ＴＦＴの上には第
１層間絶縁膜１０が成膜されている。さらにその上には
配線電極１１がパタニング形成されておりコンタクトホ
ールを介してソース領域３に電気接続されている。さら
に第２層間絶縁膜１２を介して画素電極１３がパタニン
グ形成されており、同様にコンタクトホールを介してド
レイン領域５に電気接続されている。
【０００５】リーク電流を抑制する他の方策として、Ｌ
ＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ）構造の
ＴＦＴ（以下、ＬＤＤ−ＴＦＴと称する）が開発されて
いる。このＬＤＤ−ＴＦＴはチャネル領域とドレイン領
域端部との間にドレイン領域よりも薄い低濃度不純物領
域（ＬＤＤ領域）を有している。このＬＤＤ−ＴＦＴ
は、ドレイン領域端部での電界集中を緩和できる事か
ら、ＯＦＦＳＥＴ−ＴＦＴと同様リーク電流抑制効果が
ある為、アクティブマトリクス液晶表示装置等の回路素
子に応用されている。この様なＬＤＤ−ＴＦＴは例えば
特公平３−３８７５５号公報に開示されている。
ＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ）構造の
ＴＦＴ（以下、ＬＤＤ−ＴＦＴと称する）が開発されて
いる。このＬＤＤ−ＴＦＴはチャネル領域とドレイン領
域端部との間にドレイン領域よりも薄い低濃度不純物領
域（ＬＤＤ領域）を有している。このＬＤＤ−ＴＦＴ
は、ドレイン領域端部での電界集中を緩和できる事か
ら、ＯＦＦＳＥＴ−ＴＦＴと同様リーク電流抑制効果が
ある為、アクティブマトリクス液晶表示装置等の回路素
子に応用されている。この様なＬＤＤ−ＴＦＴは例えば
特公平３−３８７５５号公報に開示されている。
【０００６】ＴＦＴのリーク電流を減少させるさらに別
の方法として、１つの画素ＴＦＴに２個以上のゲート電
極を設けた、所謂マルチゲート構造のＴＦＴが従来から
知られている。これは等価回路的には２個以上のＴＦＴ
を直列につなげた構成になっており、ドレイン電界が複
数のＴＦＴに分配される為、ドレイン領域端部の電界集
中を緩和できるのでリーク電流を抑制する事ができ、や
はりアクティブマトリクス液晶表示装置の画素ＴＦＴ等
に応用されている。この様なマルチゲート構造は、例え
ば特開昭５８−１７１８６０号公報、特開昭５８−１８
００６３号公報等に開示されている。
の方法として、１つの画素ＴＦＴに２個以上のゲート電
極を設けた、所謂マルチゲート構造のＴＦＴが従来から
知られている。これは等価回路的には２個以上のＴＦＴ
を直列につなげた構成になっており、ドレイン電界が複
数のＴＦＴに分配される為、ドレイン領域端部の電界集
中を緩和できるのでリーク電流を抑制する事ができ、や
はりアクティブマトリクス液晶表示装置の画素ＴＦＴ等
に応用されている。この様なマルチゲート構造は、例え
ば特開昭５８−１７１８６０号公報、特開昭５８−１８
００６３号公報等に開示されている。
【０００７】本発明の背景を明らかにする為、図１５を
参照してマルチゲート構造のＴＦＴを簡潔に説明する。
石英基板１の表面には島状にパタニングされたｐｏｌｙ
−Ｓｉ膜が形成されている。このｐｏｌｙ−Ｓｉ膜には
互いに分離した一対のチャネル領域２が形成されてお
り、両者はドレイン−ソース領域４により互いに接続さ
れている。一方のチャネル領域２の端部にはソース領域
３が形成されており、他方のチャネル領域２の端部には
ドレイン領域５が形成されている。又、ゲート酸化膜７
を介して所定の形状にパタニングされた一対のゲート電
極９が夫々チャネル領域２に整合して設けられている。
第１層間絶縁膜１０を介して配線電極１１がパタニング
形成されており、ソース領域３に電気接続されている。
さらに、第２層間絶縁膜１２を介して画素電極１３がパ
タニング形成されておりドレイン領域５に電気接続され
ている。
参照してマルチゲート構造のＴＦＴを簡潔に説明する。
石英基板１の表面には島状にパタニングされたｐｏｌｙ
−Ｓｉ膜が形成されている。このｐｏｌｙ−Ｓｉ膜には
互いに分離した一対のチャネル領域２が形成されてお
り、両者はドレイン−ソース領域４により互いに接続さ
れている。一方のチャネル領域２の端部にはソース領域
３が形成されており、他方のチャネル領域２の端部には
ドレイン領域５が形成されている。又、ゲート酸化膜７
を介して所定の形状にパタニングされた一対のゲート電
極９が夫々チャネル領域２に整合して設けられている。
第１層間絶縁膜１０を介して配線電極１１がパタニング
形成されており、ソース領域３に電気接続されている。
さらに、第２層間絶縁膜１２を介して画素電極１３がパ
タニング形成されておりドレイン領域５に電気接続され
ている。
【０００８】図１６は、マルチゲート構造のＴＦＴを採
用したアクティブマトリクス液晶表示装置の１画素分を
切り取って示した等価回路図である。スイッチング素子
はＴＦＴ１ないしＴＦＴｎの直列接続からなり、個々の
ゲート電極は夫々共通にゲート線に接続されている。Ｔ
ＦＴ１のソース領域端部は信号線に接続されている一
方、ＴＦＴｎのドレイン領域端部は画素電極を介して液
晶を駆動する。なお、液晶と並列に補助容量（Ｃｓ）も
接続されている。
用したアクティブマトリクス液晶表示装置の１画素分を
切り取って示した等価回路図である。スイッチング素子
はＴＦＴ１ないしＴＦＴｎの直列接続からなり、個々の
ゲート電極は夫々共通にゲート線に接続されている。Ｔ
ＦＴ１のソース領域端部は信号線に接続されている一
方、ＴＦＴｎのドレイン領域端部は画素電極を介して液
晶を駆動する。なお、液晶と並列に補助容量（Ｃｓ）も
接続されている。
【０００９】
【発明が解決しようとする課題】上述した種々の従来構
造のＴＦＴでは、特に周囲温度が高温（５０〜８０℃）
になった時、リーク電流が温度に対して指数関数的に増
大する傾向がある為、アクティブマトリクス液晶表示装
置の画面上では所謂高温輝点欠陥が現われるという課題
があった。又、ＴＦＴの活性層に用いるｐｏｌｙ−Ｓｉ
の結晶性の微妙な差によって、活性層中のドーパントイ
オンの活性化率が異なる為、ＴＦＴの閾電圧（Ｖｔｈ）
がばらつく事が多かった。
造のＴＦＴでは、特に周囲温度が高温（５０〜８０℃）
になった時、リーク電流が温度に対して指数関数的に増
大する傾向がある為、アクティブマトリクス液晶表示装
置の画面上では所謂高温輝点欠陥が現われるという課題
があった。又、ＴＦＴの活性層に用いるｐｏｌｙ−Ｓｉ
の結晶性の微妙な差によって、活性層中のドーパントイ
オンの活性化率が異なる為、ＴＦＴの閾電圧（Ｖｔｈ）
がばらつく事が多かった。
【００１０】従来の単一ゲート構造では、ＴＦＴのゲー
ト容量と補助容量との間の容量カップリングにばらつき
が存在する為、アクティブマトリクス液晶表示装置の画
面に薄い筋状の輝線欠陥が現われる事があり解決すべき
課題となっている。この容量カップリングによる輝線欠
陥は、交流駆動を行なった場合特にドレイン電圧が低い
モードで画素電極に信号電荷を書き込む場合に顕著にな
る。
ト容量と補助容量との間の容量カップリングにばらつき
が存在する為、アクティブマトリクス液晶表示装置の画
面に薄い筋状の輝線欠陥が現われる事があり解決すべき
課題となっている。この容量カップリングによる輝線欠
陥は、交流駆動を行なった場合特にドレイン電圧が低い
モードで画素電極に信号電荷を書き込む場合に顕著にな
る。
【００１１】一方、従来のマルチゲート構造では、ソー
ス領域及びドレイン領域にドーピングされる不純物に水
平方向拡散がある為、例えばＰ＋イオンをドーピングし
たｎチャネルＴＦＴではチャネル長を５μｍ以下にする
事ができないという課題があった。チャネル長を短縮化
すると不純物の水平方向拡散の為実効チャネル長が短く
なり、リーク電流が極端に増大する。この為従来のマル
チゲート構造ではＴＦＴの微細化が困難であり、アクテ
ィブマトリクス液晶表示装置の高精細化の障害になって
いた。
ス領域及びドレイン領域にドーピングされる不純物に水
平方向拡散がある為、例えばＰ＋イオンをドーピングし
たｎチャネルＴＦＴではチャネル長を５μｍ以下にする
事ができないという課題があった。チャネル長を短縮化
すると不純物の水平方向拡散の為実効チャネル長が短く
なり、リーク電流が極端に増大する。この為従来のマル
チゲート構造ではＴＦＴの微細化が困難であり、アクテ
ィブマトリクス液晶表示装置の高精細化の障害になって
いた。
【００１２】従来のＬＤＤ−ＴＦＴにおいては、ＬＤＤ
領域はイオンインプランテーションで形成する。従っ
て、ＬＤＤ領域を設けない通常のＴＦＴに比べ製造工程
が増加し望ましくない。
領域はイオンインプランテーションで形成する。従っ
て、ＬＤＤ領域を設けない通常のＴＦＴに比べ製造工程
が増加し望ましくない。
【００１３】一方、従来のＯＦＦＳＥＴ−ＴＦＴではＬ
ＤＤ領域を設けなくても良い代わりに、オフセット領域
が高抵抗である為ＴＦＴのオン電流が十分大きくとれ
ず、画素ＴＦＴに応用した場合書き込み不足が生じると
いう課題があった。
ＤＤ領域を設けなくても良い代わりに、オフセット領域
が高抵抗である為ＴＦＴのオン電流が十分大きくとれ
ず、画素ＴＦＴに応用した場合書き込み不足が生じると
いう課題があった。
【００１４】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明はリーク電流が少なく、閾電圧特性の
制御が容易であり、ゲート容量カップリングの悪影響を
受ける事がなく、安定した交流駆動が行なえ、十分なオ
ン電流を確保する事ができ、製造工程が簡単で且つ微細
化の可能な薄膜半導体装置を提供する事を目的とする。
かかる目的を達成する為に以下の手段を講じた。即ち、
本発明にかかる薄膜半導体装置は直列接続された複数個
の薄膜トランジスタからなり、これら複数個の薄膜トラ
ンジスタのゲート電極が共通接続されたマルチゲート構
造を有する。前記複数個の薄膜トランジスタのうち、少
なくとも１個はゲート電極がチャネル領域に対してオフ
セット配置されており、チャネル領域とソース領域又は
ドレイン領域との間でオフセット領域が設けられている
事を特徴とする。好ましくは、該薄膜トランジスタのソ
ース領域又はドレイン領域の幅が、オフセット領域中で
チャネル領域に向かって徐々に狭くなる様に設定されて
いる。
題に鑑み、本発明はリーク電流が少なく、閾電圧特性の
制御が容易であり、ゲート容量カップリングの悪影響を
受ける事がなく、安定した交流駆動が行なえ、十分なオ
ン電流を確保する事ができ、製造工程が簡単で且つ微細
化の可能な薄膜半導体装置を提供する事を目的とする。
かかる目的を達成する為に以下の手段を講じた。即ち、
本発明にかかる薄膜半導体装置は直列接続された複数個
の薄膜トランジスタからなり、これら複数個の薄膜トラ
ンジスタのゲート電極が共通接続されたマルチゲート構
造を有する。前記複数個の薄膜トランジスタのうち、少
なくとも１個はゲート電極がチャネル領域に対してオフ
セット配置されており、チャネル領域とソース領域又は
ドレイン領域との間でオフセット領域が設けられている
事を特徴とする。好ましくは、該薄膜トランジスタのソ
ース領域又はドレイン領域の幅が、オフセット領域中で
チャネル領域に向かって徐々に狭くなる様に設定されて
いる。
【００１５】かかる構成を有する薄膜半導体装置は液晶
表示装置の駆動基板に好適である。即ち、本発明にかか
るアクティブマトリクス液晶表示装置は所定の間隙を介
して対面配置された一対の基板と、該間隙に保持された
液晶層とからなるフラットパネル構造を有し、一方の基
板にはマトリクス状に配列した画素電極及びこの画素電
極を駆動する第１の薄膜トランジスタ素子を含む表示部
と、この表示部に接続されるとともに第２の薄膜トラン
ジスタ素子を有する駆動回路部とが形成されている。他
方の基板には対向電極が形成されている。かかる構成に
おいて、前記第１及び第２の薄膜トランジスタ素子の少
なくとも一方は複数のゲート電極が共通接続されたマル
チゲート構造を有するとともに、少なくとも１個のゲー
ト電極が対応するチャネル領域からオフセット配置され
ている事を特徴とする。
表示装置の駆動基板に好適である。即ち、本発明にかか
るアクティブマトリクス液晶表示装置は所定の間隙を介
して対面配置された一対の基板と、該間隙に保持された
液晶層とからなるフラットパネル構造を有し、一方の基
板にはマトリクス状に配列した画素電極及びこの画素電
極を駆動する第１の薄膜トランジスタ素子を含む表示部
と、この表示部に接続されるとともに第２の薄膜トラン
ジスタ素子を有する駆動回路部とが形成されている。他
方の基板には対向電極が形成されている。かかる構成に
おいて、前記第１及び第２の薄膜トランジスタ素子の少
なくとも一方は複数のゲート電極が共通接続されたマル
チゲート構造を有するとともに、少なくとも１個のゲー
ト電極が対応するチャネル領域からオフセット配置され
ている事を特徴とする。
【００１６】
【作用】本発明によれば、ＴＦＴのゲート電極をマルチ
ゲート構造とし、且つオフセットゲート構造を採用して
いる。両構造を組み合わせる事により、夫々の長所が生
かされるとともに短所が除かれるという顕著な相乗効果
が得られる。即ち、リーク電流を低く抑制でき閾電圧
（Ｖｔｈ）及びゲート容量カップリングのばらつきを少
なくできる。しかもＬＤＤ領域を形成する必要がないの
で工程数を削減でき、低コスト化に有利となる。特に、
ＴＦＴのソース領域又はドレイン領域の幅をオフセット
領域中でチャネル領域に向かって徐々に狭くする事によ
り、リーク電流を低く抑えたまま十分なオン電流又は駆
動電流を得る事が可能になる。
ゲート構造とし、且つオフセットゲート構造を採用して
いる。両構造を組み合わせる事により、夫々の長所が生
かされるとともに短所が除かれるという顕著な相乗効果
が得られる。即ち、リーク電流を低く抑制でき閾電圧
（Ｖｔｈ）及びゲート容量カップリングのばらつきを少
なくできる。しかもＬＤＤ領域を形成する必要がないの
で工程数を削減でき、低コスト化に有利となる。特に、
ＴＦＴのソース領域又はドレイン領域の幅をオフセット
領域中でチャネル領域に向かって徐々に狭くする事によ
り、リーク電流を低く抑えたまま十分なオン電流又は駆
動電流を得る事が可能になる。
【００１７】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる薄膜半導体装置
の第１実施例を示しており、特に要部となるＴＦＴ周辺
を拡大して表わした部分断面図である。図示するＴＦＴ
はｎチャネル型であり、本例ではアクティブマトリクス
液晶表示装置の画素駆動用スイッチング素子を構成す
る。絶縁基板例えば石英基板１の上にはパタニングされ
た多結晶半導体層例えばｐｏｌｙ−Ｓｉ膜が形成されて
いる。この膜にはソース領域３と、ドレイン−ソース領
域４と、ドレイン領域５と、この３者の間に位置する２
個のチャネル領域２とが形成されている。各チャネル領
域２の上方には夫々ゲート絶縁膜を介して対応するゲー
ト電極９が形成されている。このゲート絶縁膜は２層構
造を有しゲート酸化膜７とゲート窒化膜８とからなる。
石英基板１はＰＳＧ等からなる第１層間絶縁膜１０によ
り被覆されている。第１層間絶縁膜１０に形成されたコ
ンタクトホールを介して、アルミニウム等からなる配線
電極１１がソース領域３に電気接続されている。同じく
コンタクトホールを介してＩＴＯ等の透明導電材料から
なる画素電極１３がドレイン領域５に電気接続されてい
る。この画素電極１３はＰＳＧ等からなる第２層間絶縁
膜１２の上に成膜されている。
詳細に説明する。図１は本発明にかかる薄膜半導体装置
の第１実施例を示しており、特に要部となるＴＦＴ周辺
を拡大して表わした部分断面図である。図示するＴＦＴ
はｎチャネル型であり、本例ではアクティブマトリクス
液晶表示装置の画素駆動用スイッチング素子を構成す
る。絶縁基板例えば石英基板１の上にはパタニングされ
た多結晶半導体層例えばｐｏｌｙ−Ｓｉ膜が形成されて
いる。この膜にはソース領域３と、ドレイン−ソース領
域４と、ドレイン領域５と、この３者の間に位置する２
個のチャネル領域２とが形成されている。各チャネル領
域２の上方には夫々ゲート絶縁膜を介して対応するゲー
ト電極９が形成されている。このゲート絶縁膜は２層構
造を有しゲート酸化膜７とゲート窒化膜８とからなる。
石英基板１はＰＳＧ等からなる第１層間絶縁膜１０によ
り被覆されている。第１層間絶縁膜１０に形成されたコ
ンタクトホールを介して、アルミニウム等からなる配線
電極１１がソース領域３に電気接続されている。同じく
コンタクトホールを介してＩＴＯ等の透明導電材料から
なる画素電極１３がドレイン領域５に電気接続されてい
る。この画素電極１３はＰＳＧ等からなる第２層間絶縁
膜１２の上に成膜されている。
【００１８】本発明の特徴事項として各ゲート電極９が
対応するチャネル領域２に対してオフセット配置されて
いる。この為チャネル領域２が部分的にゲート電極９か
らはみ出る事になりオフセット領域６を構成する。本例
ではオフセット領域６が２個設けられており、１つはソ
ース領域３と一方のチャネル領域２の間に位置し、２個
目は他方のチャネル領域２とドレイン領域５との間に位
置する。図から理解される様に、オフセット領域６はチ
ャネル領域２と実質的に同一の導電率を有しており比較
的高抵抗である。又、ゲート電極９の支配を受けない為
ドレイン電界の集中を緩和できる。従って、リーク電流
抑制効果が得られる。
対応するチャネル領域２に対してオフセット配置されて
いる。この為チャネル領域２が部分的にゲート電極９か
らはみ出る事になりオフセット領域６を構成する。本例
ではオフセット領域６が２個設けられており、１つはソ
ース領域３と一方のチャネル領域２の間に位置し、２個
目は他方のチャネル領域２とドレイン領域５との間に位
置する。図から理解される様に、オフセット領域６はチ
ャネル領域２と実質的に同一の導電率を有しており比較
的高抵抗である。又、ゲート電極９の支配を受けない為
ドレイン電界の集中を緩和できる。従って、リーク電流
抑制効果が得られる。
【００１９】一般に、アクティブマトリクス液晶表示装
置では寿命劣化を抑制する為に液晶を交流駆動させてい
る。この為、ソース側とドレイン側は交互に入れ替わる
のでオフセット領域はソース端とドレイン端に対して対
称的に設ける事が好ましい。図１の例ではＴＦＴが２個
直列に接続されている。勿論ＴＦＴの個数は３個以上で
あっても差し支えない。液晶を交流駆動させる為ソース
側とドレイン側は交互に入れ替わるので、オフセット領
域６の構造及び位置関係はソース領域３及びドレイン領
域５に関し対称的である事が好ましい。即ち、ソース領
域３及びドレイン領域５は互いに等価で交換可能である
事が好ましい。従って、図１の実施例ではオフセット領
域６をソース領域３の端部及びドレイン領域５の端部に
接して２箇所設けてある。しかしながら、オフセット領
域６の配置は図１に示した実施例に限られるわけではな
い。画素スイッチング素子用ＴＦＴの場合は、ソース／
ドレインの対称性が保たれれば良い。従って、例えば図
２に示す様に各ゲート電極９の両側に２箇所、合計で４
箇所にオフセット領域６を設けても良い。オフセット領
域６の個数が増える分、リーク電流をより一層抑制する
事ができる。なお、理解を容易にする為に図２の実施例
で図１に示した実施例と共通の部分については同一の参
照番号を付してある。
置では寿命劣化を抑制する為に液晶を交流駆動させてい
る。この為、ソース側とドレイン側は交互に入れ替わる
のでオフセット領域はソース端とドレイン端に対して対
称的に設ける事が好ましい。図１の例ではＴＦＴが２個
直列に接続されている。勿論ＴＦＴの個数は３個以上で
あっても差し支えない。液晶を交流駆動させる為ソース
側とドレイン側は交互に入れ替わるので、オフセット領
域６の構造及び位置関係はソース領域３及びドレイン領
域５に関し対称的である事が好ましい。即ち、ソース領
域３及びドレイン領域５は互いに等価で交換可能である
事が好ましい。従って、図１の実施例ではオフセット領
域６をソース領域３の端部及びドレイン領域５の端部に
接して２箇所設けてある。しかしながら、オフセット領
域６の配置は図１に示した実施例に限られるわけではな
い。画素スイッチング素子用ＴＦＴの場合は、ソース／
ドレインの対称性が保たれれば良い。従って、例えば図
２に示す様に各ゲート電極９の両側に２箇所、合計で４
箇所にオフセット領域６を設けても良い。オフセット領
域６の個数が増える分、リーク電流をより一層抑制する
事ができる。なお、理解を容易にする為に図２の実施例
で図１に示した実施例と共通の部分については同一の参
照番号を付してある。
【００２０】本発明にかかるマルチゲート構造のＯＦＦ
ＳＥＴ−ＴＦＴは、画素スイッチング素子用に加えて、
同一基板上に形成される周辺回路例えば水平駆動回路や
垂直駆動回路にも用いる事ができる。この例を図３に示
す。なお理解を容易にする為に、図１に示した構造と対
応する部分については対応する参照番号を付してある。
一般に、駆動回路に組み込まれるＴＦＴの場合には、画
素用スイッチング素子と異なりドレイン側の方向が予め
決まっている。従って、図３に示す様にドレイン領域５
の端部や、ドレイン−ソース領域４のドレイン側端部の
みにオフセット領域６を設け、ソース領域３の端部やド
レイン−ソース領域４のソース側端部にオフセット領域
を作らない様にしている。この様に、オフセット領域を
一部省略する事によりＴＦＴのオン電流が増加し駆動能
力が改善される。
ＳＥＴ−ＴＦＴは、画素スイッチング素子用に加えて、
同一基板上に形成される周辺回路例えば水平駆動回路や
垂直駆動回路にも用いる事ができる。この例を図３に示
す。なお理解を容易にする為に、図１に示した構造と対
応する部分については対応する参照番号を付してある。
一般に、駆動回路に組み込まれるＴＦＴの場合には、画
素用スイッチング素子と異なりドレイン側の方向が予め
決まっている。従って、図３に示す様にドレイン領域５
の端部や、ドレイン−ソース領域４のドレイン側端部の
みにオフセット領域６を設け、ソース領域３の端部やド
レイン−ソース領域４のソース側端部にオフセット領域
を作らない様にしている。この様に、オフセット領域を
一部省略する事によりＴＦＴのオン電流が増加し駆動能
力が改善される。
【００２１】前述した様に、オフセット領域はチャネル
領域と略同一の導電率となっている為、比較的抵抗率が
高い。オフセット領域の極端な高抵抗化を避ける為、Ｔ
ＦＴのソース領域又はドレイン領域の幅が、オフセット
領域中でチャネル領域に向かって徐々に狭くなっていく
構造を採用しても良い。即ち、図４，図５あるいは図６
に示す様に、オフセット領域中で、ソース領域／ドレイ
ン領域が楔状に入り込んでおり、楔の先端はチャネル領
域の直前で閉じている。この様な構造を採用する事によ
り、オフセットゲートの効果を保持しつつ、低抵抗化を
図れるので、ＴＦＴのオン電流を増大させる事ができ
る。
領域と略同一の導電率となっている為、比較的抵抗率が
高い。オフセット領域の極端な高抵抗化を避ける為、Ｔ
ＦＴのソース領域又はドレイン領域の幅が、オフセット
領域中でチャネル領域に向かって徐々に狭くなっていく
構造を採用しても良い。即ち、図４，図５あるいは図６
に示す様に、オフセット領域中で、ソース領域／ドレイ
ン領域が楔状に入り込んでおり、楔の先端はチャネル領
域の直前で閉じている。この様な構造を採用する事によ
り、オフセットゲートの効果を保持しつつ、低抵抗化を
図れるので、ＴＦＴのオン電流を増大させる事ができ
る。
【００２２】次に、図７ないし図１０を参照して本発明
にかかるマルチゲート構造ＯＦＦＳＥＴ−ＴＦＴの製造
方法を詳細に説明する。先ず図５の工程Ａにおいて、石
英基板１０１上にＬＰＣＶＤ法でｐｏｌｙ−Ｓｉ薄膜１
０２を約７５nmの膜厚で成膜する。必要ならば、この後
Ｓｉ＋イオンをイオンインプランテーションする事によ
りｐｏｌｙ−Ｓｉ薄膜１０２を一旦非晶質化し続いて６
００℃程度の温度で炉アニールする事により多結晶シリ
コンを大粒径化する。なお、非晶質シリコンを予め形成
する場合にはプラズマ化学気相成長法（ＰＣＶＤ法）を
用いて１５０〜２５０℃程度の温度で成膜しても良い。
次に工程Ｂにおいて、ｐｏｌｙ−Ｓｉ薄膜１０２を素子
領域のパタンにエッチングする。続いてｐｏｌｙ−Ｓｉ
薄膜１０２を酸化しその表面にゲート酸化膜１０３を約
６０nmの膜厚で形成する。その後、必要に応じ工程Ｃに
おいてＴＦＴの閾電圧Ｖｔｈを制御する為、Ｂ＋イオン
を１〜８×１０12／cm2 程度のドーズ量で打ち込む。
にかかるマルチゲート構造ＯＦＦＳＥＴ−ＴＦＴの製造
方法を詳細に説明する。先ず図５の工程Ａにおいて、石
英基板１０１上にＬＰＣＶＤ法でｐｏｌｙ−Ｓｉ薄膜１
０２を約７５nmの膜厚で成膜する。必要ならば、この後
Ｓｉ＋イオンをイオンインプランテーションする事によ
りｐｏｌｙ−Ｓｉ薄膜１０２を一旦非晶質化し続いて６
００℃程度の温度で炉アニールする事により多結晶シリ
コンを大粒径化する。なお、非晶質シリコンを予め形成
する場合にはプラズマ化学気相成長法（ＰＣＶＤ法）を
用いて１５０〜２５０℃程度の温度で成膜しても良い。
次に工程Ｂにおいて、ｐｏｌｙ−Ｓｉ薄膜１０２を素子
領域のパタンにエッチングする。続いてｐｏｌｙ−Ｓｉ
薄膜１０２を酸化しその表面にゲート酸化膜１０３を約
６０nmの膜厚で形成する。その後、必要に応じ工程Ｃに
おいてＴＦＴの閾電圧Ｖｔｈを制御する為、Ｂ＋イオン
を１〜８×１０12／cm2 程度のドーズ量で打ち込む。
【００２３】図８の工程Ｄにおいて、ゲート酸化膜１０
３の上にＬＰＣＶＤ法で窒化シリコン膜（Ｓｉ3 Ｎ
4 膜）１０４を約１０〜２０nmの膜厚で形成する。場合
によってはこの窒化シリコン膜１０４の表面を酸化し、
ＳｉＯ2 膜を約１〜２nmの膜厚で形成する。この様にし
て得られた複合ゲート絶縁膜は、ＳｉＯ2 ／Ｓｉ3 Ｎ4
／ＳｉＯ2 の３層となる為ＯＮＯ構造と呼ばれている。
この様な構造にするのはゲート耐圧を十分確保し、信頼
性を向上させる為である。なお、前述した閾電圧制御の
為のＢ＋イオン打ち込みはこの段階で行なっても良い。
続いて工程Ｅにおいて、ゲート絶縁膜上に燐ドープの低
抵抗多結晶シリコンを約３５０nmの膜厚で形成した後、
所定の形状にパタニングして一対のゲート電極１０５を
得る。このゲート電極の形成方法には以下の３通りがあ
る。第１の方法は、ノンドープの多結晶シリコン薄膜を
形成し、ＰＣｌＯ3 ガスから燐を拡散させるものであ
る。第２の方法は、ＰＣｌＯ3 ガスの代わりにＰＳＧ膜
を用いて燐拡散を行なうものである。第３の方法は、Ｌ
ＰＣＶＤ法でＳｉＨ4 ガスとＰＨ3 ガスの混合気体を熱
分解しドープトｐｏｌｙ−Ｓｉを成膜するものである。
何れの方法でも良いが、本実施例では、第１番目の方法
を採用した。なお本実施例では、各ＴＦＴのチャネル長
Ｌを５μｍに設定しチャネル幅Ｗが３μｍとなる様に設
定した。ここでいうチャネル長Ｌはゲート電極１０５直
下の領域の寸法を示す。この後工程Ｆで、各ゲート電極
１０５の両側から１μｍ程度の幅分を残してＳｉ3 Ｎ4
膜１０４をカットする。
３の上にＬＰＣＶＤ法で窒化シリコン膜（Ｓｉ3 Ｎ
4 膜）１０４を約１０〜２０nmの膜厚で形成する。場合
によってはこの窒化シリコン膜１０４の表面を酸化し、
ＳｉＯ2 膜を約１〜２nmの膜厚で形成する。この様にし
て得られた複合ゲート絶縁膜は、ＳｉＯ2 ／Ｓｉ3 Ｎ4
／ＳｉＯ2 の３層となる為ＯＮＯ構造と呼ばれている。
この様な構造にするのはゲート耐圧を十分確保し、信頼
性を向上させる為である。なお、前述した閾電圧制御の
為のＢ＋イオン打ち込みはこの段階で行なっても良い。
続いて工程Ｅにおいて、ゲート絶縁膜上に燐ドープの低
抵抗多結晶シリコンを約３５０nmの膜厚で形成した後、
所定の形状にパタニングして一対のゲート電極１０５を
得る。このゲート電極の形成方法には以下の３通りがあ
る。第１の方法は、ノンドープの多結晶シリコン薄膜を
形成し、ＰＣｌＯ3 ガスから燐を拡散させるものであ
る。第２の方法は、ＰＣｌＯ3 ガスの代わりにＰＳＧ膜
を用いて燐拡散を行なうものである。第３の方法は、Ｌ
ＰＣＶＤ法でＳｉＨ4 ガスとＰＨ3 ガスの混合気体を熱
分解しドープトｐｏｌｙ−Ｓｉを成膜するものである。
何れの方法でも良いが、本実施例では、第１番目の方法
を採用した。なお本実施例では、各ＴＦＴのチャネル長
Ｌを５μｍに設定しチャネル幅Ｗが３μｍとなる様に設
定した。ここでいうチャネル長Ｌはゲート電極１０５直
下の領域の寸法を示す。この後工程Ｆで、各ゲート電極
１０５の両側から１μｍ程度の幅分を残してＳｉ3 Ｎ4
膜１０４をカットする。
【００２４】続いてオフセット領域の形成工程に移る。
図９の工程Ｇにおいて、各ゲート電極１０５の片側面か
ら１μｍの長さ分をオフセット領域１０６として残す様
にレジスト１０７をパタニング形成する。続いてＡｓ＋
イオン又はＰ＋イオンを打ち込み、ソース領域１０８、
ドレイン−ソース領域１０９及びドレイン領域１１０を
形成して、ダブルゲート型のｎチャネルＴＦＴを作り込
む。Ａｓ＋イオン又はＰ＋イオンのドーズ量は１〜３×
１０15／cm2 に設定される。なお、ｐチャネル型のＴＦ
Ｔを作成する場合にはＢ＋イオンを打ち込む。オフセッ
ト領域１０６の長さ寸法は１μｍに限られるものではな
いが、リーク電流低減の要求が厳しい画素ＴＦＴでは、
オフセットゲート長は０．２μｍ以上確保する事が望ま
しい。この様に、ＯＦＦＳＥＴ−ＴＦＴでは特にＬＤＤ
領域を形成する必要がなく、低濃度不純物のイオン打ち
込み工程を省略できる。この為プロセスの簡略化が図れ
るので低コスト化には有利となる。次に工程Ｈにおい
て、ＬＰＣＶＤ法によりＰＳＧからなる第１層間絶縁膜
１１１を約６００nmの膜厚で形成した後、１０００℃１
０分間の窒素雰囲気アニールを行ないソース領域１０
８、ソース−ドレイン領域１０９、ドレイン領域１１０
を活性化させる。続いて工程Ｉにおいてコンタクトホー
ル１１２を第１層間絶縁膜１１１の所定箇所に形成す
る。
図９の工程Ｇにおいて、各ゲート電極１０５の片側面か
ら１μｍの長さ分をオフセット領域１０６として残す様
にレジスト１０７をパタニング形成する。続いてＡｓ＋
イオン又はＰ＋イオンを打ち込み、ソース領域１０８、
ドレイン−ソース領域１０９及びドレイン領域１１０を
形成して、ダブルゲート型のｎチャネルＴＦＴを作り込
む。Ａｓ＋イオン又はＰ＋イオンのドーズ量は１〜３×
１０15／cm2 に設定される。なお、ｐチャネル型のＴＦ
Ｔを作成する場合にはＢ＋イオンを打ち込む。オフセッ
ト領域１０６の長さ寸法は１μｍに限られるものではな
いが、リーク電流低減の要求が厳しい画素ＴＦＴでは、
オフセットゲート長は０．２μｍ以上確保する事が望ま
しい。この様に、ＯＦＦＳＥＴ−ＴＦＴでは特にＬＤＤ
領域を形成する必要がなく、低濃度不純物のイオン打ち
込み工程を省略できる。この為プロセスの簡略化が図れ
るので低コスト化には有利となる。次に工程Ｈにおい
て、ＬＰＣＶＤ法によりＰＳＧからなる第１層間絶縁膜
１１１を約６００nmの膜厚で形成した後、１０００℃１
０分間の窒素雰囲気アニールを行ないソース領域１０
８、ソース−ドレイン領域１０９、ドレイン領域１１０
を活性化させる。続いて工程Ｉにおいてコンタクトホー
ル１１２を第１層間絶縁膜１１１の所定箇所に形成す
る。
【００２５】図１０の工程Ｊにおいて配線電極１１３と
なる金属アルミニウムを約６００nmの膜厚で堆積しパタ
ニングする。この上にさらにＰＳＧからなる第２層間絶
縁膜１１４を約４００nmの膜厚で形成する。次に工程Ｋ
においてＰＣＶＤ法により窒化シリコン膜（Ｐ−ＳｉＮ
x 膜）１１５を約１００nmの膜厚で形成する。このＰ−
ＳｉＮx 膜１１５は水素を多量に含有する為、成膜後に
アニールを行なう事によりＴＦＴの水素化を効果的に実
施できる。水素化によりｐｏｌｙ−Ｓｉ膜１０２の欠陥
密度を減少させ、欠陥に起因するＴＦＴのリーク電流を
下げる事ができる。最後に工程ＬにおいてＰ−ＳｉＮx
膜をエッチングにより除去し、コンタクトホールを開口
した後ＩＴＯ等の透明導電膜を約１５０nmの膜厚で形成
する。このＩＴＯ膜を所定の形状にパタニングして画素
電極１１６を得る。
なる金属アルミニウムを約６００nmの膜厚で堆積しパタ
ニングする。この上にさらにＰＳＧからなる第２層間絶
縁膜１１４を約４００nmの膜厚で形成する。次に工程Ｋ
においてＰＣＶＤ法により窒化シリコン膜（Ｐ−ＳｉＮ
x 膜）１１５を約１００nmの膜厚で形成する。このＰ−
ＳｉＮx 膜１１５は水素を多量に含有する為、成膜後に
アニールを行なう事によりＴＦＴの水素化を効果的に実
施できる。水素化によりｐｏｌｙ−Ｓｉ膜１０２の欠陥
密度を減少させ、欠陥に起因するＴＦＴのリーク電流を
下げる事ができる。最後に工程ＬにおいてＰ−ＳｉＮx
膜をエッチングにより除去し、コンタクトホールを開口
した後ＩＴＯ等の透明導電膜を約１５０nmの膜厚で形成
する。このＩＴＯ膜を所定の形状にパタニングして画素
電極１１６を得る。
【００２６】上述した画素ＴＦＴの製造工程では、レジ
ストを用いてオフセット領域を形成した。しかしなが
ら、周辺の駆動回路や密着型イメージセンサのアナログ
スイッチの様に、ＴＦＴのドレイン方向が一定の場合に
は、ソース領域／ドレイン領域形成時に、イオン打ち込
み角を基板に対して傾斜させる事により、ＴＦＴにオフ
セット領域を設ける事ができる。即ち、図１１に示す様
に、基板１０１の法線方向に対してθだけイオン打ち込
み角を傾斜させる事により、ｙ・ｔａｎθ（ｙはゲート
電極１０５を構成するｐｏｌｙ−Ｓｉの膜厚）の長さ寸
法を有するオフセット領域１０６をドレイン端に形成す
る事ができる。この方法によりレジストのフォトリソグ
ラフィー工程を減らせるので、さらに低コスト化に有利
となる。
ストを用いてオフセット領域を形成した。しかしなが
ら、周辺の駆動回路や密着型イメージセンサのアナログ
スイッチの様に、ＴＦＴのドレイン方向が一定の場合に
は、ソース領域／ドレイン領域形成時に、イオン打ち込
み角を基板に対して傾斜させる事により、ＴＦＴにオフ
セット領域を設ける事ができる。即ち、図１１に示す様
に、基板１０１の法線方向に対してθだけイオン打ち込
み角を傾斜させる事により、ｙ・ｔａｎθ（ｙはゲート
電極１０５を構成するｐｏｌｙ−Ｓｉの膜厚）の長さ寸
法を有するオフセット領域１０６をドレイン端に形成す
る事ができる。この方法によりレジストのフォトリソグ
ラフィー工程を減らせるので、さらに低コスト化に有利
となる。
【００２７】なお上述した実施例においては、各ＴＦＴ
のチャネル長を５μｍに設定し、チャネル幅を３μｍに
設定し、オフセットゲート長を１μｍに設定していた
が、ＴＦＴの寸法はこれに限られるものでない事は勿論
である。又、上述した実施例においては、ＴＦＴのゲー
ト電極が多結晶シリコンで構成され、ゲート絶縁膜が多
層構造を有し、配線電極が金属アルミニウムを用いてい
るが、本発明はこれに限られるものではない。ゲート電
極は、例えばシリサイド、ポリサイド、あるいは金属と
してＴａ，Ｃｒ，Ｍｏ，Ｎｉ及びこれらの合金を用いる
事もできる。加えて、本発明はＴＦＴとしてプレーナ
型、正スタガ型又は逆スタガ型の何れにも適用可能であ
る事は勿論である。
のチャネル長を５μｍに設定し、チャネル幅を３μｍに
設定し、オフセットゲート長を１μｍに設定していた
が、ＴＦＴの寸法はこれに限られるものでない事は勿論
である。又、上述した実施例においては、ＴＦＴのゲー
ト電極が多結晶シリコンで構成され、ゲート絶縁膜が多
層構造を有し、配線電極が金属アルミニウムを用いてい
るが、本発明はこれに限られるものではない。ゲート電
極は、例えばシリサイド、ポリサイド、あるいは金属と
してＴａ，Ｃｒ，Ｍｏ，Ｎｉ及びこれらの合金を用いる
事もできる。加えて、本発明はＴＦＴとしてプレーナ
型、正スタガ型又は逆スタガ型の何れにも適用可能であ
る事は勿論である。
【００２８】次に図１２を参照して、本発明にかかるマ
ルチゲート構造ＯＦＦＳＥＴ−ＴＦＴを用いて構成され
たアクティブマトリクス液晶表示装置の一例を説明す
る。本液晶表示装置はアクティブマトリクス基板２１と
対向基板２２をスペーサ２３により貼り合わせた構造を
有し、両基板の間に液晶層が充填されている。アクティ
ブマトリクス基板２１の表面にはマトリクス状に配列さ
れた画素電極２４とこの画素電極２４を駆動する第１の
薄膜トランジスタ素子２５とからなる液晶表示部２６
と、この液晶表示部２６に接続されるとともに第２の薄
膜トランジスタ素子を有する駆動回路部２７とが形成さ
れている。一方、対向基板２２の内表面には対向電極が
形成されている。第１及び第２の薄膜トランジスタ素子
の少なくとも一方は、ゲート電極が対応するチャネル領
域に対してオフセット配置されており、且つゲート電極
が１つの薄膜トランジスタ素子について少なくとも２個
含まれている。
ルチゲート構造ＯＦＦＳＥＴ−ＴＦＴを用いて構成され
たアクティブマトリクス液晶表示装置の一例を説明す
る。本液晶表示装置はアクティブマトリクス基板２１と
対向基板２２をスペーサ２３により貼り合わせた構造を
有し、両基板の間に液晶層が充填されている。アクティ
ブマトリクス基板２１の表面にはマトリクス状に配列さ
れた画素電極２４とこの画素電極２４を駆動する第１の
薄膜トランジスタ素子２５とからなる液晶表示部２６
と、この液晶表示部２６に接続されるとともに第２の薄
膜トランジスタ素子を有する駆動回路部２７とが形成さ
れている。一方、対向基板２２の内表面には対向電極が
形成されている。第１及び第２の薄膜トランジスタ素子
の少なくとも一方は、ゲート電極が対応するチャネル領
域に対してオフセット配置されており、且つゲート電極
が１つの薄膜トランジスタ素子について少なくとも２個
含まれている。
【００２９】最後にまとめとして、本発明にかかるマル
チゲート構造ＯＦＦＳＥＴ−ＴＦＴの利点を詳細に説明
する。マルチゲート構造のＯＦＦＳＥＴ−ＴＦＴでは、
等価回路的に直列接続された２個以上のＴＦＴのうち最
もリーク電流値が小さいＴＦＴでリーク電流量が決まる
為、リーク電流のばらつきは激減した。又、一般的にｐ
ｏｌｙ−Ｓｉに対する水素化の状態はＴＦＴの閾電圧
（Ｖｔｈ）に影響する。水素化が進み過ぎるとＴＦＴの
Ｖｔｈが低下し、ゲートオフの状態でも電流が流れる様
になり、従来のＴＦＴでは所謂Ｖｔｈ輝点と呼ばれる輝
点欠陥が発生し問題となっていた。これに対して、本発
明にかかるマルチゲート構造のＯＦＦＳＥＴ−ＴＦＴで
は、Ｖｔｈの値は直列接続された２個以上のＴＦＴのう
ち最もＶｔｈの高いＴＦＴで決まるので、結果的にＶｔ
ｈのばらつきも抑えられＶｔｈ輝点の欠陥も激減した。
さらに、従来の単一ゲート構造ＯＦＦＳＥＴ−ＴＦＴ及
び単一ゲート構造のＬＤＤ−ＴＦＴで問題になっていた
ゲート容量のカップリングについても、本発明にかかる
マルチゲート構造のＯＦＦＳＥＴ−ＴＦＴでは２個以上
のＴＦＴ群の中でゲート容量のばらつきは単一のＴＦＴ
間のばらつきよりも小さいので、ゲート容量カップリン
グに起因する輝線欠陥の程度を軽減する事ができた。
チゲート構造ＯＦＦＳＥＴ−ＴＦＴの利点を詳細に説明
する。マルチゲート構造のＯＦＦＳＥＴ−ＴＦＴでは、
等価回路的に直列接続された２個以上のＴＦＴのうち最
もリーク電流値が小さいＴＦＴでリーク電流量が決まる
為、リーク電流のばらつきは激減した。又、一般的にｐ
ｏｌｙ−Ｓｉに対する水素化の状態はＴＦＴの閾電圧
（Ｖｔｈ）に影響する。水素化が進み過ぎるとＴＦＴの
Ｖｔｈが低下し、ゲートオフの状態でも電流が流れる様
になり、従来のＴＦＴでは所謂Ｖｔｈ輝点と呼ばれる輝
点欠陥が発生し問題となっていた。これに対して、本発
明にかかるマルチゲート構造のＯＦＦＳＥＴ−ＴＦＴで
は、Ｖｔｈの値は直列接続された２個以上のＴＦＴのう
ち最もＶｔｈの高いＴＦＴで決まるので、結果的にＶｔ
ｈのばらつきも抑えられＶｔｈ輝点の欠陥も激減した。
さらに、従来の単一ゲート構造ＯＦＦＳＥＴ−ＴＦＴ及
び単一ゲート構造のＬＤＤ−ＴＦＴで問題になっていた
ゲート容量のカップリングについても、本発明にかかる
マルチゲート構造のＯＦＦＳＥＴ−ＴＦＴでは２個以上
のＴＦＴ群の中でゲート容量のばらつきは単一のＴＦＴ
間のばらつきよりも小さいので、ゲート容量カップリン
グに起因する輝線欠陥の程度を軽減する事ができた。
【００３０】オフセット領域を設けない従来のマルチゲ
ート構造ＴＦＴでは、ソース領域及びドレイン領域の不
純物の横方向拡散がｐｏｌｙ−Ｓｉの場合大きいので、
チャネル長を５μｍ以下にすると実効チャネル長は３μ
ｍ以下になる。この為ドレイン端の電界集中が大きくな
りリーク電流が増大する。従って液晶表示装置の高精細
化及び高開口率化にとっては不利である。これに対し、
本発明にかかるマルチゲート構造のＯＦＦＳＥＴ−ＴＦ
Ｔではオフセット領域を設ける事によりリーク電流を減
少させる事ができるので、短チャネル化が可能になる。
即ち本発明によりアクティブマトリクス液晶表示装置の
高精細化及び高開口率化も可能となる。
ート構造ＴＦＴでは、ソース領域及びドレイン領域の不
純物の横方向拡散がｐｏｌｙ−Ｓｉの場合大きいので、
チャネル長を５μｍ以下にすると実効チャネル長は３μ
ｍ以下になる。この為ドレイン端の電界集中が大きくな
りリーク電流が増大する。従って液晶表示装置の高精細
化及び高開口率化にとっては不利である。これに対し、
本発明にかかるマルチゲート構造のＯＦＦＳＥＴ−ＴＦ
Ｔではオフセット領域を設ける事によりリーク電流を減
少させる事ができるので、短チャネル化が可能になる。
即ち本発明によりアクティブマトリクス液晶表示装置の
高精細化及び高開口率化も可能となる。
【００３１】以上に説明した本発明の利点をより明確に
する為、図１３に本発明にかかるマルチゲート構造ＯＦ
ＦＳＥＴ−ＴＦＴのゲート電圧対ドレイン電流曲線を示
す。又、比較の為オフセット領域を有しない従来のマル
チゲート構造ＴＦＴの特性を破線で示す。ソース／ドレ
イン間電圧を５Ｖに設定し、ソース／ゲート間電圧を−
１０〜＋１５Ｖに変化させた。オフセット領域のない従
来のマルチゲート構造ＴＦＴではリーク電流が大きく上
昇するのに対し、本発明のマルチゲート構造ＯＦＦＳＥ
Ｔ−ＴＦＴではリーク電流を低く抑える事が可能であ
る。
する為、図１３に本発明にかかるマルチゲート構造ＯＦ
ＦＳＥＴ−ＴＦＴのゲート電圧対ドレイン電流曲線を示
す。又、比較の為オフセット領域を有しない従来のマル
チゲート構造ＴＦＴの特性を破線で示す。ソース／ドレ
イン間電圧を５Ｖに設定し、ソース／ゲート間電圧を−
１０〜＋１５Ｖに変化させた。オフセット領域のない従
来のマルチゲート構造ＴＦＴではリーク電流が大きく上
昇するのに対し、本発明のマルチゲート構造ＯＦＦＳＥ
Ｔ−ＴＦＴではリーク電流を低く抑える事が可能であ
る。
【００３２】
【発明の効果】以上説明した様に、本発明によれば、薄
膜トランジスタはマルチゲート構造にオフセット領域を
付け加えた構造を有している為、ＴＦＴを微細化しても
リーク電流を低く抑え且つばらつきの少ない状態を容易
に実現できる。この為高精細、高解像度、高開口率のア
クティブマトリクス液晶表示装置を実現できその効果は
絶大なものがある。
膜トランジスタはマルチゲート構造にオフセット領域を
付け加えた構造を有している為、ＴＦＴを微細化しても
リーク電流を低く抑え且つばらつきの少ない状態を容易
に実現できる。この為高精細、高解像度、高開口率のア
クティブマトリクス液晶表示装置を実現できその効果は
絶大なものがある。
【図１】本発明にかかる薄膜半導体装置の実施例を示す
模式的な断面図である。
模式的な断面図である。
【図２】図１に示した実施例の変形例を示す模式的な断
面図である。
面図である。
【図３】同じく図１に示した実施例の他の変形例を示す
模式的な断面図である。
模式的な断面図である。
【図４】本発明にかかる薄膜半導体装置の他の実施例を
示す模式的な平面図である。
示す模式的な平面図である。
【図５】同じく他の実施例を示す模式的な平面図であ
る。
る。
【図６】同じく他の実施例を示す模式的な平面図であ
る。
る。
【図７】本発明にかかる薄膜半導体装置の製造工程図で
ある。
ある。
【図８】同じく製造工程図である。
【図９】同じく製造工程図である。
【図１０】同じく製造工程図である。
【図１１】斜方イオンインプランテーションによるオフ
セットゲートの作成方法を示す説明図である。
セットゲートの作成方法を示す説明図である。
【図１２】本発明にかかる薄膜半導体装置を用いて構成
されたアクティブマトリクス液晶表示装置の一例を示す
斜視図である。
されたアクティブマトリクス液晶表示装置の一例を示す
斜視図である。
【図１３】本発明にかかるマルチゲート構造のＯＦＦＳ
ＥＴ−ＴＦＴのゲート電圧／ドレイン電流特性を示すグ
ラフである。
ＥＴ−ＴＦＴのゲート電圧／ドレイン電流特性を示すグ
ラフである。
【図１４】従来の単一ゲート構造ＯＦＦＳＥＴ−ＴＦＴ
を示す断面図である。
を示す断面図である。
【図１５】従来のマルチゲート構造ＴＦＴを示す断面図
である。
である。
【図１６】従来のマルチゲート構造ＴＦＴを組み込んだ
アクティブマトリクス液晶表示装置の等価回路図であ
る。
アクティブマトリクス液晶表示装置の等価回路図であ
る。
１ 石英基板 ２ チャネル領域 ３ ソース領域 ４ ドレイン−ソース領域 ５ ドレイン領域 ６ オフセット領域 ７ ゲート酸化膜 ８ ゲート窒化膜 ９ ゲート電極 １０ 第１層間絶縁膜 １１ 配線電極 １２ 第２層間絶縁膜 １３ 画素電極
Claims (3)
- 【請求項１】 直列接続された複数個の薄膜トランジス
タからなり、これら複数個の薄膜トランジスタのゲート
電極が共通接続されたマルチゲート構造を有する薄膜半
導体装置において、 前記複数個の薄膜トランジスタのうち、少なくとも１個
はゲート電極がチャネル領域に対してオフセット配置さ
れており、チャネル領域とソース領域又はドレイン領域
との間でオフセット領域が設けられている事を特徴とす
る薄膜半導体装置。 - 【請求項２】 該薄膜トランジスタのソース領域又はド
レイン領域の幅が、オフセット領域中でチャネル領域に
向かって徐々に狭くなる事を特徴とする請求項１記載の
薄膜半導体装置。 - 【請求項３】 所定の間隙を介して対面配置された一対
の基板と、該間隙に保持された液晶層とからなるフラッ
トパネル構造を有し、一方の基板にはマトリクス状に配
列した画素電極及びこの画素電極を駆動する第１の薄膜
トランジスタ素子を含む表示部と、この表示部に接続さ
れるとともに第２の薄膜トランジスタ素子を有する駆動
回路部とが形成されており、他方の基板には対向電極が
形成されているアクティブマトリクス液晶表示装置にお
いて、 前記第１及び第２の薄膜トランジスタ素子の少なくとも
一方は複数のゲート電極が共通接続されたマルチゲート
構造を有するとともに、少なくとも１個のゲート電極が
対応するチャネル領域からオフセット配置されている事
を特徴とするアクティブマトリクス液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19171593A JPH0722627A (ja) | 1993-07-05 | 1993-07-05 | 薄膜半導体装置及びアクティブマトリクス液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19171593A JPH0722627A (ja) | 1993-07-05 | 1993-07-05 | 薄膜半導体装置及びアクティブマトリクス液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722627A true JPH0722627A (ja) | 1995-01-24 |
Family
ID=16279278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19171593A Pending JPH0722627A (ja) | 1993-07-05 | 1993-07-05 | 薄膜半導体装置及びアクティブマトリクス液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722627A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270699A (ja) * | 1997-03-26 | 1998-10-09 | Seiko Epson Corp | 薄膜トランジスタ及びそれを用いた液晶表示装置及びｃｍｏｓ回路 |
| US6580129B2 (en) * | 2000-01-07 | 2003-06-17 | Seiko Epson Corporation | Thin-film transistor and its manufacturing method |
| JP2004326806A (ja) * | 2003-04-25 | 2004-11-18 | Samsung Electronics Co Ltd | イメージ認識装置及びこれを有する液晶表示装置 |
| US6885027B2 (en) | 1994-06-02 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US6897477B2 (en) | 2001-06-01 | 2005-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and display device |
| KR100567424B1 (ko) * | 1997-10-30 | 2006-10-31 | 히타치 데바이스 엔지니어링 가부시키가이샤 | 액정표시장치 |
| KR100856864B1 (ko) * | 2001-09-24 | 2008-09-04 | 엘지디스플레이 주식회사 | 액정표시장치용 박막트랜지스터의 제조방법 및 그 제조방법에 따른 박막트랜지스터 |
| JP2009515311A (ja) * | 2005-11-10 | 2009-04-09 | 韓國電子通信研究院 | アクティブマトリックス電界放出ディスプレイ |
| JP2011257747A (ja) * | 2010-05-12 | 2011-12-22 | Semiconductor Energy Lab Co Ltd | 電気光学表示装置およびその表示方法 |
| JP2011257748A (ja) * | 2010-05-12 | 2011-12-22 | Semiconductor Energy Lab Co Ltd | 電気光学表示装置およびその表示方法 |
| JP2013046028A (ja) * | 2011-08-26 | 2013-03-04 | National Institute Of Advanced Industrial & Technology | 電子装置 |
| US8625038B2 (en) | 2001-06-04 | 2014-01-07 | Gold Charm Limited | Method for setting transistor operating point and circuit therefor, method for changing signal component value and active-matrix liquid crystal display device |
-
1993
- 1993-07-05 JP JP19171593A patent/JPH0722627A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885027B2 (en) | 1994-06-02 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US7148506B2 (en) | 1994-06-02 | 2006-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| JPH10270699A (ja) * | 1997-03-26 | 1998-10-09 | Seiko Epson Corp | 薄膜トランジスタ及びそれを用いた液晶表示装置及びｃｍｏｓ回路 |
| KR100567424B1 (ko) * | 1997-10-30 | 2006-10-31 | 히타치 데바이스 엔지니어링 가부시키가이샤 | 액정표시장치 |
| US6580129B2 (en) * | 2000-01-07 | 2003-06-17 | Seiko Epson Corporation | Thin-film transistor and its manufacturing method |
| US8575696B2 (en) | 2001-06-01 | 2013-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and display device |
| US9362410B2 (en) | 2001-06-01 | 2016-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and display device |
| US6897477B2 (en) | 2001-06-01 | 2005-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and display device |
| US7214986B2 (en) | 2001-06-01 | 2007-05-08 | Semiconductor Energy Laboratory Co. Ltd. | Semiconductor device, manufacturing method thereof, and display device |
| US9219157B2 (en) | 2001-06-01 | 2015-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and display device |
| US8625038B2 (en) | 2001-06-04 | 2014-01-07 | Gold Charm Limited | Method for setting transistor operating point and circuit therefor, method for changing signal component value and active-matrix liquid crystal display device |
| KR100856864B1 (ko) * | 2001-09-24 | 2008-09-04 | 엘지디스플레이 주식회사 | 액정표시장치용 박막트랜지스터의 제조방법 및 그 제조방법에 따른 박막트랜지스터 |
| JP4523327B2 (ja) * | 2003-04-25 | 2010-08-11 | 三星電子株式会社 | イメージ認識装置及びこれを有する液晶表示装置 |
| JP2004326806A (ja) * | 2003-04-25 | 2004-11-18 | Samsung Electronics Co Ltd | イメージ認識装置及びこれを有する液晶表示装置 |
| JP2009515311A (ja) * | 2005-11-10 | 2009-04-09 | 韓國電子通信研究院 | アクティブマトリックス電界放出ディスプレイ |
| JP2011257747A (ja) * | 2010-05-12 | 2011-12-22 | Semiconductor Energy Lab Co Ltd | 電気光学表示装置およびその表示方法 |
| JP2011257748A (ja) * | 2010-05-12 | 2011-12-22 | Semiconductor Energy Lab Co Ltd | 電気光学表示装置およびその表示方法 |
| US9064473B2 (en) | 2010-05-12 | 2015-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device and display method thereof |
| US9478185B2 (en) | 2010-05-12 | 2016-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device and display method thereof |
| JP2013046028A (ja) * | 2011-08-26 | 2013-03-04 | National Institute Of Advanced Industrial & Technology | 電子装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2666103B2 (ja) | 薄膜半導体装置 | |
| US5412493A (en) | Liquid crystal display device having LDD structure type thin film transistors connected in series | |
| US8253202B2 (en) | Thin film transistor substrate and method of manufacturing the same | |
| JP3522216B2 (ja) | 薄膜トランジスタおよびその製造方法ならびに液晶表示装置 | |
| JP3338481B2 (ja) | 液晶表示装置 | |
| JP3343160B2 (ja) | 液晶表示装置 | |
| US8158980B2 (en) | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor | |
| US20020014624A1 (en) | Semiconductor device | |
| US7589383B2 (en) | Thin film semiconductor device and method of manufacturing the same | |
| US5703382A (en) | Array having multiple channel structures with continuously doped interchannel regions | |
| US5767531A (en) | Thin-film transistor, method of fabricating the same, and liquid-crystal display apparatus | |
| JPH0722627A (ja) | 薄膜半導体装置及びアクティブマトリクス液晶表示装置 | |
| JPH07263705A (ja) | 薄膜トランジスタ | |
| JPH10256554A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH06317812A (ja) | アクティブマトリクス素子及びその製造方法 | |
| JPH10268254A (ja) | 液晶表示装置 | |
| JPH098314A (ja) | 薄膜トランジスタ | |
| JPH04362616A (ja) | アクティブマトリクスパネル | |
| JP3128939B2 (ja) | 薄膜トランジスタ | |
| JP2005311037A (ja) | 半導体装置およびその製造方法 | |
| JP2007157986A (ja) | トランジスタを備えた装置 | |
| JPH0864830A (ja) | アクティブマトリクス基板およびその製造方法 | |
| JP3261785B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2904188B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0786609A (ja) | マルチゲート半導体素子 |