KR100637318B1 - 액티브매트릭스패널 - Google Patents

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KR100637318B1
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야요이 나카무라
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가시오게산키 가부시키가이샤
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Abstract

본 발명은 액티브매트릭스패널에 관한 것으로서,
본 발명의 액티브매트릭스패널은 복수의 주사라인(2)과, 복수의 데이터라인(3)과, 각각이 상기 주사라인(2) 및 상기 데이터라인(3)에 접속된 복수의 스위칭소자(4, 5)를 구비하고,
상기 스위칭소자(4, 5, 44, 45)는 각각 굴곡부에서 굴곡된 공유의 소스·드레인영역(13a)과, 상기 소스·드레인영역(13a)의 일단측 및 타단측에 형성된 한쪽 및 다른쪽의 채널영역(13b)과, 상기 한쪽의 채널영역(13b)에 인접하여 형성된 소스영역(13d) 및 상기 다른쪽의 채널영역(13b)에 인접하여 형성된 드레인영역(13d)을 갖는 반도체박막(13, 54)과; 해당 반도체박막(13, 54)의 일면측에 배치된 게이트절연막(14, 53)과, 상기 한쪽 및 다른쪽의 채널영역(13b)상에 대응하는 상기 게이트절연막(14, 53)상의 영역에 배치된 게이트전극(15, 16, 51, 52)을 포함하는 것을 특징으로 한다.
주사라인, 데이터라인, 반도체박막, 채널영역, 게이트전극, 층간절연막

Description

액티브매트릭스패널{ACTIVE MATRIX PANEL}
도 1은 본 발명의 제 1 실시형태로서의 액정표시장치에 있어서의 액티브매트릭스패널의 주요부의 투과평면도.
도 2A는 도 1의 Ⅱ A-Ⅱ A선을 따르는 단면도.
도 2B는 도 1의 Ⅱ B-Ⅱ B선을 따르는 단면도.
도 3A∼도 3C는 도 1에 나타내는 박막트랜지스터의 부분을 설명하기 위해 나타내는 평면도.
도 4는 도 1, 도 2A 및 도 2B에 나타내는 액티브매트릭스패널의 제조시에 당초의 공정의 단면도.
도 5는 도 4에 계속되는 공정의 단면도.
도6은 도 5에 계속되는 공정의 단면도.
도 7은 도 6에 계속되는 공정의 단면도.
도 8은 도 7에 계속되는 공정의 단면도.
도 9는 본 발명의 제 2 실시형태로서의 액정표시장치에 있어서의 액티브매트릭스패널의 주요부의 투과평면도.
도 10A는 도 9의 X A-X A선을 따르는 단면도.
도 10B는 도 9의 X B-X B선을 따르는 단면도.
도 11은 본 발명의 제 3 실시형태로서의 액정표시장치에 있어서의 액티브매트릭스패널의 주요부의 투과평면도.
도 12A는 도 11의 ⅩⅡ A-ⅩⅡ A선을 따르는 단면도.
도 12B는 도 11의 ⅩⅡ B-ⅩⅡ B선을 따르는 단면도.
도 13은 도 11, 도 12A 및 도 12B에 나타내는 액티브매트릭스패널의 제조시에 당초의 공정의 단면도.
도 14는 도 13에 계속되는 공정의 단면도.
도 15는 도 14에 계속되는 공정의 단면도.
도 16은 도 15에 계속되는 공정의 단면도이다.
※도면의 주요부분에 대한 부호의 설명
1, 41: 유리기판 2, 42: 주사라인
3, 43: 데이터라인 3a, 60: 드레인전극
4, 5, 44, 45: 박막트랜지스터 6, 46: 화소전극
7, 47: 보조용량전극 7b, 7c, 47b, 47c:전극부
13, 54: 반도체박막
13a: n형 불순물저농도영역(소스·드레인영역)
13b: 채널영역 13c: n형 불순물저농도영역
13d: n형 불순물고농도영역(드레인영역: 소스영역)
14, 53: 게이트절연막 15, 16, 51, 52: 게이트전극
18, 63: 층간절연막 19, 62: 소스전극
21, 23: 콘택트홀 22, 64: 오버코트막
55, 56: 채널보호막 57, 58, 59: 콘택트층
액정표시장치에 있어서의 액티브매트릭스패널에는 매트릭스상으로 설치된 주사라인과 데이터라인의 각 교점 근처에 박막트랜지스터를 양라인에 접속시켜서 설치하고, 각 박막트랜지스터에 화소전극을 접속시킨 것이 있다. 이와 같은 액티브매트릭스패널에 있어서, 박막트랜지스터의 ON전류를 저하시키는 일 없이 OFF전류를 대폭으로 감소시키기 위해 특개소58-171860호 공보(제 6 도(a))에 도시되어 있는 바와 같이, 예를 들면 매트릭스상으로 설치된 주사라인과 데이터라인의 각 교점 근처에 2개의 박막트랜지스터를 가로방향으로 직렬접속시켜서 설치한 것이 있다.
그런데 상기 종래의 액티브매트릭스패널에서는 매트릭스상으로 설치된 주사라인과 데이터라인의 각 교점 근처에 2개의 박막트랜지스터를 가로방향으로 단지 단순하게 직렬접속시켜서 설치하고 있기 때문에, 2개의 박막트랜지스터의 가로방향으로 차지하는 배치공간이 크게 되고, 더 나아가서는 화소피치를 작게 하는 경우의 지장이 되고, 또는 개구율이 작게 되어 버린다는 문제가 있었다.
그래서 본 발명은 2개의 박막트랜지스터의 가로방향으로 차지하는 배치공간을 작게 할 수 있는 액티브매트릭스패널을 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해 이루어진 것으로, 복수의 주사라인(2)과, 복수의 데이터라인(3)과, 각각이 상기 주사라인(2) 및 상기 데이터라인(3)에 접속된 복수의 스위칭소자(4, 5)를 구비하고,
상기 스위칭소자(4, 5, 44, 45)는 각각 굴곡부에서 굴곡된 공유의 소스·드레인영역(13a)과, 상기 소스·드레인영역(13a)의 일단측 및 타단측에 형성된 한쪽 및 다른쪽의 채널영역(13b)과, 상기 한쪽의 채널영역(13b)에 인접하여 형성된 소스영역(13d) 및 상기 다른쪽의 채널영역(13b)에 인접하여 형성된 드레인영역(13d)을 갖는 반도체박막(13, 54)과; 해당 반도체박막(13, 54)의 일면측에 배치된 게이트절연막(14, 53)과; 상기 한쪽 및 다른쪽의 채널영역(13b)상에 대응하는 상기 게이트절연막(14, 53)상의 영역에 배치된 게이트전극(15, 16, 51, 52)을 포함하는 것을 특징으로 하는 액티브매트릭스패널을 제공하는 것이다.
(제 1 실시형태)
도 1은 본 발명의 제 1 실시형태로서의 액정표시장치에 있어서의 액티브매트릭스패널의 주요부의 투과평면도를 나타낸다. 이 액티브매트릭스패널은 유리기판(1)을 구비하고 있다. 유리기판(1)의 상면측에는 주사라인(2) 및 데이터라인(3)이 매트릭스상으로 설치되고, 그 각 교점 근처에는 직렬접속된 2개의 박막트랜지스터(스위칭소자)(4, 5)화소전극(6) 및 보조용량전극(7)이 설치되어 있다. 여기에서 도 1을 명확하게 하는 목적에서 각 화소전극(6)의 가장자리부에 비스듬한 짧은 실선의 해칭이 기입되어 있다.
화소전극(6)의 좌우양측의 가장자리부는 그 좌우양측에 배치된 데이터라인(3)에 중첩되어 있다. 보조용량전극(7)은 도 1에 있어서, 주사라인(2)과 평행하게 배치된 직선상의 전극부(7a)와, 좌측의 데이터라인(3)과 평행하게 배치된 장방형상의 전극부(7b)와, 우측의 데이터라인(3)과 평행하게 배치된 장방형상의 전극부(7c)를 구비하고 있다.
이 경우 전극부(7a)는 그 상반부가 화소전극(6)의 하변부와 중첩되어 있다. 전극부(7b)는 해당 화소의 화소전극(6)의 왼쪽가장자리부, 해당 화소에 인접하는 좌측의 화소의 화소전극(6)의 오른쪽가장자리부와 중첩되고, 또한 해당 화소의 화소전극(6)과, 해당 화소에 인접하는 좌측의 화소의 화소전극(6)의 사이에 상기 양화소전극(6)의 가장자리부에 중첩되어 배치된 데이터라인(3)에 중첩되어 있다.
전극부(7c)는 해당 화소의 화소전극(6)의 오른쪽가장자리부, 해당 화소에 인접하는 우측의 화소의 화소전극(6)의 왼쪽가장자리부와 중첩되고, 또한 해당 화소의 화소전극(6)과 해당 화소에 인접하는 우측의 화소의 화소전극(6)의 사이에 상기 양화소전극(6)의 가장자리부에 중첩되어 배치된 데이터라인(3)에 중첩되어 있다.
또 후에 설명하는데, 전극부(7b, 7c)는 두께방향에 있어서, 즉 도 1에 있어서의 지면수직방향에 있어서 화소전극(6)과 데이터라인(3)의 사이에 배치되어 있다.(도 2B 참조). 그리고 전극부(7b, 7c)의 폭(주사라인(2)과 평행한 방향의 길이)은 데이터라인(3)의 폭보다도 어느 정도 크게 되어 있다. 이것은 전극부(7b, 7c)의 형성시에 주사라인(2)과 평행한 방향의 위치어긋남이 있어도 전극부(7b, 7c)에 의해서 데이터라인(3)을 확실하게 덮어 데이터라인(3)이 화소전극(6)과 직접대향하지 않도록 하기위함이다.
다음으로 이 액티브매트릭스패널의 구체적인 구조에 대해서 설명한다. 도 2A는 도 1의 Ⅱ A-Ⅱ A선을 따르는 단면도를 나타내고, 도 2B는 도 1의 Ⅱ B-ⅡB선을 따르는 단면도를 나타낸다. 유리기판(1)의 상면에는 제 1 및 제 2 하지절연막(11, 12)이 설치되어 있다. 제 2 하지절연막(12)의 상면의 소정의 부분에는 폴리실리콘 등의 반도체박막(13)이 설치되어 있다.
반도체박막(13)은 도 3A에 나타내는 바와 같이 평면형상이 대략 중앙부에서 직각으로 굴곡된 대략 L자형상이고, 굴곡부를 포함하는 그 근처가 n형 불순물저농도영역(13a)으로 되고, 그 양측을 진성영역으로 이루어지는 채널영역(13b)으로 되며, 각 채널영역(13b)의 타단측을 n형 불순물저농도영역(13c)(복수)으로 되고, 각 n형 불순물저농도영역(13c)의 타단측을 n형 불순물고농도영역(복수)(13d)으로 되어 있다.
상기에 있어서, 반도체박막(13)에 있어서의 일단측의 n형 불순물고농도영역(단수)(13d)이 한쪽의 박막트랜지스터의 소스·드레인영역이고, 타단측의 n형 불순물고농도영역(단수)(13d)이 다른쪽의 박막트랜지스터의 소스·드레인영역이며, n형 불순물저농도영역(단수)(13a)이, 2개의 박막트랜지스터에 공통의 소스·드레인영역이다.
반도체박막(13)을 포함하는 제 2 하지절연막(12)의 상면에는 게이트절연막(14)이 설치되어 있다. 반도체박막(13)의 2개의 채널영역(13b)상에 있어서의 게이트절연막(14)의 상면에는 게이트전극(15, 16)이 설치되어 있다. 이 경우 도 3B에 나타내는 바와 같이, 게이트전극(15와 16)은 섬형상으로 일체적으로 형성되고, 그 평면형상이 대략 중앙부에서 직각으로 굴곡된 대략 L자형상으로 되며, 한쪽측의 게이트전극(15)은 데이터라인(3)과 평행하게 연장되고, 다른쪽측의 게이트전극(16)은 한쪽측의 게이트전극(15)에 직교하는 방향으로 연장되어 있다. 여기에서 섬형상이란 다른 요소와는 물리적으로 분리되어 있다라는 이유이며, 이하에 있어서 마찬가지의 정의에서 이용된다.
게이트절연막(14)의 상면의 소정의 부분에는, 도 3B에도 나타내는 바와 같이 데이터라인(3)이 설치되어 있다. 데이터라인(3)의 일부에 의해서 구성되어 있는 드레인전극(3a)은 게이트절연막(14)에 설치된 콘택트홀(17)을 통하여 반도체박막(13)의 한쪽의 n형 불순물고농도영역(13d)에 접속되어 있다.
게이트전극(15, 16) 및 데이터라인(3) 및 게이트절연막(14)의 상면에는 층간절연막(18)이 설치되어 있다. 층간절연막(18)의 상면의 소정의 부분에는, 도 3C에 나타내는 바와 같이 소스전극(19)이 섬형상으로 설치되어 있다. 소스전극(19)은 층간절연막(18) 및 게이트절연막(14)에 설치된 콘택트홀(20)을 통하여 반도체박막(13)의 다른쪽의 n형 불순물고농도영역(13d)에 접속되어 있다.
층간절연막(18)의 상면에는, 도 3C에 나타내는 바와 같이 주사라인(2)이 설치되어 있다. 주사라인(2)은 층간절연막(18)에 설치된 콘택트홀(21)을 통하여 게 이트전극(15, 16)에 접속되어 있다. 이 경우 도 1에 나타내는 바와 같이, 게이트전극(16)은 주사라인(2)과 서로 겹치는 위치에 설치되고, 게이트전극(15)은 주사라인(2)으로부터 해당 주사라인(2)에 수직인 방향에 해당 화소의 화소전극(6)과 반대측을 향하여 연장되어 있다.
층간절연막(18)의 상면의 다른 부분에는 보조용량전극(7)이 설치되어 있다. 이 경우 도 1에 나타내는 바와 같이, 보조용량전극(7)의 전극부(7b, 7c)는 데이터라인(3)상에 있어서의 층간절연막(18)상에 설치되어 있다. 보조용량전극(7), 소스전극(19) 및 층간절연막(18)의 상면에는 오버코트막(22)이 설치되어 있다. 오버코트막(22)의 상면에는 화소전극(6)이 설치되어 있다. 화소전극(6)은 오버코트막(22)에 설치된 콘택트홀(23)을 통하여 소스전극(19)에 접속되어 있다.
여기에서 한쪽측의 게이트전극(15)을 갖는 박막트랜지스터(4)와, 다른쪽측의 게이트전극(16)을 갖는 박막트랜지스터(5)는 반도체박막(13)의 대략 중앙부의 n형 불순물저농도영역(13a)을 소스·드레인영역으로서 공유하고, 이 공유하는 n형 불순물저농도영역(13a)을 통하여 직렬접속되어 있다. 그리고 이 직렬접속된 박막트랜지스터(4, 5)는 반도체박막(13)의 한쪽의 n형 불순물고농도영역(13d)에 접속된 1개의 드레인전극(3a)과, 반도체박막(13)의 다른쪽의 n형 불순물고농도영역(13d)에 접속된 1개의 소스전극(19)을 구비하고 있다.
또한 상기에 있어서 화소전극(6)과 데이터라인(3)의 사이에 보조용량전극(7)을 데이터라인(3)보다도 폭넓게 형성한 구조로 하고 있는데, 이것은 화소전극과 데이터라인을 중첩시켜서 배치하면 양자간에 결합용량이 형성되고, 수직크로스토크로 일컬어지는 표시의 테일링(tailing)현상이 발생하기 때문에 이 사이에 공통전위(접지전위)인 보조용량전극을 배치함으로써 결합용량의 발생을 방지한다라는 효과를 이룬다. 여기에서 보조용량전극(7)이 데이터라인(3)보다도 폭넓게 되어 있기 때문에, 보조용량전극(7)과 데이터라인(3)의 위치맞춤에 어긋남이 발생한 경우라도 양자의 결합용량의 발생을 확실하게 방지할 수 있다.
다음으로 상기 구성의 액티브매트릭스패널의 제조방법의 한 예에 대하여 설명한다. 우선 도 4에 나타내는 유리기판(1)의 상면에 플라즈마CVD법에 의해 질화실리콘으로 이루어지는 제 1 하지절연막(11), 산화실리콘으로 이루어지는 제 2 하지절연막(12) 및 비정질실리콘박막(31)을 연속하여 성막한다. 다음으로 엑시머레이저를 조사함으로써 비정질실리콘박막(31)을 다결정화하여 폴리실리콘으로 이루어지는 반도체박막(32)으로 한다.
다음으로 도 5에 나타내는 바와 같이, 반도체박막(32)의 상면에 도 2에 나타내는 반도체박막(13)의 n형 불순물고농도영역(13d)형성영역에 대응하는 부분에 개구부(33a)를 갖는 레지스트패턴(33)을 형성한다. 다음으로 레지스트패턴(33)을 마스크로서 반도체박막(32)에 n형 불순물을 고농도로 주입한다. 다음으로 레지스트패턴(33)을 박리한다.
다음으로 반도체박막(32)을 패터닝함으로써 도 6에 나타내는 바와 같이, 제 2 하지절연막(12)의 상면의 소정의 부분에 반도체박막(13)을 형성한다. 이 상태에서는 반도체박막(13)의 양단부는 n형 불순물고농도영역(13d)으로 되어 있다. 다음으로 반도체박막(13)을 포함하는 제 2 하지절연막(12)의 상면에 플라즈마CVD법에 의해 산화실리콘으로 이루어지는 게이트절연막(14)을 성막한다. 다음으로 반도체박막(13)의 한쪽의 n형 불순물고농도영역(13d)상에 있어서의 게이트절연막(14)에 콘택트홀(17)을 형성한다.
다음으로 게이트절연막(14)의 상면에 스퍼터법에 의해 A1 등으로 이루어지는 금속막을 성막하고, 포토리소그래피기술에 의해 패터닝하여 도 3B에 나타내는 대략 L자형상의 게이트전극(15, 16)을 형성하고, 또한 데이터라인(3)을 형성한다. 이 상태에서는 데이터라인(3)의 일부에 의해서 구성되는 드레인전극(3a)은 콘택트홀(17)을 통하여 반도체박막(13)의 한쪽의 n형 불순물고농도영역(13d)에 접속되어 있다.
다음으로 도 7에 나타내는 바와 같이, 게이트전극(15, 16)을 마스크로서 n형 불순물을 저농도로 주입한다. 그러면 반도체박막(13)의 2개의 게이트전극(15, 16)간의 영역은 n형 불순물저농도영역(13a)으로 되고, 게이트전극(15, 16)하의 영역은 진성영역으로 이루어지는 채널영역(13b)으로 되며, 그 양측은 n형 불순물저농도영역(13c)으로 되고, 그 양측은 n형 불순물고농도영역(13d)으로 된다. 다음으로 질소가스분위기 중에 있어서, 500℃정도의 온도에서 1시간정도의 어닐처리를 실시하며, 주입불순물의 활성화를 실시한다.
다음으로 도 8에 나타내는 바와 같이, 게이트전극(15, 16), 데이터라인(3) 및 게이트절연막(14)의 상면에 플라즈마CVD법에 의해 질화실리콘으로 이루어지는 층간절연막(18)을 성막한다. 다음으로 반도체박막(13)의 다른쪽의 n형 불순물고농도영역(13d)상에 있어서의 층간절연막(18) 및 게이트절연막(14)에 콘택트홀(20)을 형성한다.
다음으로 층간절연막(18)의 상면에 스퍼터법에 의해 A1막 및 ITO콘택트용의 Cr막(또는 Mo막)을 이 차례로 연속하여 성막하고, 이들 A1막 및 Cr막(또는 Mo막)을 패터닝함으로써 주사라인(2), 소스전극(19) 및 보조용량전극(7)을 형성한다. 이 상태에서는 소스전극(19)은 콘택트홀(20)을 통하여 반도체박막(13)의 다른쪽의 n형 불순물고농도영역(13d)에 접속되어 있다.
다음으로 도 2에 나타내는 바와 같이, 소스전극(19) 및 층간절연막(18)의 상면에 플라즈마CVD법에 의해 질화실리콘으로 이루어지는 오버코트막(22)을 성막한다. 다음으로 소스전극(19)상에 있어서의 오버코트막(22)에 콘택트홀(23)을 형성한다. 다음으로 오버코트막(22)의 상면에 스퍼터법에 의해 ITO막을 성막하고, 해당 ITO막을 패터닝함으로써 화소전극(2)을 콘택트홀(23)을 통하여 소스전극(19)에 접속시켜서 형성한다. 그 결과 도 1 및 도 2에 나타내는 액티브매트릭스패널이 얻어진다.
이와 같이 하여 얻어진 액티브매트릭스패널에서는 직렬접속되어 설치된 2개의 박막트랜지스터(4, 5)의 각 게이트전극(15, 16)을 대략 L자형상의 게이트전극의 한쪽측의 게이트전극과 다른쪽측의 게이트전극에 의해서 형성하고 있기 때문에, 2개의 박막트랜지스터(4, 5)를 가로방향으로 단지 단순하게 직렬접속시켜서 설치하는 경우와 비교하여, 2개의 박막트랜지스터(4, 5)의 가로방향으로 차지하는 배치공간을 작게 할 수 있고, 이것에 동반하여 화소피치를 작게 하는 것 또는 개구율을 크게 하는 것이 가능하게 된다.
또 이와 같이 하여 얻어진 액티브매트릭스패널을 구비한 액정표시장치에서는 화소전극(6)의 가장자리부와 데이터라인(3)의 사이에 데이터라인(3)의 폭보다도 넓은 보조용량전극(7)의 전극부(7b, 7c)를 설치하고 있기 때문에, 이 전극부(7b, 7c)에 의해 화소전극(6)의 가장자리부와 데이터라인(3)의 사이에 결합용량이 발생하는 것을 확실하게 방지할 수 있고, 따라서 수직크로스토크가 발생하지 않도록 할 수 있어 표시특성을 향상할 수 있다.
(제 2 실시형태)
도 9는 본 발명의 제 2 실시형태로서의 액정표시장치에 있어서의 액티브매트릭스패널의 주요부의 투과평면도를 나타내고, 도 10A는 도 9의 Ⅹ A-Ⅹ A선을 따르는 단면도를 나타내고, 도 10B는 Ⅹ B-Ⅹ B선을 따르는 단면도를 나타낸다. 또한 이경우도 도 9를 명확하게 하는 목적에서 각 화소전극(6)의 가장자리부에 비스듬한 짧은 실선의 해칭이 기입되어 있다.
다음으로 이 액티브매트릭스패널에 있어서, 도 1 및 도 2에 나타내는 경우와 다른점에 대해서 설명한다. 1개의 다른점은 층간절연막(18)을 생략하고, 반도체박막(13)의 한쪽의 n형 불순물고농도영역(13d)의 상면을 포함하는 제 2 하지절연막(12)의 상면에 드레인전극(3a)을 겸한 데이터라인(3)을 형성하며, 반도체박막(13)의 다른쪽의 n형 불순물고농도영역(단수)(13d)의 상면 및 n형 불순물고농도영역(13d)의 근처의 제 2 하지절연막(12)의 상면에 섬형상의 소스전극(19)을 형성하고, 오버코트막(22)의 상면에 형성된 화소전극(6)을 오버코트막(22) 및 게이트절연막 (14)에 형성된 콘택트홀(23)을 통하여 소스전극(19)에 접속시킨 점이다.
또 1개의 다른 점은 게이트절연막(14)의 상면의 소정의 부분에 다른쪽의 게이트전극(16)을 겸한 주사라인(2)을 형성하고, 주사라인(2)의 소정의 부분으로부터 수직으로 연장된 부분에 의해서 한쪽의 게이트전극(15)을 형성한 점이다. 따라서 이 경우도 게이트전극(15, 16)은 대략 L자형상의 게이트전극의 한쪽측의 게이트전극과 다른쪽측의 게이트전극으로 이루어져 있다.
(제 3 실시형태)
상기 각 실시형태에서는 본 발명을 폴리실리콘으로 이루어지는 반도체박막트랜지스터를 구비한 액티브매트릭스패널에 가장 적절한 코플라나형에 적용한 경우에 대해서 설명했는데, 이것에 한정되지 않고, 비정질실리콘으로 이루어지는 박막트랜지스터를 구비한 액티브매트릭스패널에 가장 적절한 역스태거형에도 적용할 수 있다.
도 11은 본 발명의 제 3 실시형태로서의 액정표시장치에 있어서의 역스태거형 구조의 박막트랜지스터를 구비한 액티브매트릭스패널의 주요부의 투과평면도를 나타낸다. 이 액티브매트릭스패널은 유리기판(41)을 구비하고 있다. 유리기판(41)의 상면측에는 주사라인(42) 및 데이터라인(43)이 매트릭스상으로 설치되고, 그 각 교점 근처에는 직렬접속된 2개의 박막트랜지스터(44, 45), 화소전극(46) 및 보조용량전극(47)이 설치되어 있다. 여기에서 도 11을 명확하게 하는 목적에서 각 화소전극(46)의 가장자리부에 비스듬한 짧은 실선의 해칭이 기입되어 있다.
화소전극(46)의 좌우양측의 가장자리부는 그 좌우양측에 배치된 데이터라인 (43)에 중첩되어 있다. 보조용량전극(47)은 도 11에 있어서, 주사라인(42)과 평행하게 배치된 직선상의 전극부(47a)와 좌측의 데이터라인(43)과 평행하게 배치된 장방형상의 전극부(47b)와 우측의 데이터라인(43)과 평행하게 배치된 장방형상의 전극부(47c)를 구비하고 있다. 이 경우 전극부(47a)는 화소전극(46)의 하변부와 중첩되어 있다. 전극부(47b, 47c)는 좌우방향에 인접하는 화소전극(46)의 서로 대향하는 변부 및 그 사이에 배치된 데이터라인(43)과 중첩되어 있다.
또 후에 설명하는데, 전극부(47b, 47c)는 두께방향에 있어서, 즉 도 11에 있어서의 지면수직방향에 있어서 화소전극(46)과 데이터라인(43)의 사이에 배치되어 있다(도 12A 참조). 그리고 전극부(47b, 47c)의 폭(주사라인(42)과 평행한 방향의 길이)은 데이터라인(43)의 폭보다도 어느 정도 크게 되어 있다. 이것은 전극부(47b, 47c)의 형성시에 주사라인(42)과 평행방향의 위치어긋남이 있어도 전극부(47b, 47c)에 의해서 데이터라인(43)을 확실하게 덮어 데이터라인(43)이 화소전극(46)과 직접대향하지 않도록 하기위함이다.
다음으로 이 액티브매트릭스패널의 구체적인 구조에 대해서 설명한다. 도 12A는 도 11의 ⅩⅡ A-ⅩⅡ A선을 따르는 단면도를 나타내고, 도 12B는 ⅩⅡ B-ⅩⅡB선을 따르는 단면도를 나타낸다. 유리기판(41)의 상면의 소정의 부분에는 다른쪽의 게이트전극(52)을 겸한 주사라인(42)이 설치되고, 주사라인(42)의 소정의 부분으로부터 한쪽의 게이트전극(51)이 수직으로 연장되어 있다. 따라서 이 경우도 게이트전극(51, 52)은 대략 L자형상의 게이트전극의 한쪽측의 게이트전극과 다른쪽측의 게이트전극으로 이루어져 있다.
게이트전극(51, 52) 및 주사라인(42)을 포함하는 유리기판(41)의 상면에는 게이트절연막(53)이 설치되어 있다. 게이트전극(51, 52)상에 있어서의 게이트절연막(53)의 상면의 소정의 부분에는 진성비정질실리콘박막(반도체박막)(54)이 설치되어 있다. 게이트전극(51, 52)상에 있어서의 진성비정질실리콘박막(54)의 상면에는 채널보호막(55, 56)이 설치되어 있다.
채널보호막(55, 56)의 상면 양측, 그 사이 및 그 양측에 있어서의 진성비정질실리콘박막(54)의 상면에는 n형 비정질실리콘으로 이루어지는 콘택트층(57, 58, 59)이 설치되어 있다. 콘택트층(57, 58, 59)의 상면에는 드레인전극(60), 공통의 소스·드레인전극(61) 및 소스전극(62)이 설치되어 있다.
여기에서 한쪽측의 게이트전극(51)을 갖는 박막트랜지스터(44)와, 다른쪽측의 게이트전극(52)을 갖는 박막트랜지스터(45)라는 것은 공유의 소스·드레인전극(61), 그 아래에 설치된 콘택트층(58) 및 그 아래에 설치된 반도체박막(54)을 공유하며, 이 공유하는 부분을 통하여 직렬접속되어 있다. 그리고 이 직렬접속된 박막트랜지스터(44, 45)는 1개의 드레인전극(60)과 1개의 소스전극(62)을 구비하고 있다.
게이트절연막(53)의 상면에는 데이터라인(43)이 설치되어 있다. 이 경우, 데이터라인(43)은 반도체박막(43a), n비정질실리콘층(43b) 및 금속층(43c)의 3층구조로 되어 있다. 즉 데이터라인(43)도 박막트랜지스터(44, 45)와 동일의 구조이고, 드레인전극(60), 그 아래에 설치된 콘택트층(57) 및 그 아래에 설치된 반도체 박막(54)이 적층된 3층구조를 갖는다.
박막트랜지스터(44, 45) 및 데이터라인(43)을 포함하는 게이트절연막(53)의 상면에는 층간절연막(63)이 설치되어 있다. 층간절연막(63)의 상면에는 보조용량전극(47)이 설치되어 있다. 보조용량전극(47) 및 층간절연막(63)의 상면에는 오버코트막(64)이 설치되어 있다. 오버코트막(64)의 상면에는 화소전극(46)이 설치되어 있다. 화소전극은 오버코트막(64) 및 층간절연막(63)에 설치된 콘택트홀(65)을 통하여 소스전극(62)에 접속되어 있다.
다음으로 상기 구성의 액티브매트릭스패널의 제조방법 한 예에 대하여 설명한다. 우선 도 13에 나타내는 바와 같이, 유리기판(41)의 상면에 스퍼터법에 의해 Cr등으로 이루어지는 금속막을 성막하고, 해당 금속막을 패터닝함으로써 게이트전극(51, 52)을 포함하는 주사라인(42)을 형성한다.
다음으로 게이트전극(51, 52) 및 주사라인(42)을 포함하는 유리기판(41)의 상면에 플라즈마CVD법에 의해 질화실리콘으로 이루어지는 게이트절연막(53), 진성비정질실리콘으로 이루어지는 반도체박막(71) 및 질화실리콘층(72)을 연속하여 성막하고, 질화실리콘층(72)을 패터닝함으로써 채널보호막(55, 56)을 형성한다.
다음으로 도 14에 나타내는 바와 같이 채널보호막(55, 56)을 포함하는 반도체박막(71)의 상면에 플라즈마CVD법에 의해 n형 비정질실리콘으로 이루어지는 불순물고농도반도체박막(73)을 성막한다. 다음으로 불순물고농도반도체박막(73)의 상면에 스퍼터법에 의해 Cr등으로 이루어지는 금속층(74)을 성막한다.
다음으로 금속층(74), 불순물고농도반도체박막(73) 및 반도체박막(71)을 연 속하여 패터닝함으로써 도 15에 나타내는 바와 같이 박막트랜지스터(44, 45)형성영역에 드레인전극(60), 공통의 소스·드레인전극(61), 소스전극(62), 콘택트층(57, 58, 59) 및 진성반도체박막(54)을 형성한다. 또 이 때 동시에 데이터라인(43)형성영역에 금속층(43c), 불순물고농도반도체박막(43b) 및 진성반도체박막(43a)으로 이루어지는 3층구조의 데이터라인(43)을 형성한다.
다음으로 도 16에 나타내는 바와 같이 박막트랜지스터(44, 45), 데이터라인(43) 및 게이트절연막(53)의 상면에 플라즈마CVD법에 의해 질화실리콘으로 이루어지는 층간절연막(63)을 성막한다. 다음으로 층간절연막(63)의 상면의 소정의 부분에 스퍼터법에 의해 Cr등으로 이루어지는 금속막을 성막하고, 해당 금속막을 패터닝함으로써 보조용량전극(47)을 형성한다.
다음으로 도 12에 나타내는 바와 같이, 보조용량전극(47) 및 층간절연막(63)의 상면에 플라즈마CVD법에 의해 질화실리콘으로 이루어지는 오버코트막(64)을 성막한다. 다음으로 소스전극(62)상에 있어서의 오버코트막(64)에 콘택트홀(65)을 형성한다. 다음으로 오버코트막(64)의 상면의 소정의 부분에 스퍼터법에 의해 ITO막을 성막하고, 해당 ITO막을 패터닝함으로써 화소전극(46)을 콘택트홀(65)을 통하여 소스전극(62)에 접속시켜서 형성한다. 그 결과 도 11 및 도 12에 나타내는 액티브매트릭스패널이 얻어진다.
또한 상기 실시형태에서는 액티브매트릭스패널을 액정표시장치에 적용한 경우에서 설명했는데, 본 발명은 유기EL 등 다른 표시장치 또는 포토센서 등에도 적용할 수 있는 것이다. 또 평면형상이 L자형상으로 형성된 반도체박막은 중앙부를 포함하는 그 근처에 불순물저농도영역만이 형성된 것인데, 불순물저농도영역의 중앙부에 불순물고농도영역을 형성해도 좋다.
또 반도체박막은 대략 중앙부에서 직각으로 굴곡된 L자형상의 굴곡부를 갖는 것으로 했는데, 반드시 굴곡부는 직각으로 굴곡될 필요는 없고, 예각 또는 둔각으로 하거나 또는 원호상으로서도 좋다. 또 게이트전극은 각 반도체박막의 채널영역을 직각으로 횡단하는 L자형상으로 했는데, 굴곡부는 각 반도체박막의 채널영역을 직각으로 횡단하는 2개의 게이트전극이 굴곡부에 있어서 접속되도록 하면 좋고, 예각 또는 둔각으로 하거나 또는 원호상으로 해도 좋다. 또 2개의 채널영역상을 덮는 형상이면 반드시 굴곡부를 갖는 것이 아니어도 좋고, 반도체박막형성영역 전체를 덮는 사각형상 또는 다른 형상으로 해도 좋다. 또한 박막트랜지스터는 n형의 불순물영역을 갖는 것으로 했는데, p형의 불순물영역을 갖는 p형 박막트랜지스터에도 적용 가능하다.
본 발명에 따르면 직렬접속되어 설치된 2개의 박막트랜지스터는 접속부에 있어서 굴곡된 소스·드레인영역의 양측에 형성된 채널영역과, 각 채널영역에 인접하여 형성된 소스·드레인영역을 갖는 반도체박막과, 해당 반도체박막의 일면상에 형성된 게이트절연막과, 상기 반도체박막의 2개의 채널영역상에 대응하는 상기 게이트절연막상에 형성된 1개의 게이트전극을 갖는 것이기 때문에, 2개의 박막트랜지스터를 가로방향으로 직렬접속시켜서 설치하는 경우와 비교하여 2개의 박막트랜지스터의 가로방향으로 차지하는 배치공간을 작게 할 수 있고, 이것에 동반하여 화소피 치를 작게 하는 것, 또는 개구율을 크게 하는 것이 가능하게 된다.

Claims (19)

  1. 복수의 주사라인과,
    복수의 데이터라인과,
    각각이 상기 주사라인 및 상기 데이터라인에 접속된 복수의 스위칭소자를 구비하고,
    상기 스위칭소자는 각각 굴곡부를 갖는 공통의 소스·드레인영역과, 상기 소스·드레인영역의 일단측 및 타단측에 형성된 한쪽 및 다른쪽의 채널영역과, 상기 한쪽의 채널영역에 인접하여 형성된 소스영역 및 상기 다른쪽의 채널영역에 인접하여 형성되고, 상기 데이터라인에 접속된 드레인영역을 갖는 반도체박막과; 해당 반도체박막의 일면측에 배치된 게이트절연막과; 상기 한쪽 및 다른쪽의 채널영역상에 대응하는 상기 게이트절연막상의 영역에 배치되고, 상기 주사라인에 접속된 게이트전극을 포함하는 것을 특징으로 하는 액티브매트릭스패널.
  2. 제 1 항에 있어서,
    상기 게이트전극은 상기 한쪽의 채널영역을 직각으로 횡단하는 한쪽측의 게이트전극과, 상기 다른쪽의 채널영역을 직각으로 횡단하는 다른쪽측의 게이트전극을 갖고, 상기 한쪽측의 게이트전극과 다른쪽측의 게이트전극이 일체로 형성되어 있는 것을 특징으로 하는 액티브매트릭스패널.
  3. 제 1 항에 있어서,
    상기 게이트전극은 상기 한쪽측의 게이트전극과 다른쪽측의 게이트전극이 상기 굴곡부에 있어서 일체화되어 있는 것을 특징으로 하는 액티브매트릭스패널.
  4. 제 1 항에 있어서,
    상기 게이트전극과 상기 주사라인의 사이에 설치되고, 콘택트홀을 갖는 층간절연막을 가지며, 상기 주사라인은 상기 층간절연막에 설치된 상기 콘택트홀을 통하여 상기 게이트전극에 접속되어 있는 것을 특징으로 하는 액티브매트릭스패널.
  5. 제 4 항에 있어서,
    상기 주사라인은 상기 층간절연막상에 설치되고, 상기 한쪽측의 게이트전극은 상기 주사라인과 서로 겹치는 위치에 설치되어 있는 것을 특징으로 하는 액티브매트릭스패널.
  6. 제 1 항에 있어서,
    상기 반도체박막의 드레인영역은 상기 데이터라인과 서로 겹치는 위치에 배치되고, 상기 드레인영역상에 상기 데이터라인의 일부에 의해서 구성된 드레인전극이 설치되어 있는 것을 특징으로 하는 액티브매트릭스패널.
  7. 제 1 항에 있어서,
    상기 주사라인은 상기 반도체박막의 굴곡부보다도 상기 소스영역측에 배치되어 있고, 상기 다른쪽측의 게이트전극은 상기 주사라인으로부터 상기 소스영역과는 반대측에 연장되어 설치되어 있는 것을 특징으로 하는 액티브매트릭스패널.
  8. 제 7 항에 있어서,
    상기 게이트전극과 상기 주사라인의 사이에 설치되고, 콘택트홀을 갖는 층간절연막을 가지며, 상기 주사라인은 상기 층간절연막에 설처된 상기 콘택트홀을 통하여 상기 게이트전극에 접속되어 있는 것을 특징으로 하는 액티브매트릭스패널.
  9. 제 1 항에 있어서,
    패널은 상기 스위칭소자상에 추가로 형성된 오버코트막 및 상기 오버코트막상에 형성된 화소전극을 갖는 것을 특징으로 하는 액티브매트릭스패널.
  10. 제 1 항에 있어서,
    상기 게이트절연막상에 보조용량전극이 형성되고, 해당 보조용량전극하에 상기 드레인영역에 접속되는 데이터라인이 배치되어 있는 것을 특징으로 하는 액티브매트릭스패널.
  11. 제 10 항에 있어서,
    상기 보조용량전극은 상기 데이터라인보다도 폭넓게 형성되어 있는 것을 특 징으로 하는 액티브매트릭스패널.
  12. 제 1 항에 있어서,
    상기 게이트전극상 및 상기 게이트절연막상에 층간절연막이 형성되고, 해당 층간절연막상에 보조용량전극이 형성되어 있는 것을 특징으로 하는 액티브매트릭스패널.
  13. 제 12 항에 있어서,
    상기 보조용량전극하에 데이터라인이 형성되어 있는 것을 특징으로 하는 액티브매트릭스패널.
  14. 제 13 항에 있어서,
    상기 보조용량전극은 상기 데이터라인보다 폭넓게 형성되어 있는 것을 특징으로 하는 액티브매트릭스패널.
  15. 제 12 항에 있어서,
    상기 층간절연막상에 상기 게이트전극에 접속된 상기 주사라인이 형성되어 있는 것을 특징으로 하는 액티브매트릭스패널.
  16. 제 1 항에 있어서,
    상기 반도체박막하에 상기 게이트절연막 및 상기 게이트전극이 이 차례로 형성되고, 상기 반도체박막상에 층간절연막이 형성되어 있는 것을 특징으로 하는 액티브매트릭스패널.
  17. 제 16 항에 있어서,
    상기 층간절연막상에 보조용량전극이 형성되어 있는 것을 특징으로 하는 액티브매트릭스패널.
  18. 제 17 항에 있어서,
    상기 보조용량전극하에 데이터라인이 형성되어 있는 것을 특징으로 하는 액티브매트릭스패널.
  19. 제 18 항에 있어서,
    상기 보조용량전극은 상기 데이터라인보다도 폭넓게 형성되어 있는 것을 특징으로 하는 액티브매트릭스패널.
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