CN104282696B - 一种阵列基板及其制作方法、显示装置 - Google Patents

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Abstract

本发明提供了一种阵列基板及其制作方法、显示装置，通过在阵列基板的基板之上，依次设置有源层、栅绝缘层以及栅电极层，所述有源层在水平方向上依次设置有第一重掺杂区、第一低掺杂区、第一非掺杂区、第二低掺杂区、第二非掺杂区、第三低掺杂区、第二重掺杂区。从而可在确保开口率的前提下，有效降低低温多晶硅薄膜晶体管的热量产生以及有效抑制多晶硅薄膜晶体管的漏电流。

Description

一种阵列基板及其制作方法、显示装置
技术领域
本发明涉及显示技术领域，具体可以涉及一种阵列基板及其制作方法、显示装置。
背景技术
低温多晶硅(LTPS：Low Temperature Poly-Silicon)技术是新一代的薄膜晶体管(TFT：Thin Film Transistor)显示装置制造工艺，LTPS TFT显示装置具有更快的响应时间，更高的分辨率，因此具有更佳的画面显示品质。在形成显示装置外围的电路时使用LTPS技术，能够减少集成电路(IC)，简化显示装置的外围，进而实现窄边框技术。
LTPS技术虽然得到大力发展，但是LTPS TFT仍然存在漏电流(leakage Current)无法有效抑制以及产生热量过大的问题。其中，LTPS TFT产生热量过大的问题是由于LTPSTFT在水平方向电场较大，电子在电场加速的作用下，引起碰撞电离所导致的。LTPS TFT产生热量过大会导致以下几方面的影响：过多的热导致晶格散射，造成玻璃基板中如钠金属扩散至有源区，从而影响LTPS TFT的阈值电压(Vth)；在饱和区产生负阻现象，使得载流子迁移率与导通电流下降；长期的影响会导致LTPS TFT特性恶化，影响产品品质。
通过研究发现，在LTPS TFT的有源区采用轻掺杂漏区(LDD：Lightly DopedDrain)的结构设置，可有效降低LTPS TFT热量的产生，且LTPS TFT的漏电流也随着降低。这是因为，由于LDD的阻值相对较高，等效于串联了一个阻值较大的电阻，因此降低了LTPSTFT水平方向的电场强度，改善了LTPS TFT沟道电场分布，从而降低电场加速引起的碰撞电离产生的热载流子的几率，同时有效抑制漏电流的产生。
但是，现有技术存在一个技术矛盾点，即当LDD长度过短时，LDD失去了降低热量产生以及抑制漏电流的效果，而当LDD过长时，增加LTPS TFT功率的消耗，并影响了显示装置的开口率。
发明内容
本发明提供一种阵列基板及其制作方法、显示装置，从而可在确保开口率的前提下，有效降低低温多晶硅薄膜晶体管的热量产生以及有效抑制多晶硅薄膜晶体管的漏电流。
本发明提供方案如下：
本发明实施例提供了一种阵列基板，包括：
基板之上依次设置的有源层、栅绝缘层以及栅电极层，其中，所述有源层在水平方向上依次设置有第一重掺杂区、第一低掺杂区、第一非掺杂区、第二低掺杂区、第二非掺杂区、第三低掺杂区、第二重掺杂区。
优选的，所述第二低掺杂区设置于所述有源层水平方向上的中间位置。
优选的，所述栅电极层的图案在阵列基板上的投影区域，覆盖于所述第一低掺杂区、第一非掺杂区、第二低掺杂区、第二非掺杂区、第三低掺杂区在阵列基板上的投影区域。
优选的，所述栅电极层包括第一栅电极图案和第二栅电极图案；
所述第一栅电极图案在阵列基板上的投影区域，覆盖所述第一非掺杂区在阵列基板上的投影区域；
所述第二栅电极图案在阵列基板上的投影区域，覆盖所述第二非掺杂区在阵列基板上的投影区域。
优选的，所述阵列基板还包括：
设置于基板与有源层之间的第一绝缘层。
优选的，所述阵列基板还包括：
设置于所述栅绝缘层以及栅电极层之上的第二绝缘层；
设置于所述第二绝缘层之上的源漏电极层，所述源漏电极层中包括源电极线和漏电极线，其中，所述源电极线通过贯穿所述第二绝缘层和栅绝缘层中的第一过孔与所述第一重掺杂区电连接，所述漏电极线通过贯穿所述第二绝缘层和栅绝缘层的第二过孔与所述第二重掺杂区电连接；
设置于所述源漏电极层之上的钝化层；
设置于所述钝化层之上的像素电极层，所述像素电极层通过设置于所述钝化层中的第三过孔与所述漏电极线电连接。
优选的，所述阵列基板还包括：
设置于所述钝化层和像素电极层之上的保护层；
设置于所述保护层之上的公共电极层。
优选的，所述第一低掺杂区、第二低掺杂区和第三低掺杂区的长度为1至3微米，低掺杂区离子注入浓度为5至30ions/厘米2。
本发明实施例还提供了一种阵列基板制作方法，包括：
在基板上依次形成有源层、栅绝缘层以及栅电极层的图案，其中，所述有源层在水平方向上依次设置有第一重掺杂区、第一低掺杂区、第一非掺杂区、第二低掺杂区、第二非掺杂区、第三低掺杂区、第二重掺杂区。
优选的，所述第二低掺杂区形成于所述有源层水平方向上的中间位置。
优选的，所述在基板之上依次形成有源层、栅绝缘层以及栅电极层的图案的过程包括：
沉积非晶硅薄膜，在非晶硅薄膜晶化后，通过构图工艺，形成有源层的硅岛；
在所述硅岛上涂覆光刻胶，通过构图工艺，在光刻胶中形成缺口，所述缺口位于硅岛中第一低掺杂区、第二低掺杂区、第三低掺杂区所在位置处的上方；
通过所述缺口，向硅岛中第一低掺杂区、第二低掺杂区、第三低掺杂区所在位置处进行离子注入，形成有源层中的第一低掺杂区、第二低掺杂区、第三低掺杂区；
在硅岛之上依次沉积栅绝缘层薄膜和栅极层薄膜，通过构图工艺，形成栅绝缘层图案和栅电极层图案，所述栅电极层的图案在阵列基板上的投影区域，覆盖于有源层中第一低掺杂区、第一非掺杂区、第二低掺杂区、第二非掺杂区、第三低掺杂区在阵列基板上的投影区域；
向硅岛中第一重掺杂区和第二重掺杂区所在位置处进行离子注入，形成有源层中的第一重掺杂区和第二重掺杂区。
优选的，所述在基板之上依次形成有源层、栅绝缘层以及栅电极层的图案的过程还包括：
沉积非晶硅薄膜，在非晶硅薄膜晶化后，通过构图工艺，形成有源层的硅岛；
在所述硅岛上涂覆光刻胶，通过构图工艺，刻蚀掉硅岛中第一重掺杂区和第二重掺杂区所在位置处上方的光刻胶；
对所述硅岛中第一重掺杂区和第二重掺杂区所在位置处进行离子注入，形成有源层中的第一重掺杂区和第二重掺杂区；
在硅岛之上依次沉积栅绝缘层薄膜和栅极层薄膜，通过构图工艺，形成栅绝缘层图案和栅电极层图案，所述栅电极层图案包括第一栅电极图案和第二栅电极图案，所述第一栅电极图案在阵列基板上的投影区域，覆盖有源层中第一非掺杂区在阵列基板上的投影区域，所述第二栅电极图案在阵列基板上的投影区域，覆盖有源层中第二非掺杂区在阵列基板上的投影区域；
透过栅绝缘层图案，向硅岛中第一低掺杂区、第二低掺杂区、第三低掺杂区所在位置处进行离子注入，形成有源层中的第一低掺杂区、第二低掺杂区、第三低掺杂区。
优选的，在所述硅岛上涂覆光刻胶之前，所述在基板之上依次形成有源层、栅绝缘层以及栅电极层的图案的过程还包括：
对硅岛进行离子注入，以实现薄膜晶体管阈值电压掺杂处理。
优选的，在所述在基板之上依次形成有源层、栅绝缘层以及栅电极层的图案之前，所述方法还包括：
在基板之上形成第一绝缘层图案，所述有源层图案设置于所述第一绝缘层之上。
优选的，所述方法还包括：
在栅绝缘层以及栅电极层之上形成第二绝缘层的图案；
在第二绝缘层和栅绝缘层中形成第一过孔和第二过孔，所述第一过孔位于第一重掺杂区之上，所述第二过孔位于第二重掺杂区之上；
在第二绝缘层之上形成源漏电极层，所述源漏电极层中包括源电极线和漏电极线，其中，所述源电极线通过所述第一过孔与第一重掺杂区电连接，所述漏电极线通过所述第二过孔与第二重掺杂区电连接；
在源漏电极层之上形成钝化层图案，所述钝化层图案中包括第三过孔；
在钝化层之上形成像素电极层图案，所述像素电极层图案通过所述第三过孔与漏电极线电连接。
优选的，所述方法还包括：
在钝化层和像素电极层图案之上形成保护层图案；
在保护层图案之上形成公共电极层图案。
优选的，所述第一低掺杂区、第二低掺杂区和第三低掺杂区的长度为1至3微米，低掺杂区离子注入浓度为5至30ions/厘米2。
本发明实施例还提供了一种显示装置，该显示装置具体可以包括上述本发明实施例提供的阵列基板。
从以上所述可以看出，本发明提供的阵列基板及其制作方法、显示装置，通过在阵列基板的基板之上，依次设置有源层、栅绝缘层以及栅电极层，所述有源层在水平方向上依次设置有第一重掺杂区、第一低掺杂区、第一非掺杂区、第二低掺杂区、第二非掺杂区、第三低掺杂区、第二重掺杂区。从而可在确保开口率的前提下，有效降低低温多晶硅薄膜晶体管的热量产生以及有效抑制多晶硅薄膜晶体管的漏电流。
附图说明
图1为本发明实施例提供的阵列基板结构示意图一；
图2为本发明实施例提供的阵列基板结构示意图二；
图3为本发明实施例提供的阵列基板结构示意图三；
图4为本发明实施例提供的阵列基板制作方法流程示意图一；
图5为本发明实施例提供的阵列基板制作方法流程示意图二；
图6为本发明实施例提供的阵列基板制作方法实现过程中阵列基板状态示意图一；
图7为本发明实施例提供的阵列基板制作方法实现过程中阵列基板状态示意图二；
图8为本发明实施例提供的阵列基板制作方法实现过程中阵列基板状态示意图三；
图9为本发明实施例提供的阵列基板制作方法实现过程中阵列基板状态示意图四；
图10为本发明实施例提供的阵列基板制作方法实现过程中阵列基板状态示意图五；
图11为本发明实施例提供的阵列基板制作方法流程示意图三；
图12为本发明实施例提供的阵列基板制作方法实现过程中阵列基板状态示意图六；
图13为本发明实施例提供的阵列基板制作方法实现过程中阵列基板状态示意图七；
图14为本发明实施例提供的阵列基板制作方法实现过程中阵列基板状态示意图八；
图15为本发明实施例提供的阵列基板制作方法实现过程中阵列基板状态示意图九。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
除非另作定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明专利申请说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也相应地改变。
本发明实施例提供了一种阵列基板，如图1所示，该阵列基板具体可以包括：
在基板1之上依次设置的有源层、栅绝缘层3以及栅电极层4，其中，有源层在水平方向上依次设置有第一重掺杂区21、第一低掺杂区22、第一非掺杂区23、第二低掺杂区24、第二非掺杂区25、第三低掺杂区26、第二重掺杂区27。
本发明实施例所提供的阵列基板，通过在薄膜晶体管沟通区域的中间以及两侧预设位置处，设置多个具有高阻值的低掺杂区，从而可降低电子在电场作用下的加速距离，从而降低了电子的动能以及碰撞电离子产生的热载流子的几率，可有效降低低温多晶硅薄膜晶体管的热量产生以及有效抑制漏电流。
本发明实施例中，如图1所示，第二低掺杂区24具体可设置于有源层在水平方向的中间位置，这样，当电子在两个非掺杂区传输过程中，必然会经过第二低掺杂区24，从而可以降低电子传输的速度以及动能，以实现降低热量以及抑制漏电流的目的。而在本发明其他实施例中，第二低掺杂区24也可以设置于靠近第一低掺杂区22或第三低掺杂区26的预设位置处。
本发明实施例中，可基于阵列基板沟道区域电场强度，或者薄膜晶体管(TFT)(例如低温多晶硅薄膜晶体管LTPS TFT)的开态电流(Ion)或关态电流(Ioff)等特性要求，对低掺杂区的长度进行控制，从而可在满足薄膜晶体管沟道区域特性需求的前提下，实现开口率的提升。
本发明实施例中，还可通过对离子注入种类和浓度的调节，从而实现对低掺杂区长度的控制。
本发明实施例所提供的阵列基板中的沟道区域结构既可以为NMOS结构，也可以为PMOS结构等，为了便于说明，后续描述时，以采用NMOS为例，对本发明实施例所提供的阵列基板结构进行详细说明。
本发明实施例所提供的阵列基板，具体可为单栅型阵列基板，也可以为双栅型阵列基板。
当本发明实施例所提供的阵列基板为单栅型阵列基板时，如图1或2所示，位于栅电极层4的图案即栅极，在阵列基板上的投影区域，可覆盖于第一低掺杂区22、第一非掺杂区23、第二低掺杂区24、第二非掺杂区25、第三低掺杂区26在阵列基板上的投影区域，从而在实现低漏电流的同时，具有图形面积小，有利于提升产品的设计度，实现更高的分辨率(PPI)。
当本发明实施例所提供的阵列基板为双栅型阵列基板时，如图3所示，位于栅电极层4的图案具体可以包括第一栅电极图案41(即第一栅极)和第二栅电极图案42(即第二栅极)。
并且，第一栅电极图案41在阵列基板上的投影区域，可以覆盖第一非掺杂区23在阵列基板上的投影区域；第二栅电极图案42在阵列基板上的投影区域，可以覆盖第二非掺杂区36在阵列基板上的投影区域。由于本发明实施例中，三个低掺杂区分别位于两个非掺杂区的两边和中间，因此，利用栅电极层4的图案遮挡非掺杂区的结构设置，有利于在制作过程中，精确控制低掺杂区的位置的长度。
在本发明一具体实施例中，如图2或3所示，本发明实施例所提供的阵列基板具体还可以包括：
设置于基板1与有源层之间的第一绝缘层5。
第一绝缘层5的设置可以起到隔离基板1与有源层的目的。
在本发明一具体实施例中，如图2或3所示，本发明实施例所提供的阵列基板具体还可以包括：
设置于栅绝缘层3以及栅电极层4之上的第二绝缘层6；
设置于第二绝缘层6之上的源漏电极层，源漏电极层中具体包括源电极线71(即源极)和漏电极线72(即漏极)，其中，源电极线71通过贯穿第二绝缘层6和栅绝缘层3中的第一过孔61与第一重掺杂区21电连接，漏电极线72通过贯穿第二绝缘层6和栅绝缘层3的第二过孔62与第二重掺杂区27电连接。本发明实施例中，源电极线71和漏电极线72的设置位置可互换。
设置于源漏电极层之上的钝化层8，钝化层8中设置有过孔81；
设置于钝化层8之上的像素电极层9，像素电极层9通过设置于钝化层8中的第三过孔81与漏电极线72电连接。
在另一具体实施例中，本发明实施例所提供的阵列基板，如图2或3所示，具体还可以包括：
设置于钝化层8和像素电极层9之上的保护层10；
设置于保护层10之上的公共电极层11。
本发明实施例中，低掺杂区(包括第一低掺杂区22、第二低掺杂区24和第三低掺杂区26)的长度具体可为1至3微米，优选1.5微米；而低掺杂区离子注入浓度具体可为5-30ions/厘米2，优选10ions/厘米2。
而本发明实施例中，重掺杂区的离子注入浓度具体可为10-15ions/厘米2范围，属于重掺杂范畴，其长度具体可为2～5微米。
为了制作本发明实施例所提供的阵列基板，本发明实施例还提供了一种阵列基板制作方法，如图4所示，该方法具体可以包括：
在基板1之上，依次形成有源层、栅绝缘层3以及栅电极层4的图案，其中，有源层在水平方向上依次设置有第一重掺杂区21、第一低掺杂区22、第一非掺杂区23、第二低掺杂区24、第二非掺杂区25、第三低掺杂区26、第二重掺杂区27。
在一具体实施例中，本发明实施例所提供的阵列基板制作方法具体还可以包括：
在基板1之上制作第一绝缘层5的图案。
在一具体实施例中，本发明实施例所提供的阵列基板制作方法具体还可以包括：
在栅绝缘层3以及栅电极层4之上形成第二绝缘层6的图案；
在第二绝缘层6和栅绝缘层3中形成第一过孔61和第二过孔62，第一过孔61位于第一重掺杂区21之上，第二过孔62位于第二重掺杂区27之上；
在第二绝缘层6之上形成源漏电极层，源漏电极层中包括源电极线71和漏电极线72，其中，源电极线71通过第一过孔61与第一重掺杂区21电连接，漏电极线72通过第二过孔62与第二重掺杂区27电连接；
在源漏电极层之上形成钝化层8图案，钝化层8图案中包括第三过孔81；
在钝化层8之上形成像素电极层9图案，像素电极层9图案通过第三过孔81与漏电极线72电连接。
在另一具体实施例中，本发明实施例所提供的阵列基板制作方法具体还可以包括：
在钝化层8和像素电极层9图案之上形成保护层10图案；
在保护层10图案之上形成公共电极层11图案。
由于本发明实施例所提供的阵列基板具体可为单栅型阵列基板或者双栅型阵列基板，因此，下面以制作单栅型和双栅型阵列基板为例，对本发明实施例提供的阵列基板制作方法进行详细的说明。
当阵列基板为单栅型阵列基板时，如图5所示，该方法具体可以包括：
步骤51，在基板1之上制作第一绝缘层5图案。
本发明实施例中所涉及的第一绝缘层5和第二绝缘层6，通常采用的材料为SiNx/SiO2薄膜组合或者SiO2薄膜，并在沉积完成后进行高温处理脱氢，以不影响形成在其上的有源层的半导体特性。
步骤52，在第一绝缘层5上沉积非晶硅薄膜，在非晶硅薄膜晶化后，通过构图工艺，形成有源层的硅岛2。
具体的，可在第一绝缘层5上沉积非晶硅膜层，经过激光退火晶化后，形成多晶硅膜层，对多晶硅膜层进行构图工艺(包括光刻胶的涂覆、曝光和显影，以及刻蚀工艺)形成有源层的硅岛2。
此步骤后的阵列基板状态示意图具体可如附图6所示。
步骤53，在硅岛2上涂覆光刻胶(PR)，通过构图工艺，在光刻胶中形成缺口，缺口位于有源层中第一低掺杂区22、第二低掺杂区24、第三低掺杂区26所在位置处的上方。
步骤54，通过缺口，向硅岛2中第一低掺杂区22、第二低掺杂区24、第三低掺杂区26所在位置处进行离子注入，形成有源层中的第一低掺杂区22、第二低掺杂区24、第三低掺杂区26。
本发明实施例中，低掺杂区(包括第一低掺杂区22、第二低掺杂区24和第三低掺杂区26)的长度具体可为1至3微米，优选1.5微米。而低掺杂区离子注入浓度具体可为5-30ions/厘米2，优选10ions/厘米2。
本发明实施例所涉及的离子具体可为硼离子等。
由于本发明实施例中，低掺杂区和非掺杂区间隔设置，且非掺杂区无需进行离子注入即非掺杂区的材质即为硅岛2的材质，因此，当第一低掺杂区22、第二低掺杂区24、第三低掺杂区26制作完成后，第一非掺杂区23和第二非掺杂区24也同步完成。
此步骤后的阵列基板状态示意图具体可如图7所示。
步骤55，在硅岛2之上依次沉积栅绝缘层3薄膜和栅极层5薄膜，通过构图工艺，形成栅绝缘层3图案和栅电极层4图案。
其中，栅电极层4图案在阵列基板上的投影区域，覆盖于有源层中第一低掺杂区22、第一非掺杂区23、第二低掺杂区24、第二非掺杂区25、第三低掺杂区26在阵列基板上的投影区域。
具体的，此步骤可采用常规的构图工艺，通过涂胶、曝光、显影、刻蚀、剥离等工艺形成栅绝缘层3和栅电极层4的图案。
此步骤后的阵列基板状态示意图具体可如图8所示。
步骤56，向硅岛2中第一重掺杂区21和第二重掺杂区27所在位置处进行离子注入，形成有源层中的第一重掺杂区21和第二重掺杂区27。
本发明实施例中，重掺杂区的离子注入浓度具体可为10-15ions/厘米2范围，属于重掺杂范畴。而重掺杂区的长度可与现有技术相同。
此步骤后的阵列基板状态示意图具体可如图9所示。
步骤57，依次形成第二绝缘层6、源漏电极层、钝化层8、像素电极层9图案。
具体的，此步骤中具体可以包括：
在栅绝缘层3以及栅电极层4之上形成第二绝缘层6的图案；
在第二绝缘层6和栅绝缘层3中形成第一过孔61和第二过孔62，第一过孔61位于第一重掺杂区21之上，第二过孔62位于第二重掺杂区27之上；
在第二绝缘层6之上形成源漏电极层，源漏电极层中包括源电极线71和漏电极线72，其中，源电极线71通过第一过孔61与第一重掺杂区21电连接，漏电极线72通过第二过孔62与第二重掺杂区27电连接，此时，阵列基板状态示意图可如图10所示(俯视图)；
在源漏电极层之上形成钝化层8图案，钝化层8图案中包括第三过孔81；
在钝化层8之上形成像素电极层9图案，像素电极层9图案通过第三过孔81与漏电极线72电连接。
本发明实施例中，可采用常规构图工艺完成步骤57中各图层的制作。
步骤58，形成保护层10和公共电极层11图案。
此步骤具体可以包括：
在钝化层8和像素电极层9图案之上形成保护层10图案；
在保护层10图案之上形成公共电极层11图案。
本发明实施例中，可采用常规构图工艺完成步骤58中各图层的制作。
通过上述制作工艺的实现，即可制作本发明实施例所提供的单栅型阵列基板，该阵列基板具体的结构示意图可如图2所示。
当本发明实施例提供的阵列基板为双栅型阵列基板时，如图11所示，该方法具体可以包括：
步骤111，在基板1之上制作第一绝缘层5图案。
此步骤的实现过程可与上述步骤51相同。
步骤112，在第一绝缘层5上沉积非晶硅薄膜，在非晶硅薄膜晶化后，通过构图工艺，形成有源层的硅岛2。
此步骤的实现过程可与上述步骤52相同。
此步骤后的阵列基板状态示意图可如图6所示。
步骤113，在硅岛2上涂覆光刻胶，通过构图工艺，刻蚀掉硅岛2中第一重掺杂区21和第二重掺杂区27所在位置处上方的光刻胶。
步骤114，对硅岛2中第一重掺杂区21和第二重掺杂区27所在位置处进行离子注入，形成有源层中的第一重掺杂区21和第二重掺杂区27。
此步骤中，具体可向第一重掺杂区21和第二重掺杂区27所在位置处的硅岛2注入磷烷(PH3)离子，从而形成第一重掺杂区21(N+SI)和第二重掺杂区27(N+SI)。
此步骤后的阵列基板状态示意图具体可如图12所示。
步骤115，在硅岛2之上依次沉积栅绝缘层3薄膜和栅极层5薄膜，通过构图工艺，形成栅绝缘层3图案和栅电极层4图案。
栅电极层4图案包括第一栅电极图案41和第二栅电极图案42，其中，第一栅电极图案41在阵列基板上的投影区域，可以覆盖第一非掺杂区23在阵列基板上的投影区域；第二栅电极图案42在阵列基板上的投影区域，可以覆盖第二非掺杂区在阵列基板上的投影区域。
由于本发明实施例中，三个低掺杂区分别位于两个非掺杂区的两边和中间，因此，利用栅电极图案遮挡非掺杂区的结构设置，有利于后续制作过程中，精确控制低掺杂区的位置和宽度。
具体的，此步骤可采用常规的构图工艺，通过涂胶、曝光、显影、刻蚀、剥离等工艺形成栅绝缘层3和栅电极层4的图案。
此步骤中所涉及的刻蚀工艺具体可采用干法刻蚀工艺进行。在光刻胶材料选择上可以使用高分辨率光刻胶，在掩膜图形选择上。可以使用相位掩膜技术或者机翼图案掩膜(Wing Pattern Mask)技术，也可以上述掩膜技术的综合使用，从而可以精确控制栅极层5图案的位置和宽度，从而有利于精确控制低掺杂区的位置和宽度。
此步骤后的阵列基板状态示意图具体可如图13所示。
步骤116，向硅岛2中第一低掺杂区22、第二低掺杂区24、第三低掺杂区26所在位置处进行离子注入，形成有源层中的第一低掺杂区22、第二低掺杂区24、第三低掺杂区26。
由于第一栅电极图案41位于第一非掺杂区23上方且覆盖第一非掺杂区23，而第二栅电极图案42位于第二非掺杂区25上方且覆盖第二非掺杂区25，因此，此步骤中可以利用已经制作完成的栅电极层4图案为基准，从第一栅电极图案41和第二栅电极图案42两侧以及中间位置，向硅岛2中注入离子，从而形成有源层中的第一低掺杂区22、第二低掺杂区24、第三低掺杂区26。
此步骤后的阵列基板状态示意图具体可如图14所示。
步骤117，依次形成第二绝缘层6、源漏电极层、钝化层8、像素电极层9图案。
此步骤可与步骤57相同或类似，不过在第二绝缘层6之上形成源电极线71和漏电极线72之后，阵列基板状态示意图可如图15所示(俯视图)。
步骤118，形成保护层10和公共电极层11图案。
此步骤具体可以包括：
在钝化层8和像素电极层9图案之上形成保护层10图案；
在保护层10图案之上形成公共电极层11图案。
本发明实施例中，可采用常规构图工艺完成步骤118中各图层的制作。
通过上述制作工艺的实现，即可制作本发明实施例所提供的双栅型阵列基板，该阵列基板具体的结构示意图可如图3所示。
在本发明一具体实施例中，在步骤52与步骤53之间，或者步骤112和113之间，具体还可以包括阵列基板沟道区(即薄膜晶体管TFT)阈值电压(Vth)掺杂(Vth Doping)处理，即通过向已经形成的有源层硅岛2注入相应类型和数量等级浓度的离子，以实现对阵列基板沟道区阈值电压设置调整的目的。
本发明实施例还提供了一种显示装置，该显示制作具体可包括上述本发明实施例所提供的阵列基板。
该显示装置具体可以为液晶面板、液晶电视、液晶显示器、OLED面板、OLED显示器、等离子显示器或电子纸等显示装置。
从以上所述可以看出，本发明提供的阵列基板及其制作方法、显示装置，通过在阵列基板的基板之上，依次设置有源层、栅绝缘层以及栅电极层，所述有源层在水平方向上依次设置有第一重掺杂区、第一低掺杂区、第一非掺杂区、第二低掺杂区、第二非掺杂区、第三低掺杂区、第二重掺杂区。从而可在确保开口率的前提下，有效降低低温多晶硅薄膜晶体管的热量产生以及有效抑制多晶硅薄膜晶体管的漏电流。
以上所述仅是本发明的实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (15)

1.一种阵列基板，其特征在于，包括：
基板之上依次设置的有源层、栅绝缘层以及栅电极层，其中，所述有源层在水平方向上依次设置有第一重掺杂区、第一低掺杂区、第一非掺杂区、第二低掺杂区、第二非掺杂区、第三低掺杂区、第二重掺杂区；
所述栅电极层的图案在阵列基板上的投影区域，覆盖于所述第一低掺杂区、第一非掺杂区、第二低掺杂区、第二非掺杂区、第三低掺杂区在阵列基板上的投影区域，不覆盖所述第一重掺杂区和所述第二重掺杂区在阵列基板上的投影区域。
2.如权利要求1所述的阵列基板，其特征在于，所述第二低掺杂区设置于所述有源层水平方向上的中间位置。
3.如权利要求1所述的阵列基板，其特征在于，还包括：
设置于基板与有源层之间的第一绝缘层。
4.如权利要求1所述的阵列基板，其特征在于，还包括：
设置于所述栅绝缘层以及栅电极层之上的第二绝缘层；
设置于所述第二绝缘层之上的源漏电极层，所述源漏电极层中包括源电极线和漏电极线，其中，所述源电极线通过贯穿所述第二绝缘层和栅绝缘层中的第一过孔与所述第一重掺杂区电连接，所述漏电极线通过贯穿所述第二绝缘层和栅绝缘层的第二过孔与所述第二重掺杂区电连接；
设置于所述源漏电极层之上的钝化层；
设置于所述钝化层之上的像素电极层，所述像素电极层通过设置于所述钝化层中的第三过孔与所述漏电极线电连接。
5.如权利要求4所述的阵列基板，其特征在于，还包括：
设置于所述钝化层和像素电极层之上的保护层；
设置于所述保护层之上的公共电极层。
6.如权利要求1至5任一项所述的阵列基板，其特征在于，所述第一低掺杂区、第二低掺杂区和第三低掺杂区的长度为1至3微米，低掺杂区离子注入浓度为5至30ions/厘米2。
7.一种阵列基板制作方法，其特征在于，包括：
在基板上依次形成有源层、栅绝缘层以及栅电极层的图案，其中，所述有源层在水平方向上依次设置有第一重掺杂区、第一低掺杂区、第一非掺杂区、第二低掺杂区、第二非掺杂区、第三低掺杂区、第二重掺杂区；
所述栅电极层的图案在阵列基板上的投影区域，覆盖于所述第一低掺杂区、第一非掺杂区、第二低掺杂区、第二非掺杂区、第三低掺杂区在阵列基板上的投影区域，不覆盖所述第一重掺杂区和所述第二重掺杂区在阵列基板上的投影区域。
8.如权利要求7所述的方法，其特征在于，所述第二低掺杂区形成于所述有源层水平方向上的中间位置。
9.如权利要求7所述的方法，其特征在于，所述在基板之上依次形成有源层、栅绝缘层以及栅电极层的图案的过程包括：
沉积非晶硅薄膜，在非晶硅薄膜晶化后，通过构图工艺，形成有源层的硅岛；
在所述硅岛上涂覆光刻胶，通过构图工艺，在光刻胶中形成缺口，所述缺口位于硅岛中第一低掺杂区、第二低掺杂区、第三低掺杂区所在位置处的上方；
通过所述缺口，向硅岛中第一低掺杂区、第二低掺杂区、第三低掺杂区所在位置处进行离子注入，形成有源层中的第一低掺杂区、第二低掺杂区、第三低掺杂区；
在硅岛之上依次沉积栅绝缘层薄膜和栅极层薄膜，通过构图工艺，形成栅绝缘层图案和栅电极层图案，所述栅电极层的图案在阵列基板上的投影区域，覆盖于有源层中第一低掺杂区、第一非掺杂区、第二低掺杂区、第二非掺杂区、第三低掺杂区在阵列基板上的投影区域；
向硅岛中第一重掺杂区和第二重掺杂区所在位置处进行离子注入，形成有源层中的第一重掺杂区和第二重掺杂区。
10.如权利要求9所述的方法，其特征在于，在所述硅岛上涂覆光刻胶之前，所述在基板之上依次形成有源层、栅绝缘层以及栅电极层的图案的过程还包括：
对硅岛进行离子注入，以实现薄膜晶体管阈值电压掺杂处理。
11.如权利要求7所述的方法，其特征在于，在所述在基板之上依次形成有源层、栅绝缘层以及栅电极层的图案之前，所述方法还包括：
在基板之上形成第一绝缘层图案，有源层图案设置于所述第一绝缘层之上。
12.如权利要求7所述的方法，其特征在于，还包括：
在栅绝缘层以及栅电极层之上形成第二绝缘层的图案；
在第二绝缘层和栅绝缘层中形成第一过孔和第二过孔，所述第一过孔位于第一重掺杂区之上，所述第二过孔位于第二重掺杂区之上；
在第二绝缘层之上形成源漏电极层，所述源漏电极层中包括源电极线和漏电极线，其中，所述源电极线通过所述第一过孔与第一重掺杂区电连接，所述漏电极线通过所述第二过孔与第二重掺杂区电连接；
在源漏电极层之上形成钝化层图案，所述钝化层图案中包括第三过孔；
在钝化层之上形成像素电极层图案，所述像素电极层图案通过所述第三过孔与漏电极线电连接。
13.如权利要求12所述的方法，其特征在于，还包括：
在钝化层和像素电极层图案之上形成保护层图案；
在保护层图案之上形成公共电极层图案。
14.如权利要求7至13任一项所述的方法，其特征在于，所述第一低掺杂区、第二低掺杂区和第三低掺杂区的长度为1至3微米，低掺杂区离子注入浓度为5至30ions/厘米2。
15.一种显示装置，其特征在于，包括如权利要求1-6任一项所述的阵列基板。
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