KR100255591B1 - 박막 트랜지스터 어레이의 배선 연결 구조 및 그 제조 방법 - Google Patents

박막 트랜지스터 어레이의 배선 연결 구조 및 그 제조 방법 Download PDF

Info

Publication number
KR100255591B1
KR100255591B1 KR1019970007401A KR19970007401A KR100255591B1 KR 100255591 B1 KR100255591 B1 KR 100255591B1 KR 1019970007401 A KR1019970007401 A KR 1019970007401A KR 19970007401 A KR19970007401 A KR 19970007401A KR 100255591 B1 KR100255591 B1 KR 100255591B1
Authority
KR
South Korea
Prior art keywords
conductive layer
metal
layer
contact hole
gate
Prior art date
Application number
KR1019970007401A
Other languages
English (en)
Other versions
KR19980072529A (ko
Inventor
안병철
Original Assignee
구본준
엘지.필립스 엘시디주식회사
론 위라하디락사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지.필립스 엘시디주식회사, 론 위라하디락사 filed Critical 구본준
Priority to KR1019970007401A priority Critical patent/KR100255591B1/ko
Priority to US08/993,097 priority patent/US6011309A/en
Publication of KR19980072529A publication Critical patent/KR19980072529A/ko
Priority to US09/373,977 priority patent/US6444484B1/en
Application granted granted Critical
Publication of KR100255591B1 publication Critical patent/KR100255591B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 절연막을 사이에 두고 서로 다른 층에 형성된 두 개의 금속 배선들을 연결하는 방법 및 그 구조에 관련된 것이다. 본 발명에서는 콘택 홀을 수직 배열로 형성하여 하나의 콘택 홀을 통해 두 개의 금속 배선들을 연결하는 방법을 제공한다. 절연성 기판에 제1금속 배선을 형성한다. 상기 제1 금속배선을 덮는 절연막을 형성한다. 상기 절연막 위에 상기 제1 금속 배선의 일부와 중첩되도록 제2 금속 배선을 형성한다. 제1 금속 배선과 상기 제2 금속 배선이 서로 중첩된 부위의 제2 금속 배선 일부를 제거하여 콘택 홀을 형성한다. 상기 콘택 홀의 형상대로 상기 절연막을 식각하여 상기 콘택 홀을 통하여 상기 제1 금속 배선이 노출되도록 한다. 상기 제2 금속 배선 위에 도전 물질을 증착하고 패턴하여 상기 콘택 홀을 통해 상기 제2 금속 배선과 상기 제1 금속 배선을 연결하는 연결 단자를 형성한다.

Description

박막 트랜지스터 어레이의 배선 연결 구조 및 그 제조 방법
본 발명은 절연막을 사이에 두고 중첩 형성된 복수개의 금속 배선들을 서로 연결하는 방법 및 그 방법에 의한 금속 배선들의 연결 구조에 관련된 것이다. 특히 본 발명은, 액정 표시 장치 및 반도체 메모리, 비 메모리 소자 분야와 같이 복수개의 박막 층들이 서로 중첩되어 형성되는 제품들을 제조함에 있어서, 공간적으로 격리된층에 존재하는 금속 배선들을 서로 연결하는 방법 및 그 구조에 관련된 것이다.
일반적으로 고밀도, 초소형이 요구되는 반도체 소자나 고 해상도가 요구되는 액정 표시 장치에서 단위 면적당 얼마나 많은 박막 트랜지스터(Thin Film Transistor)를 집적시킬 수 있는가가 매우 중요한 요인이 된다. 즉, 고 용량의 메모리 소자를 만들거나 XGA(eXtended video Graphic Array) 사양 보다 높은 해상도를 갖는 액정 표시 장치를 제조하기 위해서는 단위 면적당 집적되는 박막 트랜지스터의 개수가 많아진다. 따라서, 박막 트랜지스터를 구성하는 각종 배선들이 더욱 촘촘히 설계되어야 한다. 또한, 서로 다른 층에 존재하는 금속 배선들을 서로 연결하기 위한 단락 공간 역시 필연적으로 좁아져야 된다.
일반적으로 박막 트랜지스터를 사용하는 소자에서 서로 다른 층에 존재하는 두 개의 금속 배선들을 연결하는 방법 및 구조를 살펴보면 다음과 같다. 종래의 기술로 박막 트랜지스터의 서로 다른 층에 형성되는 금속 배선들이 연결될 때의 단면 구조를 나타내는 제1(a)도와 그에 상응하는 평면 구조를 나타내는 평면 확대도 1(b)도 그리고, 그 제조 방법을 나타내는 공정 단면도인 제2도를 참조로 설명한다.
절연성 기판(11) 위에 알루미늄 혹은 알루미늄 합금 등을 포함하는 금속을 증착하고, 패턴하여 게이트 배선(15)을 형성한다. 게이트 배선(15)은 매트릭스 형태로 배열되는 복수개의 박막 트랜지스터를 형성함에 있어서 행 배열 방향으로 나열된 각 박막 트랜지스터의 게이트 전극(도면에 나타나지 않음)들을 연결하는 배선이다(제2(a)도).
상기 게이트 배선(15)이 형성된 기판 전면에 산화 실리콘 혹은 질화 실리콘과 같은 절연 물질을 증착하여 게이트 절연막(19)을 형성한다. 상기 게이트 절연막(19) 위에 크롬이나 크롬 합금 등을 증착하고 패턴하여 소스 배선(35)을 형성한다. 소스 배선(35)은 매트릭스 형태로 배열되는 복수개의 박막 트랜지스터를 형성함에 있어서 열 배열 방향으로 나열된 각 박막 트랜지스터의 소스 전극들을 연결하는 배선이다(제2(b)도).
상기 소스 배선(35)이 형성된 기판 전면에 질화 실리콘 혹은 산화 실리콘과 같은 절연 물질을 증착하여 보호막(39)을 형성한다. 그러면, 제2(b)도에 나타난 것과 같이 상기 게이트 배선(15)과 상기 소스 배선(35)은 게이트 절연막(19)을 사이에 두고 서로 다른 층에 존재하게 된다. 상기 게이트 배선(15)과 소스 배선(35)은 서로 구동되는 목적 및 방법이 다르기 때문에 서로 연결되어서는 안되는 배선들이지만, 제조하는 공정 중에 발생하는 정전기를 방지하기 위한 목적으로 제조 과정 중에만 서로 연결 할 필요성이 있다. 혹은 게이트 배선(15)을 형성할 때 리페어(repair) 회로를 위한 배선을 형성한 경우 리페어 배선과 소스 배선을 연결할 필요가 있을 수도 있다. 게이트 배선(15)과 리페어 배선은 같은 층에 같은 물질로 형성된다. 이런 경우에 절연막(19)을 사이에 두고 서로 다른 층에 형성된 상기 게이트 배선(혹은 리페어 배선)(15)과 상기 소스 배선(35)을 연결하기 위해서 다음과 같이한다. 상기 게이트 배선(15)을 덮는 상기 게이트 절연막(19)과 상기 보호막(39)의 일부를 제거하여 상기 게이트 배선(15)의 일부를 노출시키는 게이트 콘택 홀(41)을 형성한다. 상기 소스 배선(35)을 덮는 상기 보호막(39)의 일부를 제거하여 상기 소스 배선(35)의 일부를 노출시키는 소스 콘택 홀(51)을 형성한다(제2(c)도).
ITO(Indium Tin Oxide)와 같은 도전성 물질을 증착하고 패턴하여 연결 단자(53)를 형성한다. 연결 단자(53)는 게이트 콘택 홀(41)에 노출된 게이트 배선(15)과 소스 콘택 홀(51)에 노출된 소스 배선(35)을 연결한다(제2(d)도).
본 발명의 목적은 복수개의 박막 층을 갖는 회로 기판을 형성하는데 있어서, 좁은 공간 내에서 금속 층들을 연결하는데 있다. 본 발명의 다른 목적은 절연막을 사이에 두고 중첩된 복수개의 금속 층들을 서로 연결하는 공정을 단순화하는데 있다. 본 발명의 또 다른 목적은 액정 표시 장치에서 서로 다른 층에 형성되는 금속 층으로 이루어진 금속 배선들을 좁은 공간 내에서 연결하도록 하며, 그 연결하는 공정을 단순화하는데 있다.
복수개의 박막 층을 갖는 반도체 소자에서 절연막을 사이에 두고 서로 다른 층에 형성된 두 개의 금속 배선들을 연결함에 있어서, 일반적인 연결 방법은 앞에서 보았듯이 두 개의 금속 배선들을 노출시키는 콘택 홀을 형성하여 제3의 도전 물질로 서로를 연결하고 있다. 종래의 방법에서는 두 개 금속 배선을 노출시키는 각각의 콘택 홀들이 수평적으로 형성된다. 그러므로, 콘택 홀을 확보하기 위한 충분한 공간이 필요하다. 따라서 종래의 기술을 고 밀도의 반도체 소자에 적용하는 것에는 한계가 있다. 즉, 고 밀도 반도체 소자를 형성하기 위해서는 박막 트랜지스터를 구성하는 각 요소들의 크기가 점점 작아지게 된다. 따라서, 게이트 배선 및 소스 배선 역시 그 폭이 좁아지게 되며, 종래의 기술로 상기 게이트 배선과 소스 배선을 연결하기에는 연결 불량이 발생할 확률이 높아진다. 또한, 다른 층에 존재하는 금속 배선들을 연결하는 부분이 많이 필요한 소자의 경우 연결 부위가 차지하는 공간이 넓어지게 되고 고 밀도 소자를 개발하는데 한계 변수로 작용할 수 있다.
제1(a)도는 종래 기술에 의해 금속 배선들을 연결한 구조를 나타내는 단면도이다.
제1(b)도는 종래 기술에 의해 금속 배선들을 연결한 구조를 나타내는 평면도이다.
제2도는 종래 기술로 금속 배선들을 연결하는 방법을 나타내는 공정 단면도이다.
제3(a)도는 본 발명에 의해 금속 배선들을 연결한 구조를 나타내는 단면도이다.
제3(b)도는 본 발명에 의해 금속 배선들을 연결한 구조를 나타내는 평면도이다.
제4도는 본 발명에 의한 금속 배선들을 연결하는 방법을 나타내는 공정 단면도이다.
제5(a)도는 본 발명의 다른 예에 의해 금속 배선들을 연결한 구조를 나타내는 단면도이다.
제5(b)도는 본 발명의 다른 예에 의해 금속 배선들을 연결한 구조를 나타내는 평면도이다.
제6도는 본 발명의 다른 예에 의해 금속 배선들을 연결한 방법를 나타내는 공정 단면도이다.
제7(a)도는 본 발명의 또 다른 예에 의해 금속 배선들을 연결한 구조를 나타내는 단면도이다.
제7(b)도는 본 발명의 또 다른 예에 의해 금속 배선들을 연결한 구조를 나타내는 평면도이다.
제8도는 본 발명의 또 다른 예에 의한 금속 배선들을 연결하는 방법을 나타내는 공정 단면도이다.
제9도는 본 발명의 또 다른 예에 의해 액정 표시 장치에서 금속 배선들을 연결하는 방법을 나타내는 공정 단면도이다.
제10도는 본 발명의 또 다른 예에 의해 액정 표시 장치에서 금속 배선들을 연결하는 방법을 나타내는 공정 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11, 111 : 기판 15, 115 : 게이트 배선
19, 119 : 게이트 절연막 35, 135 : 소스 배선
39, 139 : 보호막 53, 153 : 연결 단자
41, 141 : 게이트 콘택 홀 51, 151 : 소스 콘택 홀
161 : 콘택 홀 115a : 저 저항 게이트 배선
본 발명에서는 절연막을 사이에 두고 서로 다른 층에 형성된 두 개의 금속 배선들을 연결하기 위한 콘택 홀을 수직 배열로 형성하여 하나의 콘택 홀을 통해 두 개의 금속 배선들을 연결하는 방법을 제공한다. 본 발명에서는 한 번의 포토 리소그래피 공정으로 형성되는 콘택 홀 하나를 통해 두 개의 금속 배선들을 연결하는 단순한 방법을 제공하고 있다. 그리고, 좁은 공간에서 연결 부위가 형성되는 구조를 제공하고 있다.
본 발명에 의해 금속 배선을 연결 방법은 다음과 같다. 절연성 기판에 제1 금속 물질을 증착하고 패턴하여 제1 금속 배선을 형성한다. 상기 제1 금속 배선을 덮는 제1 절연막을 형성한다. 상기 제1 절연막 위에 상기 제1 금속 배선의 일부와 중첩되도록 제2 금속 물질로 제2 금속 배선을 형성한다. 제1 금속 배선과 상기 제2 금속 배선이 서로 중첩된 부위의 제2 금속 배선 일부를 제거하여 콘택 홀을 형성한다. 상기 콘택 홀의 형상대로 상기 제1 절연막을 식각하여 상기 콘택 홀을 통하여 상기 제1 금속 배선의 일부가 노출되도록 한다. 상기 제2 금속 배선 위에 도전 물질을 증착하고 패턴하여 상기 콘택 홀을 통해 상기 제2 금속 배선과 상기 제1 금속 배선을 연결하는 연결 단자를 형성한다. 본 발명에 의한 금속 배선 연결 방법을 더욱 자세히 살펴보기 위해 다음 실시예들을 통하여 설명한다.
[실시예 1]
본 실시예는 본 발명을 실시하기 위한 한 예이다. 이해를 돕기 위해 서로 다른 층에 형성된 금속 배선들이 연결된 구조를 나타내는 단면 확대도인 제3(a)도와, 그에 대응하는 평면 확대도인 제3(b)도 그리고, 그 공정을 나타내는 공정 단면도 제4도를 참조하여 설명한다.
절연성 기판(111) 위에 알루미늄을 포함하는 금속을 증착하고, 패턴하여 게이트 배선(115)을 형성한다. 게이트 배선(115)은 매트릭스 형태로 배열되는 복수개의 박막 트래지스터를 형성함에 있어서 행 배열 방향으로 나열된 각 박막 트랜지스터의 게이트 전극들을 연결하는 배선이다(제4(a)도).
상기 게이트 배선(115)이 형성된 기판 전면에 산화 실리콘 혹은 질화 실리콘과 같은 절연 물질을 증착하여 게이트 절연막(119)을 형성한다. 상기 게이트 절연막(119) 위에 크롬이나 크롬 합금 등을 증착하고, 패턴하여 소스 배선(135)을 형성한다. 소스 배선(135)은 매트릭스 형태로 배열되는 복수개의 박막 트랜지스터를 형성함에 있어서 열 배열 방향으로 나열된 각 박막 트랜지스터의 소스 전극들을 연결하는 배선이다. 이 때, 상기 게이트 배선(115)과 상기 소스 배선(135)을 연결하기 위해서 연결하고자 하는 부분이 상기 게이트 절연막(119)을 사이에 두고 중첩되도록 형성한다(제4(b)도).
상기 게이트 배선(115)과 중첩되는 상기 소스 배선(135)의 일부분을 제거하여 콘택 홀(161)을 형성한다. 그리고, 상기 소스 배선(115)의 형상대로 게이트 절연막(119)을 계속 식각한다. 그리하여 게이트 배선(115)을 드러내는 콘택 홀(161)은 소스 배선(135) 형성 후 포토 리소그래피 작업 없이 소스 배선(135)을 마스크로 형성한다(제4(c)도).
상기 콘택 홀(161)을 통하여 상기 게이트 배선(115)의 일부가 노출되고, 상기 소스 배선(115)의 측면이 노출된 상태에서 ITO(Indium-Tin-Oxide)를 증착하고, 패턴하여 연결 단자(153)를 형성한다. 그러면, 상기 연결 단자(153)는 상기 게이트 배선(115)의 위 표면과 상기 소스 배선(135)의 절단 측면 및 위 표면을 서로 연결하게 된다(제4(d)도).
[실시예 2]
상기 실시예 1에서 상기 게이트 배선(115)과 소스 배선(135)의 중첩된 모습과 상기 소스 배선(135)의 패턴 형태를 다르게 형성한 예이다. 이해를 돕기 위해 서로 다른 층에 형성된 금속 배선들이 연결된 구조를 나타내는 단면 확대도인 제5(a)도와, 그에 대응하는 평면 확대도인 제5(b)도 그리고, 그 공정을 나타내는 공정 단면도 제6도를 참조하여 설명한다.
절연성 기판(111) 위에 알루미늄을 포함하는 금속을 증착하고, 패턴하여 게이트 배선(115)을 형성한다. 게이트 배선(115)은 매트릭스 형태로 배열되는 복수개의 박막 트랜지스터를 형성함에 있어서 행 배열 방향으로 나열된 각 박막 트랜지스터의 게이트 전극들을 연결하는 배선이다(제6(a)도).
상기 게이트 배선(115)이 형성된 기판 전면에 산화 실리콘 혹은 질화 실리콘과 같은 절연 물질을 증착하여 게이트 절연막(119)을 형성한다. 상기 게이트 절연막(119) 위에 크롬이나 크롬 합금 등을 증착하고, 패턴하여 소스 배선(135)을 형성한다. 소스 배선(135)은 매트릭스 형태로 배열되는 복수개의 박막 트랜지스터를 형성함에 있어서 열 배열 방향으로 나열된 각 박막 트랜지스터의 소스 전극들을 연결하는 배선이다. 이 때, 상기 게이트 배선(115)과 상기 소스 배선(135)을 연결하기 위해서 연결하고자 하는 부분이 상기 게이트 절연막(119)을 사이에 두고 중첩되도록 형성한다. 이 때, 소스 배선(135)을 게이트 배선(115)과 중첩되도록 할 때 게이트 배선(115)의 폭 보다 좁은 범위에서 겹치도록 형성한다(제6(b)도).
상기 게이트 배선(115)과 중첩되는 상기 소스 배선(135)의 일부분을 제거하여 콘택 홀(161)을 형성한다. 그리고, 상기 소스 배선(115)의 형상대로 게이트 절연막(119)을 계속 식각한다. 상기 소스 배선(135)이 상기 게이트 배선(115)의 폭보다 좁게 중첩되어 있으므로, 상기 게이트 절연막(119)을 식각할 때, 상기 게이트 배선(115)의 일부가 노출된다(제6(c)도).
상기 콘택 홀(161)을 통하여 상기 게이트 배선(115)의 일부가 노출되고, 상기 소스 배선(115)의 측면이 노출된 상태에서 ITO(Indium-Tin-Oxide)를 증착하고, 패턴하여 연결 단자(153)를 형성한다. 그러면, 상기 연결 단자(153)는 상기 게이트 배선(115)의 위 표면과 상기 소스 배선(135)의 절단 측면 및 위 표면을 서로 연결하게 된다. 본 실시예 에서는 노출된 게이트 배선(115)의 면적이 실시예 1의 경우보다 넓기 때문에 상기 연결 단자(153)와 상기 게이트 배선(115)이 접촉하는 면적을 넓게 된다. 따라서, 게이트 배선(115)과 소스 배선(135)의 접촉 상태가 더욱 향상된다. 또한, ITO 식각액에 의한 게이트 배선(115) 및 소스 배선(135)의 부식이나 단선을 방지한다(제6(d)도).
[실시예 3]
본 실시예는 본 발명을 실시하기 위한 또 다른 예이다. 이해를 돕기 위해 서로 다른 층에 형성된 금속 배선들이 연결된 구조를 나타내는 단면 확대도인 제7(a)도와, 그에 대응하는 평면 확대도인 제7(b)도 그리고, 그 공정을 나타내는 공정 단면도 제8도를 참조하여 설명한다.
절연성 기판(111) 위에 알루미늄을 포함하는 금속을 증착하고, 패턴하여 게이트 배선(115)을 형성한다. 게이트 배선(115)은 매트릭스 형태로 배열되는 복수개의 박막 트랜지스터를 형성함에 있어서 행 배열 방향으로 나열된 각 박막 트랜지스터의 게이트 전극들을 연결하는 배선이다(제8(a)도).
상기 게이트 배선(115)이 형성된 기판 전면에 산화 실리콘 혹은 질화 실리콘과 같은 절연 물질을 증착하여 게이트 절연막(119)을 형성한다. 상기 게이트 절연막(119) 위에 크롬이나 크롬 합금 등을 증착하고, 패턴하여 소스 배선(135)을 형성한다. 소스 배선(135)은 매트릭스 형태로 배열되는 복수개의 박막 트랜지스터를 형성함에 있어서 열 배열 방향으로 나열된 각 박막 트랜지스터의 소스 전극들을 연결하는 배선이다. 이 때, 상기 게이트 배선(115)과 상기 소스 배선(135)을 연결하기 위해서 연결하고자 하는 부분이 상기 게이트 절연막(119)을 사이에 두고 중첩되도록 형성한다. 그리고, 상기 게이트 배선(115)과 중첩된 소스 배선(135)에 소스 콘택 홀(151)을 형성한다(제8(b)도).
상기 소스 배선(135)이 형성된 기판 전면에 산화 실리콘 혹은 질화 실리콘과 같은 절연 물질을 증착하여 보호막(139)을 형성한다. 상기 소스 배선(135)과 상기 게이트 배선(115)이 중첩된 부분을 덮고 있는 상기 보호막(139)의 일부를 제거하여 콘택 홀(161)을 형성한다. 그리고, 상기 콘택 홀(161)을 갖는 상기 보호막(139)과 상기 소스 배선(135)을 마스크로 하여 상기 게이트 절연막(119)을 식각한다. 그 결과, 상기 게이트 절연막(119)에는 소스 배선(135)에 형성된 소스 콘택 홀(151)의 형상대로 게이트 콘택 홀(141)이 형성되고, 상기 게이트 콘택 홀(141)을 통하여 상기 게이트 배선(115)이 노출된다. 이 때, 상기 보호막(139)에 형성된 콘택 홀(161)의 크기를 상기 소스 콘택 홀(151)보다 조금 더 크게 형성하면, 상기 소스 배선(135)은 식각 측면 뿐 아니라 위 표면도 약간 노출된다. 그럼으로써, 나중에 형성되는 연결 단자와 접촉하는 면적을 넓게 확보할 수 있다. 그 결과, 본 실시예에서는 게이트 콘택 홀(141), 소스 콘택 홀(151) 그리고, 콘택 홀(161)이 수직 방향으로 겹쳐져서 배열된 형태를 갖는다. 따라서 종래와 달리 콘택 홀들이 차지하는 면적이 상당히 줄어들게 된다(제8(c)도).
상기 보호막(139) 위에 ITO(Indium-Tin-Oxide)를 증착하고, 패턴하여 상기 콘택 홀(161)을 통하여 상기 게이트 배선(115)과 상기 소스 배선(135)을 연결하는 연결 단자(153)를 형성한다. 연결 단자(153)는 상기 게이트 배선(115)의 위 표면과 상기 소스 배선(135)의 식각 단면 및 위 표면을 서로 연결하고 있다(제8(d)도).
[실시예 4]
본 실시예는 액정 표시 장치에 사용되는 액티브 기판을 제조하는 또 다른 실시예로서 게이트 배선을 이중으로 형성하는데 관련된 것이다. 이해를 돕기 위해 제조 공정을 나타내는 공정 단면도 제9도를 참조하여 설명한다.
절연성 기판(111) 위에 알루미늄을 포함하는 금속을 증착한다. 그리고, 상기 알루미늄 금속 층을 패턴하여 저 저항 게이트 배선(115a)을 형성한다(제9(a)도).
상기 저 저항 게이트 배선(115a)은 알루미늄을 포함하고 있기 때문에 표면에 힐락(Hillock)이 성장할 수 있다. 힐락이 형성되는 것을 막기 위해 상기 저 저항 게이트 배선(115a)이 형성된 기판 전면에 몰리브덴, 탄탈 혹은 주석과 같은 물질을 증착하고, 패턴하여 게이트 배선(115)을 형성한다. 게이트 배선(115)은 상기 저 저항 게이트 배선(115a)을 완전히 덮어 싸는 형상을 갖도록 형성한다(제9(b)도).
상기 게이트 배선(115)이 형성된 기판 전면에 산화 실리콘 혹은 질화 실리콘과 같은 절연 물질을 증착하여 게이트 절연막(119)을 형성한다. 상기 게이트 절연막(119) 위에 크롬이나 크롬 합금 등을 증착하고, 패턴하여 소스 배선(135)을 형성한다. 소스 배선(135)은 매트릭스 형태로 배열되는 복수개의 박막 트랜지스터를 형성함에 있어서 열 배열 방향으로 나열된 각 박막 트랜지스터의 소스 전극들을 연결하는 배선이다. 이 때, 상기 게이트 배선(115)과 상기 소스 배선(135)을 연결하기 위해서 연결하고자 하는 부분이 상기 게이트 절연막(119)을 사이에 두고 중첩되도록 형성한다. 그리고, 상기 게이트 배선(115)과 중첩된 소스 배선(135)에 소스 콘택 홀(151)을 형성한다(제9(c)도).
상기 소스 배선(135)이 형성된 기판 전면에 산화 실리콘 혹은 질화 실리콘과 같은 절연 물질을 증착하여 보호막(139)을 형성한다. 상기 소스 배선(135)과 상기 게이트 배선(115)이 중첩된 부분을 덮고 있는 상기 보호막(139)의 일부를 제거하여 콘택 홀(161)을 형성한다. 그리고, 상기 콘택 홀(161)을 갖는 상기 보호막(139)과 상기 소스 배선(135)을 마스크로 하여 상기 게이트 절연막(119)을 식각한다. 그 결과, 상기 게이트 절연막(119)에는 소스 배선(135)에 형성된 소스 콘택 홀(151)의 형상대로 게이트 콘택 홀(141)이 형성되고, 상기 게이트 콘택 홀(141)을 통하여 상기 게이트 배선(115)이 노출된다. 이 때, 상기 보호막(139)에 형성된 콘택 홀(161)의 크기를 상기 소스 콘택 홀(151)보다 조금 더 크게 형성하면, 상기 소스 배선(135)은 식각 측면 뿐 아니라 위 표면도 약간 노출된다. 그럼으로써, 나중에 형성되는 연결 단자와 접촉하는 면적을 넓게 확보할 수 있다. 그 결과, 게이트 콘택 홀(141), 소스 콘택 홀(151) 그리고, 콘택 홀(161)이 수직 방향으로 겹쳐져서 배열된 형태를 갖는다. 따라서 종래와 달리 콘택 홀들이 차지하는 면적이 상당히 줄어들게 된다(제9(d)도).
상기 보호막(139) 위에 ITO(Indium-Tin-Oxide)를 증착하고, 패턴하여 상기 콘택 홀(161)을 통하여 상기 게이트 배선(115)과 상기 소스 배선(135)을 연결하는 연결 단자(153)를 형성한다. 연결 단자(153)는 상기 게이트 배선(115)의 위 표면과 상기 소스 배선(135)의 식각 단면 및 위 표면을 서로 연결하고 있다(제9(e)도).
[실시예 5]
본 실시예는 액정 표시 장치에 사용되는 액티브 기판을 제조하는 또 다른 실시예로서 게이트 배선을 이중으로 형성하는데 관련된 것이다. 이해를 돕기 위해 제조 공정을 나타내는 공정 단면도 10을 참조하여 설명한다.
절연성 기판(111) 위에 알루미늄을 포함하는 금속을 증착한다. 그리고, 상기 알루미늄 금속 층을 패턴하여 저 저항 게이트 배선(115a)을 형성한다(제10(a)도).
상기 저 저항 게이트 배선(115a)은 알루미늄을 포함하고 있기 때문에 표면에 힐락(Hillock)이 성장할 수 있다. 힐락이 형성되는 것을 막기 위해 상기 저 저항 게이트 배선(115a)이 형성된 기판 전면에 몰리브덴, 탄탈 혹은 주석과 같은 물질을 증착하고, 패턴하여 게이트 배선(115)을 형성한다. 게이트 배선(115)은 상기 저 저항 게이트 배선(115a)의 표면 일부를 덮는 형상을 갖도록 형성한다. 이 때, 덮히는 정도는 힐락이 발생되지 않을 정도면 충분하다(제10(b)도).
상기 게이트 배선(115)이 형성된 기판 전면에 산화 실리콘 혹은 질화 실리콘과 같은 절연 물질을 증착하여 게이트 절연막(119)을 형성한다. 상기 게이트 절연막(119) 위에 크롬이나 크롬 합금 등을 증착하고, 패턴하여 소스 배선(135)을 형성한다. 소스 배선(135)은 매트릭스 형태로 배열되는 복수개의 박막 트랜지스터를 형성함에 있어서 열 배열 방향으로 나열된 각 박막 트랜지스터의 소스 전극들을 연결하는 배선이다. 이 때, 상기 게이트 배선(115)과 상기 소스 배선(135)을 연결하기 위해서 연결하고자 하는 부분이 상기 게이트 절연막(119)을 사이에 두고 중첩되도록 형성한다. 그리고, 상기 게이트 배선(115)과 중첩된 소스 배선(135)에 소스 콘택 홀(151)을 형성한다(제10(c)도).
상기 소스 배선(135)이 형성된 기판 전면에 산화 실리콘 혹은 질화 실리콘과 같은 절연 물질을 증착하여 보호막(139)을 형성한다. 상기 소스 배선(135)과 상기 게이트 배선(115)이 중첩된 부분을 덮고 있는 상기 보호막(139)의 일부를 제거하여 콘택 홀(161)을 형성한다. 그리고, 상기 콘택 홀(161)을 갖는 상기 보호막(139)과 상기 소스 배선(135)을 마스크로 하여 상기 게이트 절연막(119)을 식각한다. 그 결과, 상기 게이트 절연막(119)에는 소스 배선(135)에 형성된 소스 콘택 홀(151)의 형상대로 게이트 콘택 홀(141)이 형성되고, 상기 게이트 콘택 홀(141)을 통하여 상기 게이트 배선(115)이 노출된다. 이 때, 상기 보호막(139)에 형성된 콘택 홀(161)의 크기를 상기 소스 콘택 홀(151)보다 조금 더 크게 형성하면, 상기 소스 배선(135)은 식각 측면 뿐 아니라 위 표면도 약간 노출된다. 그럼으로써, 나중에 형성되는 연결 단자와 접촉하는 면적을 넓게 확보할 수 있다. 그 결과, 게이트 콘택 홀(141), 소스 콘택 홀(151) 그리고, 콘택 홀(161)이 수직 방향으로 겹쳐져서 배열된 형태를 갖는다. 따라서 콘택 홀들이 차지하는 면적이 상당히 줄어들게 된다(제10(d)도).
상기 보호막(139) 위에 ITO(Indium-Tin-Oxide)를 증착하고, 패턴하여 상기 콘택 홀(161)을 통하여 상기 게이트 배선(115)과 상기 소스 배선(135)을 연결하는 연결 단자(153)를 형성한다. 연결 단자(153)는 상기 게이트 배선(115)의 위 표면과 상기 소스 배선(135)의 식각 단면 및 위 표면을 서로 연결하고 있다(제10(e)도).
본 발명은 절연막을 사이에 두고 서로 다른 층에 형성되는 복수개의 금속 배선을 연결하는 방법 및 그 방법에 의한 연결 구조에 관련된 것이다. 본 발명에서는 다른 층에 형성된 두 개의 금속 층을 연결하기 위해 수평 방향으로 나열된 두 개의 콘택 홀을 형성하지 않고, 수직 방향으로 하나의 콘택 홀을 통하여 두 개의 금속 배선을 연결하였다. 즉, 아래층의 금속 표면과 위층의 금속 측면이 연결된 구조를 갖는다. 그럼으로써 좁은 공간에서 금속 배선을 연결할 수 있었다. 따라서, 배선 간격이 좁고 고밀도 구조에서 금속 배선 사이의 연결을 용이하게 하는 효과가 있다.
또한, 연결하고자하는 두 개의 금속 배선들이 상호 중첩된 상황에서 하나의 콘택 홀에 의해 연결되기 때문에 수평 연결 구조에서 발생하는 연결 단자의 끊어짐과 같은 불량이 발생하지 않는다. 따라서, 연결 불량이 감소되고, 제품 수율이 향상되는 효과를 얻을 수 있다.

Claims (28)

  1. 기판 위에 제1 도전 층을 형성하는 단계와; 상기 제1 도전층 위에 절연 층을 형성하는 단계와; 상기 제1 절연층 위에 상기 제1 도전 층과 일부가 중첩하는 제2 도전 층을 형성하는 단계와; 상기 제2 도전 층의 상기 절연 층과 중첩된 부분을 식각 하여 제1콘택 홀을 형성하는 단계와; 상기 제1콘택 홀이 형성된 상기 제2 도전 층을 마스크로 상기 절연 층을 식각하여 제2콘택 홀을 형성하는 단계와; 상기 제2 도전층 위에서 상기 제1, 제2콘택 홀을 통해 상기 제1 도전 층과 상기 제2 도전 층을 연결하는 제3 도전 층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 제1 도전 층은 알루미늄을 포함하는 금속인 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제2항에 있어서, 상기 제1 도전 층은 제1 금속층과 제2 금속층을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제3항에 있어서, 상기 제1 금속층은 알루미늄을 포함하는 금속인 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제3항에 있어서, 상기 제2 금속층은 몰리브덴, 탄탈 그리고, 주석을 포함하는 그룹중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제1항에 있어서, 상기 제2 도전층은 크롬을 포함하는 금속인 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제1항에 있어서, 상기 제3 도전 층은 ITO(Indium-Tin-Oxide)를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 기판 위에 제1 도전 층을 형성하는 단계와; 상기 제1 도전층 위에 제1 절연 층을 형성하는 단계와; 상기 제1 절연층 위에 상기 제1 도전 층과 일부가 중첩하는 제2 도전 층을 형성하는 단계와; 상기 제2 도전층 위에 제2 절연 층을 형성하는 단계와; 상기 제1도전 층과 상기 제2 도전 층이 중첩된 부분에 있는 상기 제2 절연층, 상기 제2 도전 층 그리고, 상기 제1 절연 층을 식각 하여 콘택 홀을 형성하는 단계와; 상기 제2 절연층 위에서 상기 콘택 홀을 통해 상기 제1 도전 층과 상기 제2 도전 층을 연결하는 제3 도전 층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제8항에 있어서, 상기 제1 도전 층은 알루미늄을 포함하는 금속인 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제8항에 있어서, 상기 제1 도전 층은 제1 금속층과 제2 금속층을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제10항에 있어서, 상기 제1 금속층은 알루미늄을 포함하는 금속인 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제10항에 있어서, 상기 제2 금속층은 몰리브덴, 탄탈 그리고, 주석을 포함하는 그룹중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제8항에 있어서, 상기 제2 도전 층은 크롬을 포함하는 금속인 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 제8항에 있어서, 상기 제3 도전 층은 ITO(Indium-Tin-Oxide)를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 기판과; 상기 기판의 일부에 형성된 제1 도전 층과; 상기 제1 도전 층을 덮으며 상기 제1 도전 층의 일부를 노출하는 제1 콘택 홀을 갖는 제1 절연 층과; 상기 노출된 제1 도전 층을 노출하는 제2 콘택 홀을 갖으며 상기 제1 절연층 위에서 상기 제1 도전 층과 중첩되도록 형성된 제2 금속층과; 상기 제1 콘택 홀과 상기 제2 콘택 홀을 통하여 상기 제1 도전 층과 상기 제2 도전 층을 연결하는 제3 도전 층을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  16. 제15항에 있어서, 상기 제1 도전 층은 알루미늄을 포함하는 금속인 것을 특징으로 하는 반도체 소자 제조 방법.
  17. 제15항에 있어서, 상기 제1 도전 층은 제1 금속층과 제2 금속층을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  18. 제17항에 있어서, 상기 제1 금속층은 알루미늄을 포함하는 금속인 것을 특징으로 하는 반도체 소자 제조 방법.
  19. 제17항에 있어서, 상기 제2 금속층은 몰리브덴, 탄탈 그리고, 주석을 포함하는 그룹중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  20. 제15항에 있어서, 상기 제2 도전 층은 크롬을 포함하는 금속인 것을 특징으로 하는 반도체 소자 제조 방법.
  21. 제15항에 있어서, 상기 제3 도전 층은 ITO(Indium-Tin-Oxide)를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  22. 기판과; 상기 기판의 일부에 형성된 제1 도전 층과; 상기 제1 도전 층을 덮으며 상기 제1 도전 층의 일부를 노출하는 제1 콘택홀을 갖는 제1 절연 층과; 상기 노출된 제1 도전 층을 노출하는 제2 콘택 홀을 갖으며 상기 제1 절연층 위에서 상기 제1 도전 층과 중첩되도록 형성된 제2 금속층과; 상기 노출된 제1 도전 층을 노출하는 제3 콘택 홀을 갖으며 상기 제2 도전층과 상기 제1 절연층 위에 형성된 제2 절연 층과; 상기 제1 콘택 홀, 상기 제2 콘택 홀 그리고, 상기 제3콘택 홀을 통하여 상기 제1 도전 층과 상기 제2 도전 층을 연결하며 상기 제2 절연층 위에 형성된 제3 도전 층을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  23. 제22항에 있어서, 상기 제1 도전 층은 알루미늄을 포함하는 금속인 것을 특징으로 하는 반도체 소자 제조 방법.
  24. 제22항에 있어서, 상기 제1 도전 층은 제1 금속층과 제2 금속층을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  25. 제24항에 있어서, 상기 제1 금속층은 알루미늄을 포함하는 금속인 것을 특징으로 하는 반도체 소자 제조 방법.
  26. 제24항에 있어서, 상기 제2 금속층은 몰리브덴, 탄탈 그리고, 주석을 포함하는 그룹중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  27. 제22항에 있어서, 상기 제2 도전 층은 크롬을 포함하는 금속인 것을 특징으로 하는 반도체 소자 제조 방법.
  28. 제22항에 있어서, 상기 제3 도전 층은 ITO(Indium-Tin-Oxide)를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
KR1019970007401A 1997-03-06 1997-03-06 박막 트랜지스터 어레이의 배선 연결 구조 및 그 제조 방법 KR100255591B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019970007401A KR100255591B1 (ko) 1997-03-06 1997-03-06 박막 트랜지스터 어레이의 배선 연결 구조 및 그 제조 방법
US08/993,097 US6011309A (en) 1997-03-06 1997-12-18 Wiring structure of thin film transistor array and method of manufacturing the same
US09/373,977 US6444484B1 (en) 1997-03-06 1999-08-16 Wiring structure of thin film transistor array and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970007401A KR100255591B1 (ko) 1997-03-06 1997-03-06 박막 트랜지스터 어레이의 배선 연결 구조 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR19980072529A KR19980072529A (ko) 1998-11-05
KR100255591B1 true KR100255591B1 (ko) 2000-05-01

Family

ID=19498849

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970007401A KR100255591B1 (ko) 1997-03-06 1997-03-06 박막 트랜지스터 어레이의 배선 연결 구조 및 그 제조 방법

Country Status (2)

Country Link
US (2) US6011309A (ko)
KR (1) KR100255591B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160104436A (ko) 2015-02-26 2016-09-05 주식회사 신진기계 김 제조기의 발장걸이 인입장치

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4021104B2 (ja) * 1999-08-05 2007-12-12 セイコーインスツル株式会社 バンプ電極を有する半導体装置
TW451447B (en) * 1999-12-31 2001-08-21 Samsung Electronics Co Ltd Contact structures of wirings and methods for manufacturing the same, and thin film transistor array panels including the same and methods for manufacturing the same
KR100366768B1 (ko) * 2000-04-19 2003-01-09 삼성전자 주식회사 배선의 접촉부 및 그의 제조 방법과 이를 포함하는 박막 트랜지스터 기판 및 그 제조 방법
US6866825B2 (en) * 2001-11-05 2005-03-15 Industrial Technology Research Institute Micro-dispenser for biochemical analysis
JP4036154B2 (ja) * 2002-09-12 2008-01-23 セイコーエプソン株式会社 配線構造の製造方法、電気光学装置の製造方法、電気光学装置および電子機器
TWI220770B (en) * 2003-06-11 2004-09-01 Ind Tech Res Inst Method for forming a conductive layer
CN1301426C (zh) * 2003-08-19 2007-02-21 友达光电股份有限公司 窄边框设计的液晶显示面板及其制作方法
JP4708148B2 (ja) * 2005-10-07 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2009037115A (ja) * 2007-08-03 2009-02-19 Sony Corp 半導体装置およびその製造方法、並びに表示装置
CN101459181A (zh) * 2007-12-14 2009-06-17 群康科技(深圳)有限公司 薄膜晶体管基板与液晶显示装置
TWI373653B (en) * 2008-09-01 2012-10-01 Au Optronics Corp Conducting layer jump connection structure
WO2010029859A1 (en) 2008-09-12 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102094683B1 (ko) * 2008-09-19 2020-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
CN101482661B (zh) * 2009-02-24 2010-12-01 福建华映显示科技有限公司 焊垫结构及包含该焊垫结构的液晶显示面板
CN105659310B (zh) * 2013-08-13 2021-02-26 飞利斯有限公司 电子显示区域的优化
WO2015031426A1 (en) 2013-08-27 2015-03-05 Polyera Corporation Flexible display and detection of flex state
TWI655807B (zh) 2013-08-27 2019-04-01 飛利斯有限公司 具有可撓曲電子構件之可附接裝置
WO2015038684A1 (en) 2013-09-10 2015-03-19 Polyera Corporation Attachable article with signaling, split display and messaging features
EP3087812B9 (en) 2013-12-24 2021-06-09 Flexterra, Inc. Support structures for an attachable, two-dimensional flexible electronic device
TWI676880B (zh) 2013-12-24 2019-11-11 美商飛利斯有限公司 動態可撓物品
WO2015100224A1 (en) 2013-12-24 2015-07-02 Polyera Corporation Flexible electronic display with user interface based on sensed movements
US20150227245A1 (en) 2014-02-10 2015-08-13 Polyera Corporation Attachable Device with Flexible Electronic Display Orientation Detection
TWI692272B (zh) 2014-05-28 2020-04-21 美商飛利斯有限公司 在多數表面上具有可撓性電子組件之裝置
WO2016138356A1 (en) 2015-02-26 2016-09-01 Polyera Corporation Attachable device having a flexible electronic component
CN104867924B (zh) * 2015-05-06 2018-10-23 深圳市华星光电技术有限公司 Tft显示器件及其制作方法
CN105607366B (zh) 2016-01-05 2019-03-05 京东方科技集团股份有限公司 防静电器件及其制造方法、基板
KR101987800B1 (ko) * 2019-02-08 2019-10-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판 제조 방법
KR20210148534A (ko) * 2020-05-29 2021-12-08 삼성디스플레이 주식회사 표시 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960024600A (ko) * 1994-12-21 1996-07-20 김광호 박막트랜지스터 액정 디스플레이 소자의 패드부 및 박막트랜지스터 액정 디스플레이 소자의 제조방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4265935A (en) * 1977-04-28 1981-05-05 Micro Power Systems Inc. High temperature refractory metal contact assembly and multiple layer interconnect structure
DE3689843T2 (de) * 1986-03-06 1994-09-01 Toshiba Kawasaki Kk Steuerschaltung einer Flüssigkristallanzeige.
US4900695A (en) * 1986-12-17 1990-02-13 Hitachi, Ltd. Semiconductor integrated circuit device and process for producing the same
JPH04212426A (ja) * 1990-06-21 1992-08-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5334859A (en) * 1991-09-05 1994-08-02 Casio Computer Co., Ltd. Thin-film transistor having source and drain electrodes insulated by an anodically oxidized film
US5204286A (en) * 1991-10-15 1993-04-20 Micron Technology, Inc. Method of making self-aligned contacts and vertical interconnects to integrated circuits
JPH06125013A (ja) * 1992-03-14 1994-05-06 Toshiba Corp 半導体装置及びその製造方法
KR950010041B1 (ko) * 1992-03-28 1995-09-06 현대전자산업주식회사 콘택 홀(contact hole) 구조 및 그 제조방법
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
EP0589478B1 (en) * 1992-09-25 1999-11-17 Sony Corporation Liquid crystal display device
KR0136684B1 (en) * 1993-06-01 1998-04-29 Matsushita Electric Ind Co Ltd Semiconductor device and manufacture thereof
US5571751A (en) * 1994-05-09 1996-11-05 National Semiconductor Corporation Interconnect structures for integrated circuits
US5684331A (en) * 1995-06-07 1997-11-04 Lg Semicon Co., Ltd. Multilayered interconnection of semiconductor device
KR100338480B1 (ko) 1995-08-19 2003-01-24 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
US5835177A (en) * 1995-10-05 1998-11-10 Kabushiki Kaisha Toshiba Array substrate with bus lines takeout/terminal sections having multiple conductive layers
KR100213969B1 (ko) * 1996-03-15 1999-08-02 구자홍 액티브 매트릭스의 제조방법 및 구조
KR100232677B1 (ko) * 1996-04-09 1999-12-01 구본준 박막 트랜지스터의 제조방법 및 그 방법에 의해 제조되는 박막 트랜지스터의 구조
KR100244447B1 (ko) * 1997-04-03 2000-02-01 구본준 액정 표시 장치 및 그 액정 표시 장치의 제조 방법
KR100262953B1 (ko) * 1997-06-11 2000-08-01 구본준 액정 표시 장치 및 그 액정 표시 장치의 제조 방법
US5976902A (en) * 1998-08-03 1999-11-02 Industrial Technology Research Institute Method of fabricating a fully self-aligned TFT-LCD

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960024600A (ko) * 1994-12-21 1996-07-20 김광호 박막트랜지스터 액정 디스플레이 소자의 패드부 및 박막트랜지스터 액정 디스플레이 소자의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160104436A (ko) 2015-02-26 2016-09-05 주식회사 신진기계 김 제조기의 발장걸이 인입장치

Also Published As

Publication number Publication date
US6011309A (en) 2000-01-04
US6444484B1 (en) 2002-09-03
KR19980072529A (ko) 1998-11-05

Similar Documents

Publication Publication Date Title
KR100255591B1 (ko) 박막 트랜지스터 어레이의 배선 연결 구조 및 그 제조 방법
US7202502B2 (en) Method for manufacturing a thin film transistor array panel for a liquid crystal display and a photolithography method for fabricating thin films
KR100333983B1 (ko) 광시야각 액정 표시 장치용 박막 트랜지스터 어레이 기판 및그의 제조 방법
JP2537150B2 (ja) 制御用トランジスタを備える電気光学ディスプレイパネルとその製造方法
US6448579B1 (en) Thin film transistor array substrate for liquid crystal display and a method for fabricating the same
US6678017B1 (en) Display panel and method of fabricating the same
JP2004341550A (ja) 液晶表示装置および液晶表示装置の製造方法
US6646694B2 (en) Method of repairing LCD data lines
JP2001320059A (ja) 薄膜トランジスタ液晶表示装置とその製造方法
KR100656900B1 (ko) 정전기 방전 구조를 가지는 액정 표시 장치용 박막트랜지스터 기판 및 그 제조 방법
KR100252309B1 (ko) 박막 트랜지스터 어레이의 금속 배선 연결 방법및 그 구조
JP2003172945A (ja) 液晶表示装置
KR20000020855A (ko) 액정 표시 장치 및 그 제조 방법
KR20000060803A (ko) 액정 표시 장치 및 그 제조 방법
KR20010058156A (ko) 더미 배선을 이용한 정전기 방지 구조를 갖는 액정디스플레이 및 제조방법
US7006166B2 (en) Liquid crystal display having a member for preventing electrical shorting
KR20000014539A (ko) 액정 표시 장치 및 그 제조 방법
KR100318540B1 (ko) 액정표시장치및그제조방법
JP3424618B2 (ja) 薄膜トランジスタアレイ基板の製造方法
JP2000035592A (ja) 液晶表示装置
KR100378415B1 (ko) 단락회로로 되지 않는 박막 트랜지스터 어레이를 구비한액정 표시장치 및 그 제조방법
KR100580401B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR20010046328A (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
JPH01185521A (ja) 表示装置用基板
KR20020049377A (ko) 액정 표시 장치용 어레이 기판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121228

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20150127

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20160128

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20170116

Year of fee payment: 18

EXPY Expiration of term