JPS6366428B2 - - Google Patents
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- JPS6366428B2 JPS6366428B2 JP56001768A JP176881A JPS6366428B2 JP S6366428 B2 JPS6366428 B2 JP S6366428B2 JP 56001768 A JP56001768 A JP 56001768A JP 176881 A JP176881 A JP 176881A JP S6366428 B2 JPS6366428 B2 JP S6366428B2
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Description
【発明の詳細な説明】
本発明は基板上にたてチヤネル型の積層型の絶
縁ゲイト型半導体装置およびその作製方法に関す
る。
縁ゲイト型半導体装置およびその作製方法に関す
る。
本発明を基板上の積層型の絶縁ゲイト型電界効
果半導体装置のソースまたはドレインに連結して
キヤパシタを有せしめた複合半導体装置に関す
る。
果半導体装置のソースまたはドレインに連結して
キヤパシタを有せしめた複合半導体装置に関す
る。
本発明はかかる複合半導体装置をマトリツクス
構造に基板上に設け、液晶表示型のデイスプレイ
装置を設けることを特徴としている。
構造に基板上に設け、液晶表示型のデイスプレイ
装置を設けることを特徴としている。
本発明は表面型の固体表示装置を設ける場合、
平行なガラス板内に電極を設けてこの電極間に液
晶を注入した液晶表示装置が知られている。しか
しこの場合この表示部の絵素数は20〜200までが
限界であり、それ以上とする場合はこの表示部よ
り外にとり出す端子が絵素の数だけ必要となつて
しまうため全く実用に供することができなかつ
た。このためこの表示部を複数の絵素とし、それ
をマトリツクス構成させ、任意の絵素を制御して
オンまたはオフ状態にするにはその絵素に対応し
た電界効果半導体装置（IGFという）を必要とし
ていた。そしてこのIGFに制御信号を与えてそれ
に対応した絵素をオンまたはオフさせたものであ
る。
平行なガラス板内に電極を設けてこの電極間に液
晶を注入した液晶表示装置が知られている。しか
しこの場合この表示部の絵素数は20〜200までが
限界であり、それ以上とする場合はこの表示部よ
り外にとり出す端子が絵素の数だけ必要となつて
しまうため全く実用に供することができなかつ
た。このためこの表示部を複数の絵素とし、それ
をマトリツクス構成させ、任意の絵素を制御して
オンまたはオフ状態にするにはその絵素に対応し
た電界効果半導体装置（IGFという）を必要とし
ていた。そしてこのIGFに制御信号を与えてそれ
に対応した絵素をオンまたはオフさせたものであ
る。
この液晶表示部はその等価回路としてキヤパシ
タ（以下Ｃという）にて示すことができる。この
ためこのIGFとＣとを例えば２×２のマトリツク
ス構成４０せしめたものを第１図に示す。
タ（以下Ｃという）にて示すことができる。この
ためこのIGFとＣとを例えば２×２のマトリツク
ス構成４０せしめたものを第１図に示す。
第１図においてマトリツクス４０はひとつの
IGF１０のひとつのＣ３１によりひとつの絵素を
構成させている。これを行に５１，５１′とビツ
ト線に連結し、他方ゲイトを連結して列４１，４
１′を設けたものである。
IGF１０のひとつのＣ３１によりひとつの絵素を
構成させている。これを行に５１，５１′とビツ
ト線に連結し、他方ゲイトを連結して列４１，４
１′を設けたものである。
すると、例えば５１，４１を“１”とし、５
１，４１を“０”とすると１，１番地のみを選択
してオンとし、電気的にＣ３１として等価的に示
される液晶表示を選択的にオン状態にすることが
できる。
１，４１を“０”とすると１，１番地のみを選択
してオンとし、電気的にＣ３１として等価的に示
される液晶表示を選択的にオン状態にすることが
できる。
本発明は同一基板上にデコーダ、ドライバーを
構成せしめるため、他の絶縁ゲイト型半導体装置
５０および他のインバータ６０、抵抗７０を同一
基板上に設けることを目的としている。
構成せしめるため、他の絶縁ゲイト型半導体装置
５０および他のインバータ６０、抵抗７０を同一
基板上に設けることを目的としている。
かくすることにより本発明をその設計仕様に基
いて組合せることによりブラウン管に代わる平面
テレビ用の固体表示装置を作ることができた。
いて組合せることによりブラウン管に代わる平面
テレビ用の固体表示装置を作ることができた。
さらにカリキユレータ用の表示装置は102〜103
ケの絵素を累いればよく、TV用には104〜105個
例えば25×103個の絵素を同一基板に設け、かつ
その周辺に必要なデコーダおよびドライバーを同
時に形成させたIGF、インバータ、抵抗を用いて
作ればよいことがわかる。
ケの絵素を累いればよく、TV用には104〜105個
例えば25×103個の絵素を同一基板に設け、かつ
その周辺に必要なデコーダおよびドライバーを同
時に形成させたIGF、インバータ、抵抗を用いて
作ればよいことがわかる。
本発明にかかるシステムを作るために必要な積
層型のIGFおよびそれに液晶表示部を連結させた
絵素に関するものである。
層型のIGFおよびそれに液晶表示部を連結させた
絵素に関するものである。
第１図は本発明の積層型IGFのたて断面図およ
びその製造工程を示したものである。
びその製造工程を示したものである。
図面において絶縁基板例えばガラスまたはアル
ミナ基板上にP+またはN+型の導電型を有する第
１の半導体２（以下単にS1という）トンネル電
流を流しうる厚さの絶縁または半絶縁膜３第２の
真性またはＮまたはＰ型の半導体４（以下単に
S2という）、第１の半導体と同一導電型を有する
第３の半導体５（以下単にS3という）を積層し
て設けた。
ミナ基板上にP+またはN+型の導電型を有する第
１の半導体２（以下単にS1という）トンネル電
流を流しうる厚さの絶縁または半絶縁膜３第２の
真性またはＮまたはＰ型の半導体４（以下単に
S2という）、第１の半導体と同一導電型を有する
第３の半導体５（以下単にS3という）を積層し
て設けた。
この半導体は基板上にシランのグロー放電法を
利用して室温〜500℃の温度にて設けたもので、
非晶質（アモルフアス）または半非晶質（セミア
モルフアス）構造の珪素半導体を用いている。本
発明においてはセミアモルフアス半導体（以下
SASという）を中心として示す。このSASに関
しては本発明人の発明になる特許願例えば特願昭
55−143885（55.10.15出願）（セミアモルフアス半
導体）、特願昭55−122786（55.9.4出願）（半導体
装置）、特願昭55−026388（55.3.3出願）（セミア
モルフアス半導体）にその詳細な実施例が示され
ている。
利用して室温〜500℃の温度にて設けたもので、
非晶質（アモルフアス）または半非晶質（セミア
モルフアス）構造の珪素半導体を用いている。本
発明においてはセミアモルフアス半導体（以下
SASという）を中心として示す。このSASに関
しては本発明人の発明になる特許願例えば特願昭
55−143885（55.10.15出願）（セミアモルフアス半
導体）、特願昭55−122786（55.9.4出願）（半導体
装置）、特願昭55−026388（55.3.3出願）（セミア
モルフアス半導体）にその詳細な実施例が示され
ている。
さらに第１図においてフオトリソグラフイー技
術によりS3を選択的に除去し、さらにこのS3を
マスクとしてS2を除去した。このフオトエツチ
ングの終点をみるため絶縁または半絶縁膜（以下
単に絶縁膜という）１３は窒化珪素をして設け
た。
術によりS3を選択的に除去し、さらにこのS3を
マスクとしてS2を除去した。このフオトエツチ
ングの終点をみるため絶縁または半絶縁膜（以下
単に絶縁膜という）１３は窒化珪素をして設け
た。
さらにその厚さは５〜30Aのうすさであり、第
１の半導体をプラズマ照射にされたアンモニア雰
囲気にさらすことにより成就した。次にこの絶縁
膜１３を化学的に除去した後第２図Ｂを得た。
１の半導体をプラズマ照射にされたアンモニア雰
囲気にさらすことにより成就した。次にこの絶縁
膜１３を化学的に除去した後第２図Ｂを得た。
このS3の上にこの後に形成された絶縁膜をさ
らに厚く作るため、あらかじめLPCVD法（減圧
気相法）により0.3〜1μの厚さに酸化珪素膜を形
成しておいてもよい。またこのS3上にMO、Ｗを
0.2〜0.5μさらにその上にSiO2を0.3〜1μとさせて
S3の導電率を向上させることはマトリツクス化
に有効であつた。
らに厚く作るため、あらかじめLPCVD法（減圧
気相法）により0.3〜1μの厚さに酸化珪素膜を形
成しておいてもよい。またこのS3上にMO、Ｗを
0.2〜0.5μさらにその上にSiO2を0.3〜1μとさせて
S3の導電率を向上させることはマトリツクス化
に有効であつた。
また第２図Ｂにおいて側面は基板１表面上に垂
直に形成してもよいが、台形状にテーパエツチを
してさらに積層されるゲイト電極の段差部での段
切を除去することは効果的であつた。
直に形成してもよいが、台形状にテーパエツチを
してさらに積層されるゲイト電極の段差部での段
切を除去することは効果的であつた。
さらに第２図Ｃに示される如く、フオトリソグ
ラフイー技術によりS1を任意の所定形状を形成
した。図面ではこのため１１にて基板表面が露光
させた。
ラフイー技術によりS1を任意の所定形状を形成
した。図面ではこのため１１にて基板表面が露光
させた。
さらにこの後このS1、S2、S3の表面全体に絶
縁膜６を形成した。この絶縁膜は13.56MHz〜
2.45GHzの周波数の電磁エネルギにより活性化し
て酸素または酸素と水素との混合気体雰囲気に
100〜700℃浸して酸化して形成した。
縁膜６を形成した。この絶縁膜は13.56MHz〜
2.45GHzの周波数の電磁エネルギにより活性化し
て酸素または酸素と水素との混合気体雰囲気に
100〜700℃浸して酸化して形成した。
さらにLPCVD法により窒化珪素またはリンガ
ラスを形成させた多層構造としてもよい。
ラスを形成させた多層構造としてもよい。
するとS2１４の側周辺にはゲイト絶縁物１６
としてこの絶縁物１６が形成され、S1、S3の表
面はアイソレイシヨン用被膜として形成させるこ
とができた。
としてこの絶縁物１６が形成され、S1、S3の表
面はアイソレイシヨン用被膜として形成させるこ
とができた。
さらにＤに示される如く、第３のフオトリソグ
ラフイー技術によりS1１２に対し電極穴８をS3
１５に対し電極穴７を形成しゲイト電極に連結す
る金属または半導体層を再度積層した。
ラフイー技術によりS1１２に対し電極穴８をS3
１５に対し電極穴７を形成しゲイト電極に連結す
る金属または半導体層を再度積層した。
次に第４のフオトリソグラフイー技術によりこ
の膜を選択的にエツチングして、ゲイト電極１７
をゲイト絶縁物１６，１６′と２方向に設けて作
り、同時にS1１２，S3１５より電極穴を介して
他部のIGF、キヤパシタ、抵抗へ基板表面または
絶縁物６上に密接して配線させた。
の膜を選択的にエツチングして、ゲイト電極１７
をゲイト絶縁物１６，１６′と２方向に設けて作
り、同時にS1１２，S3１５より電極穴を介して
他部のIGF、キヤパシタ、抵抗へ基板表面または
絶縁物６上に密接して配線させた。
第２図Ｄのたて断面図のＡ―A′を横方向より
みると第２図Ｅとして示すことができる。番号は
それぞれ対応させている。
みると第２図Ｅとして示すことができる。番号は
それぞれ対応させている。
本発明の半導体は主としてSASを用い、その
中の不対結合手の中和用に水素を用いており、か
つ基板と半導体、電極リードが異種材料であり、
それらの熱膨脹によるストレスを少くするため、
すべての処理を300〜600℃以下好ましくは300℃
以下でするとよかつた。
中の不対結合手の中和用に水素を用いており、か
つ基板と半導体、電極リードが異種材料であり、
それらの熱膨脹によるストレスを少くするため、
すべての処理を300〜600℃以下好ましくは300℃
以下でするとよかつた。
またゲイト電極１７をS1、S3と同一導電型の
半導体およびそれにMo等の金属を二重構造とし
た多層配線構造でもよい。
半導体およびそれにMo等の金属を二重構造とし
た多層配線構造でもよい。
かくしてソースまたはドレインをS1１２、チ
ヤネル形成領域９，９を有するS2１４、ドレイ
ンまたはソースをS3１５により形成せしめ、チ
ヤネル形成領域側面にはゲイト絶縁物１６，１
６′、その外側面にゲイト電極１７を設けた積層
型のIGF１０を作ることができた。
ヤネル形成領域９，９を有するS2１４、ドレイ
ンまたはソースをS3１５により形成せしめ、チ
ヤネル形成領域側面にはゲイト絶縁物１６，１
６′、その外側面にゲイト電極１７を設けた積層
型のIGF１０を作ることができた。
この発明においてチヤネル長はS2１４の厚さ
で決められ、ここでは0.05〜0.5μとした。それは
SASの移動度が単結晶とは異なりその１／５〜
１／100しかないため、チヤネル長を短くして
IGFとしての特性を助長させたことにある。
で決められ、ここでは0.05〜0.5μとした。それは
SASの移動度が単結晶とは異なりその１／５〜
１／100しかないため、チヤネル長を短くして
IGFとしての特性を助長させたことにある。
SASは電子のバルク移動度が100〜500cm2Ｖ／
Ｓと１／３〜１／10であるのに対し、ホールのそ
れは５〜100cm2Ｖ／Ｓと１／５〜１／100である。
しかしそれにアモルフアス珪素が電子0.1〜10cm2
Ｖ／Ｓ、ホールは0.01cm2Ｖ／Ｓ以下に比べて10〜
10倍も長いことを考えると、本発明の半導体装置
にマイクロクリスタル構造を有するSASを用い
たことはきわめて重要なことである。
Ｓと１／３〜１／10であるのに対し、ホールのそ
れは５〜100cm2Ｖ／Ｓと１／５〜１／100である。
しかしそれにアモルフアス珪素が電子0.1〜10cm2
Ｖ／Ｓ、ホールは0.01cm2Ｖ／Ｓ以下に比べて10〜
10倍も長いことを考えると、本発明の半導体装置
にマイクロクリスタル構造を有するSASを用い
たことはきわめて重要なことである。
さらに本発明のIGFにおいて、電子移動度がホ
ールに比べて単結晶の３倍よりも大きく５〜100
倍もあるためＮチヤネル型とするのがきわめて好
ましかつた。
ールに比べて単結晶の３倍よりも大きく５〜100
倍もあるためＮチヤネル型とするのがきわめて好
ましかつた。
そのためS2には不純物を表面部に添加しない
真性半導体はN-型であるためこれをＰ型として
用いた。
真性半導体はN-型であるためこれをＰ型として
用いた。
第３図は他の本発明のIGFのたて断面図および
その製造工程を示したものである。
その製造工程を示したものである。
第３図Ａにおいて基板１上にSASの珪素膜を
S1２として形成させた。さらにフオトリソグラ
フイー技術により選択エツチングを行ない、基板
１の一部１１を露呈させた。
S1２として形成させた。さらにフオトリソグラ
フイー技術により選択エツチングを行ない、基板
１の一部１１を露呈させた。
次にこのSASを結晶化をするため光（レーザ）
アニール、熱アニールまたはこれらを併用してこ
のSASを単結晶または多結晶構造に変成させた。
加熱温度は基板材料での熱ストレスを防ぐため、
700℃以下にさせた。
アニール、熱アニールまたはこれらを併用してこ
のSASを単結晶または多結晶構造に変成させた。
加熱温度は基板材料での熱ストレスを防ぐため、
700℃以下にさせた。
このS1２は基本的にはS2、S3とエツチングレ
ートが変わればよい。このためS1はＰまたはＮ
型の酸素または窒素が添加されてSiO2―x（0.5＜
ｘ＜２）、Si、N4―x（１＜ｘ＜４）の化学量論を
有する真性または半絶縁性を有する半導体であつ
てもよい。
ートが変わればよい。このためS1はＰまたはＮ
型の酸素または窒素が添加されてSiO2―x（0.5＜
ｘ＜２）、Si、N4―x（１＜ｘ＜４）の化学量論を
有する真性または半絶縁性を有する半導体であつ
てもよい。
第３図Ｂに示す如く、この後この上面にS2４
を真性、N-またはＰ型でさらにS1と同一導電型
にS3５をＰまたはＮ型に積層して同一反応炉に
より形成せしめた。
を真性、N-またはＰ型でさらにS1と同一導電型
にS3５をＰまたはＮ型に積層して同一反応炉に
より形成せしめた。
さらに第３図Ｃに示す如く、このS2４，S3５
を概略同一形状に選択的に他部を除去して形成
し、S2１４，S3１５をS1１２上に設けた。この
後このS1、S2、S3上表面を酸化して絶縁膜６と
して設けた。この時S2１４の側周辺はゲイト絶
縁膜１６として設けられ、他部はアイソレイシヨ
ン膜として設けた。
を概略同一形状に選択的に他部を除去して形成
し、S2１４，S3１５をS1１２上に設けた。この
後このS1、S2、S3上表面を酸化して絶縁膜６と
して設けた。この時S2１４の側周辺はゲイト絶
縁膜１６として設けられ、他部はアイソレイシヨ
ン膜として設けた。
次に第３のフオトリソグラフイー技術を用いて
電極穴またはコンタクト部７，８を用いその全上
表面に半導体または導体の膜を設けた。この膜を
第４のフオトリソグラフイー技術により選択的に
除去してS1１２にはその他部への連続電極リー
ド２２を、S1１５にはコンタクト７を介して同
様の電極、リードを設け、またS2１４の側周辺
のチヤネル形成領域９，９′の側面のゲイト電極
１６，１６′上にはゲイト電極１７を構成した。
電極穴またはコンタクト部７，８を用いその全上
表面に半導体または導体の膜を設けた。この膜を
第４のフオトリソグラフイー技術により選択的に
除去してS1１２にはその他部への連続電極リー
ド２２を、S1１５にはコンタクト７を介して同
様の電極、リードを設け、またS2１４の側周辺
のチヤネル形成領域９，９′の側面のゲイト電極
１６，１６′上にはゲイト電極１７を構成した。
このようにしてソースまたはドレインをS1１
２によりチヤネル形成領域９，９′をS2１４によ
り、ドレインまたはソースをS3１５により構成
せしめた。ゲイトはゲイト絶縁物１６，１６′と
ゲイト電極１７よりなつている。このようにして
ゲイト電極を“１”、ソースまたはドレインを
“１”とすると、チヤネル形成領域を電流が流れ
オン状態を、またそれぞれが一方または双方が
“０”ならばオフ状態を作ることができた。
２によりチヤネル形成領域９，９′をS2１４によ
り、ドレインまたはソースをS3１５により構成
せしめた。ゲイトはゲイト絶縁物１６，１６′と
ゲイト電極１７よりなつている。このようにして
ゲイト電極を“１”、ソースまたはドレインを
“１”とすると、チヤネル形成領域を電流が流れ
オン状態を、またそれぞれが一方または双方が
“０”ならばオフ状態を作ることができた。
“１”はＮチヤネル型IGFでは正の0.5〜10Vの
電流を、“０”はOVまたはスレツシユホルト電
圧以下の電流を意味する。
電流を、“０”はOVまたはスレツシユホルト電
圧以下の電流を意味する。
Ｐチヤネル型IGFはその電極の極性を変えれば
よい。これらの論理系は第１図、第２図において
もまた以下の第３図または本発明の実施例におい
ても同様である。
よい。これらの論理系は第１図、第２図において
もまた以下の第３図または本発明の実施例におい
ても同様である。
また第１図の抵抗７０は第２図Ｄ，Ｅおよび第
３図Ｄにおいてゲイトに加える電圧に無関係に
S2のバルク成分の抵抗率で決められる。すなわ
ちゲイト電極を設けない状態でS1、S2、S3を積
層すればよい。またこの抵抗値はS2の抵抗率と
その厚さ、基板上にしめる面積で設計仕様に従つ
て決めればよい。
３図Ｄにおいてゲイトに加える電圧に無関係に
S2のバルク成分の抵抗率で決められる。すなわ
ちゲイト電極を設けない状態でS1、S2、S3を積
層すればよい。またこの抵抗値はS2の抵抗率と
その厚さ、基板上にしめる面積で設計仕様に従つ
て決めればよい。
第１図のインバータ６０においてドライバー６
１は第２図、第３図Ｄとし、さらにそのロード６
４はS1１５，S3１２の一方とゲイト電極１７と
の連続させるエンヘンスメント型またはデイプレ
ツシヨン型のIGFとした。
１は第２図、第３図Ｄとし、さらにそのロード６
４はS1１５，S3１２の一方とゲイト電極１７と
の連続させるエンヘンスメント型またはデイプレ
ツシヨン型のIGFとした。
さらにこのインバータ６０の出力は６２よりな
り、この基板上に離間して２つのIGFを積層して
複合化すればよく、入力部はゲイト電極１７に対
応して設ければよい。
り、この基板上に離間して２つのIGFを積層して
複合化すればよく、入力部はゲイト電極１７に対
応して設ければよい。
第４図Ａは他の本発明のたて断面図を示したも
のである。すなわち基板１にS1１２，S2１４，
S3１５およびゲイト部がゲイト絶縁物１６、ゲ
イト電極１７によりなつているIGF１０と、S1１
２でかつ電気系に連結した他部はキヤパシタの一
方の電極２２を有し、かつこの他部は液晶表示の
一方の電極３２をも構成させている。すなわち
S1はふたつのキヤパシタの一方の電極となつて
いる。そしてそのひとつのキヤパシタは蓄積容量
を大きくとり液晶表示の表示時間を長くするため
に用いている。
のである。すなわち基板１にS1１２，S2１４，
S3１５およびゲイト部がゲイト絶縁物１６、ゲ
イト電極１７によりなつているIGF１０と、S1１
２でかつ電気系に連結した他部はキヤパシタの一
方の電極２２を有し、かつこの他部は液晶表示の
一方の電極３２をも構成させている。すなわち
S1はふたつのキヤパシタの一方の電極となつて
いる。そしてそのひとつのキヤパシタは蓄積容量
を大きくとり液晶表示の表示時間を長くするため
に用いている。
すなわち第１図において特定番地のIGFがオン
になる時間が10〜100m秒であつても、液晶表示
はその表示が１〜1000m秒も有するいわゆる残光
特性をもたしめたものである。このためこの蓄積
（ストーレイジキヤパシタ）が大きいと例えば
TVのブラウン管に対応する平面パネルでの表示
があざやかになり、かつ絵素の数が104〜105ケに
なり、それらをデジタル的にスキヤンしていても
他の絵素に“０”、“１”を表示しつづけることが
可能になる。この蓄積容量の有効性は絵素の数が
10ケ以上になつた際見ている人に目のつかれを覚
えさせないために特に有効である。
になる時間が10〜100m秒であつても、液晶表示
はその表示が１〜1000m秒も有するいわゆる残光
特性をもたしめたものである。このためこの蓄積
（ストーレイジキヤパシタ）が大きいと例えば
TVのブラウン管に対応する平面パネルでの表示
があざやかになり、かつ絵素の数が104〜105ケに
なり、それらをデジタル的にスキヤンしていても
他の絵素に“０”、“１”を表示しつづけることが
可能になる。この蓄積容量の有効性は絵素の数が
10ケ以上になつた際見ている人に目のつかれを覚
えさせないために特に有効である。
またこの蓄積容量のキヤパシタはゲイト絶縁物
１６と同一材料としたことにより、同一バツジ式
に何らの新らたな工程を必要とせず作ることがで
きた。しかしこの容量を小面積で増加するため、
酸化珪素ではなく窒化珪素、酸化タンタルその他
強誘電体を用いてもよい。
１６と同一材料としたことにより、同一バツジ式
に何らの新らたな工程を必要とせず作ることがで
きた。しかしこの容量を小面積で増加するため、
酸化珪素ではなく窒化珪素、酸化タンタルその他
強誘電体を用いてもよい。
本発明におけるS1１２に電気的に持続されて
いる他の電極３２は電極穴２５を介して設けられ
ている。これらIGF１０上にポリイミドまたは
PIQ等の層間絶縁物を１〜3μの厚さに設け、それ
を選択的にフオトリソグラフイー技術により設け
ればよい。この電極３２がひとつの絵素の大きさ
を決定する。カリキユレータ等においては0.1〜
５mmφまたはく形を有している。しかし第１図の
如き走査型の方式において、１〜50μをマトリツ
クス状として500×500とした。液晶表示部３１は
この基板上に半導体装置電極を設けた一方の極と
他方をITO等の透明電極２８を有するガラス板２
８とを0.1〜２mmの間げきを有せしめて対応させ
そこに例えばネマチツク型の液晶２６を注入して
設けた。
いる他の電極３２は電極穴２５を介して設けられ
ている。これらIGF１０上にポリイミドまたは
PIQ等の層間絶縁物を１〜3μの厚さに設け、それ
を選択的にフオトリソグラフイー技術により設け
ればよい。この電極３２がひとつの絵素の大きさ
を決定する。カリキユレータ等においては0.1〜
５mmφまたはく形を有している。しかし第１図の
如き走査型の方式において、１〜50μをマトリツ
クス状として500×500とした。液晶表示部３１は
この基板上に半導体装置電極を設けた一方の極と
他方をITO等の透明電極２８を有するガラス板２
８とを0.1〜２mmの間げきを有せしめて対応させ
そこに例えばネマチツク型の液晶２６を注入して
設けた。
またこのデイスプレーをカラー表示してもよ
い。さらに例えばこれらの絵素が三重に重ね合わ
されて作られてもよい。そして赤緑黄の３つの要
素を交互に配列しめればよい。
い。さらに例えばこれらの絵素が三重に重ね合わ
されて作られてもよい。そして赤緑黄の３つの要
素を交互に配列しめればよい。
第３図Ａが蓄積キヤパシタと液晶キヤパシタで
等価回路にて示される液晶とを並列に連結して設
けたのに対し、第３図Ｂは直列に設けたものであ
る。
等価回路にて示される液晶とを並列に連結して設
けたのに対し、第３図Ｂは直列に設けたものであ
る。
すなわちS1１２に電気的に連結した一方の電
極２２上に誘電膜２３、他方の電極２４、さらに
この電極２４に連結した第２の液晶もアパシタ３
１の一方の電極３２が開口２５を介して連結して
おり、この電極３２に対応して透明電極による対
抗電極２７が液晶２６の誘電体をはさんで設けら
れている。
極２２上に誘電膜２３、他方の電極２４、さらに
この電極２４に連結した第２の液晶もアパシタ３
１の一方の電極３２が開口２５を介して連結して
おり、この電極３２に対応して透明電極による対
抗電極２７が液晶２６の誘電体をはさんで設けら
れている。
第４図Ａ，Ｂで明らかな如く、本発明は基板１
上に複数のIGFキヤパシタ、抵抗または同時にサ
ンドウイツチ構造として液晶表示の平面パネルを
設けたことを特徴としている。
上に複数のIGFキヤパシタ、抵抗または同時にサ
ンドウイツチ構造として液晶表示の平面パネルを
設けたことを特徴としている。
さらに図面より明らかな如く、上方よりの光照
射に対して、IGF１０に光が照射して“０”状態
の時リークしてしまうことを防止するためこれを
上方よりおおい絵素の一方の電極３２を設けてい
ることを他の特徴としている。
射に対して、IGF１０に光が照射して“０”状態
の時リークしてしまうことを防止するためこれを
上方よりおおい絵素の一方の電極３２を設けてい
ることを他の特徴としている。
加えて従来と異なり、絶縁基板上に完全に他の
絵素とアイソレイトしてIGFを積層型に設けてい
ることはきわめて大きな特徴であり、特にこの全
行程を600℃以下特に300℃以下の温度で作ること
が可能であることは、このパネルが大面積として
も熱歪の影響を受けにくいという大きな特徴を有
している。
絵素とアイソレイトしてIGFを積層型に設けてい
ることはきわめて大きな特徴であり、特にこの全
行程を600℃以下特に300℃以下の温度で作ること
が可能であることは、このパネルが大面積として
も熱歪の影響を受けにくいという大きな特徴を有
している。
加えて本発明の半導体は非単結晶構造を中心と
しており、特にSASというアモルフアスと単結
晶との中間構造であつて、かつ600Cまでの熱エ
ネルギに対して安定なことは本発明の他の特徴で
ある。
しており、特にSASというアモルフアスと単結
晶との中間構造であつて、かつ600Cまでの熱エ
ネルギに対して安定なことは本発明の他の特徴で
ある。
特にこのSASは10〜100Aの大きなマイクロク
リスタル構造の格子歪を有する非単結晶半導体で
あり、その製造には500KHz〜3GHzの誘導エネ
ルギを使つても温度が300℃までで十分であり、
加えてその電子・ホールの拡散長がアモルフアス
珪素の100〜105倍も大きいという物性的特性を有
している。かかる非単結晶半導体を基板上に積層
する構造により、IGFを設けたこと、加えてここ
を電流がたて方向に流れるためチヤネル長が0.1
〜1μのマイクロチヤネル型IGFを高精度のフオト
リソグラフイー技術を用いずに作ることができる
ことがきわめて大きな特徴である。
リスタル構造の格子歪を有する非単結晶半導体で
あり、その製造には500KHz〜3GHzの誘導エネ
ルギを使つても温度が300℃までで十分であり、
加えてその電子・ホールの拡散長がアモルフアス
珪素の100〜105倍も大きいという物性的特性を有
している。かかる非単結晶半導体を基板上に積層
する構造により、IGFを設けたこと、加えてここ
を電流がたて方向に流れるためチヤネル長が0.1
〜1μのマイクロチヤネル型IGFを高精度のフオト
リソグラフイー技術を用いずに作ることができる
ことがきわめて大きな特徴である。
さらに本発明においてIGFとしての特性はSAS
の特性にかんがみ、そのスレツシユホールト電圧
（VTM）は例えばドープをイオン注入法で行なう
のではなく、S2に添加する不純物の添加量と加
える高周波パワーにより制御する点も特徴であ
る。
の特性にかんがみ、そのスレツシユホールト電圧
（VTM）は例えばドープをイオン注入法で行なう
のではなく、S2に添加する不純物の添加量と加
える高周波パワーにより制御する点も特徴であ
る。
そのため耐圧20〜30V、VTM＝−４〜4Vを±
0.2Vの範囲で制御できた。さらに周波数特性が
チヤネル長が0.1〜1μのマイクロチヤネルのため、
これまでの単結晶型の絶縁ゲイト型半導体装置の
１／５〜１／50を非単結晶半導体を用いたにもか
かわらず得ることができた。
0.2Vの範囲で制御できた。さらに周波数特性が
チヤネル長が0.1〜1μのマイクロチヤネルのため、
これまでの単結晶型の絶縁ゲイト型半導体装置の
１／５〜１／50を非単結晶半導体を用いたにもか
かわらず得ることができた。
また逆方向リークであるが、第１図に示すよう
なS1とS2との間に窒化珪素を10〜40Aの厚さに
挿入することによりこのN+―Ｐ接合またはP+―
Ｎ接合のリークは逆方向に10Vを加えても10mA
以下であつた。これは単結晶の逆方向リークに匹
敵する好ましいものであつた。
なS1とS2との間に窒化珪素を10〜40Aの厚さに
挿入することによりこのN+―Ｐ接合またはP+―
Ｎ接合のリークは逆方向に10Vを加えても10mA
以下であつた。これは単結晶の逆方向リークに匹
敵する好ましいものであつた。
またS1に例えば酸素を10〜30モル％添加する
と、第３図に示した構造においては同様に逆方向
にリークが少なく、無添加の場合に比べて１／10
〜１／10倍もリークが少なかつた。このリークが
少ないことが第１図のマトリツクス構造を実施す
る時きわめて有効であることは当然である。
と、第３図に示した構造においては同様に逆方向
にリークが少なく、無添加の場合に比べて１／10
〜１／10倍もリークが少なかつた。このリークが
少ないことが第１図のマトリツクス構造を実施す
る時きわめて有効であることは当然である。
さらにこの逆方向リークはこの積層型のS1、
S2、S3をともにアモルフアス珪素の半導体のみ
で作つた場合、逆方向バイヤスを10V加えると
1mA以上あつたが、これをSASとすると５〜
50nAにまで下つた。それはS1、S3のＰまたはＮ
型の半導体におけるＢ、Ｐの不純物が置換型に配
位し、そのイオン化率が単結晶と同じく4N以上
となつたことおよびその活性化エネルギもアモル
フアスの場合の0.2〜0.3eVより0.005〜0.001eVと
小さくなつたことにある。このため一度配位した
不純物が積層中にアウトデイフユージヨンせず結
果として接合がきれいにできたことによる。
S2、S3をともにアモルフアス珪素の半導体のみ
で作つた場合、逆方向バイヤスを10V加えると
1mA以上あつたが、これをSASとすると５〜
50nAにまで下つた。それはS1、S3のＰまたはＮ
型の半導体におけるＢ、Ｐの不純物が置換型に配
位し、そのイオン化率が単結晶と同じく4N以上
となつたことおよびその活性化エネルギもアモル
フアスの場合の0.2〜0.3eVより0.005〜0.001eVと
小さくなつたことにある。このため一度配位した
不純物が積層中にアウトデイフユージヨンせず結
果として接合がきれいにできたことによる。
すなわち本発明は積層型IGFであること、そこ
に非単結晶半導体を用いたこと、特にSASを用
いたこと、さらにS1とS2の間の接合を明確にす
るためS1に酸化窒素を同時に添加し主にエネル
ギバンド巾として逆耐圧を上げたこと、または絶
縁または半絶縁膜を介在させたSIS接合としたこ
とを特徴としている。
に非単結晶半導体を用いたこと、特にSASを用
いたこと、さらにS1とS2の間の接合を明確にす
るためS1に酸化窒素を同時に添加し主にエネル
ギバンド巾として逆耐圧を上げたこと、または絶
縁または半絶縁膜を介在させたSIS接合としたこ
とを特徴としている。
さらにかかる積層型のIGFのため従来のように
高精度のフオトリソグラフイー技術を用いること
なく、基板特に絶縁基板上に複数個のIGF、抵
抗、キヤパシタを作ることが可能になつた。そし
て液晶表示デイスプレーにまで発展させることが
可能になつた。
高精度のフオトリソグラフイー技術を用いること
なく、基板特に絶縁基板上に複数個のIGF、抵
抗、キヤパシタを作ることが可能になつた。そし
て液晶表示デイスプレーにまで発展させることが
可能になつた。
本発明における半導体は珪素、絶縁体は酸化珪
素または窒化珪素を用いた。しかし半導体として
ゲルマニユーム、InP、BP、GaAs等を用いても
よい。また非単結晶半導体ではなく単結晶半導体
を、またSASではなくその結晶粒径の大きな多
結晶半導体であつてもよいことはいうまでもな
い。
素または窒化珪素を用いた。しかし半導体として
ゲルマニユーム、InP、BP、GaAs等を用いても
よい。また非単結晶半導体ではなく単結晶半導体
を、またSASではなくその結晶粒径の大きな多
結晶半導体であつてもよいことはいうまでもな
い。
第１図は本発明による絶縁ゲイト型半導体装
置、インバータ抵抗、キヤパシタまたは絶縁ゲイ
ト型半導体装置とキヤパシタとを絵素としたマト
リツクス構造の等個回路を示す。第２図、第３図
は本発明の積層型絶縁ゲイト型半導体装置の工程
を示すたて断面図である。第４図は本発明の積層
型絶縁ゲイト型半導体装置とキヤパシタまたは液
晶とを一体化した平面デイスプレーを示す複合半
導体のたて断面図である。
置、インバータ抵抗、キヤパシタまたは絶縁ゲイ
ト型半導体装置とキヤパシタとを絵素としたマト
リツクス構造の等個回路を示す。第２図、第３図
は本発明の積層型絶縁ゲイト型半導体装置の工程
を示すたて断面図である。第４図は本発明の積層
型絶縁ゲイト型半導体装置とキヤパシタまたは液
晶とを一体化した平面デイスプレーを示す複合半
導体のたて断面図である。
Claims (1)
- 【特許請求の範囲】 １ 基板上の第１の半導体上に設けられた概略同
一形状の第２の半導体および第３の半導体を積層
して有しソースおよびドレインを構成する前記第
１および第３の半導体と第２の半導体およびその
側周辺に隣接して設けられたゲイト絶縁物および
ゲイト電極よりなるゲイトとにより設けられた絶
縁ゲイト型電界効果型半導体装置と前記第１の半
導体に電気的に連結した他部の他部半導体または
金属を一方の電極とするキヤパシタとを有する複
合半導体装置。 ２ 特許請求の範囲第１項において、キヤパシタ
の他方の電極との間に液晶を有し絶縁ゲイト型電
界効果半導体装置のオンまたはオフ状態により前
記液晶を有する表示部をオンまたはオフせしめた
ことを特徴とする複合半導体装置。 ３ 特許請求の範囲第１項において、キヤパシタ
の他方電極との間に液晶を有する液晶表示部と電
荷蓄積用キヤパシタとは並列結合を有することを
特徴とする複合半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56001768A JPS57115856A (en) | 1981-01-09 | 1981-01-09 | Compound semiconductor device |
| US06/338,658 US4470060A (en) | 1981-01-09 | 1982-01-11 | Liquid crystal display with vertical non-single crystal semiconductor field effect transistors |
| US06/633,251 US4668969A (en) | 1981-01-09 | 1984-07-23 | Vertical non-single crystal semiconductor field effect transistor |
| US07/062,335 US4829358A (en) | 1981-01-09 | 1987-06-09 | Apparatus with field effect transistor having reduced channel length |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56001768A JPS57115856A (en) | 1981-01-09 | 1981-01-09 | Compound semiconductor device |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP1326552A Division JPH02210330A (ja) | 1981-01-09 | 1989-12-15 | 液晶電気光学装置 |
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Publications (2)
| Publication Number | Publication Date |
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| JPS57115856A JPS57115856A (en) | 1982-07-19 |
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Family
ID=11510753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56001768A Granted JPS57115856A (en) | 1981-01-09 | 1981-01-09 | Compound semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57115856A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1981
- 1981-01-09 JP JP56001768A patent/JPS57115856A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57115856A (en) | 1982-07-19 |
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