JPH01186612A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
- Publication number
- JPH01186612A JPH01186612A JP595588A JP595588A JPH01186612A JP H01186612 A JPH01186612 A JP H01186612A JP 595588 A JP595588 A JP 595588A JP 595588 A JP595588 A JP 595588A JP H01186612 A JPH01186612 A JP H01186612A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor
- element substrate
- type
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 122
- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 238000000034 method Methods 0.000 claims abstract description 14
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 239000012535 impurity Substances 0.000 abstract description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 14
- 230000015572 biosynthetic process Effects 0.000 abstract description 12
- 229910052681 coesite Inorganic materials 0.000 abstract description 7
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 7
- 239000000377 silicon dioxide Substances 0.000 abstract description 7
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 7
- 229910052682 stishovite Inorganic materials 0.000 abstract description 7
- 229910052905 tridymite Inorganic materials 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 4
- 238000009792 diffusion process Methods 0.000 abstract description 3
- 239000000463 material Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 29
- 238000005468 ion implantation Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000005411 Van der Waals force Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路などの形成に用いるＳＯＩ基板の製造方
法に関し、 半導体素子基板と、半導体支持基板上の絶縁膜との界面
の該半導体素子基板中での反転層又は空乏層の形成を簡
易に、かつ他の特性には影響を与えずに防止し、そこに
形成される半導体集積回路の性能、歩留りの向上を図る
ことを目的とし、第１に、一導電形の半導体素子基板に
絶縁膜を形成する工程と、該半導体素子基板の少なくと
も半導体支持基板と貼り合わせる面の絶８ｉ膜中に反対
導電形の固定電荷を生起する一導電形の不純物又は金属
不純物又は半導体原子を導入する工程と、前記半導体支
持基板に前記半導体素４基板の絶縁膜より厚く絶縁膜を
形成する工程と、前記半導体支持基板と前記半導体素子
基板とを貼り合わせる工程と、前記半導体素子基板を表
面を除去して所定の厚さにする工程とを含み構成し、 第２に、一導電形の半導体素子基板の、少なくとも半導
体支持基板と貼り合わせる面となる表面に局限して一導
電形の高濃度層を形成する工程と、該半導体素子基板と
該半導体支持基板とに絶縁膜を形成する工程と、前記半
導体素子基板と前記半導体支持基板とを貼り合わせる工
程と、前記半導体素子基板の表面を除去して所定の厚さ
にする工程を含み構成する。
法に関し、 半導体素子基板と、半導体支持基板上の絶縁膜との界面
の該半導体素子基板中での反転層又は空乏層の形成を簡
易に、かつ他の特性には影響を与えずに防止し、そこに
形成される半導体集積回路の性能、歩留りの向上を図る
ことを目的とし、第１に、一導電形の半導体素子基板に
絶縁膜を形成する工程と、該半導体素子基板の少なくと
も半導体支持基板と貼り合わせる面の絶８ｉ膜中に反対
導電形の固定電荷を生起する一導電形の不純物又は金属
不純物又は半導体原子を導入する工程と、前記半導体支
持基板に前記半導体素４基板の絶縁膜より厚く絶縁膜を
形成する工程と、前記半導体支持基板と前記半導体素子
基板とを貼り合わせる工程と、前記半導体素子基板を表
面を除去して所定の厚さにする工程とを含み構成し、 第２に、一導電形の半導体素子基板の、少なくとも半導
体支持基板と貼り合わせる面となる表面に局限して一導
電形の高濃度層を形成する工程と、該半導体素子基板と
該半導体支持基板とに絶縁膜を形成する工程と、前記半
導体素子基板と前記半導体支持基板とを貼り合わせる工
程と、前記半導体素子基板の表面を除去して所定の厚さ
にする工程を含み構成する。
〔産業上の利用分野〕
本発明は半導体集積回路などの形成に用いるＳＯｆ基板
の製造方法に関する。
の製造方法に関する。
Ｓ○■基板とは絶縁股上にＳｉ単結晶層を形成した半導
体素子基板である。この半導体素子基板上に集積回路を
形成して絶縁性を改善し、集積回路の性能、歩留りの向
上を図るものである。
体素子基板である。この半導体素子基板上に集積回路を
形成して絶縁性を改善し、集積回路の性能、歩留りの向
上を図るものである。
第３図（ａ）、（ｂ）は従来例のｓｏｒ基板を用いたＭ
ＯＳ ＩＣの要部断面図と問題点を説明する図、第４
図（ａ）、（ｂ）、（ｃ）は従来例のＩＩ（イオン注入
）によって背面チャネル形成を防止したＭＯＳ ＴＣ
製造工程断面図と問題点を説明する図である。
ＯＳ ＩＣの要部断面図と問題点を説明する図、第４
図（ａ）、（ｂ）、（ｃ）は従来例のＩＩ（イオン注入
）によって背面チャネル形成を防止したＭＯＳ ＴＣ
製造工程断面図と問題点を説明する図である。
図において、１０１は厚さ５００ａｍ程度のｎｌ又はｐ
゛形Ｓｉ支持基板、１０２は厚さ０．４〜Ｉμｍ程度の
ＳｉＯ□膜、１０３は厚さ１〜１０μｍ程度のｐ形のＳ
ｉ素子基板、１０４はｎ゛形のソース領域、１０５はｎ
０形ドレイン領域、１０７は厚さ２００人程度のゲート
ＳｉＯ□膜、１０Ｂはゲートポリシリコン膜、１０９は
層間５ｉＯｚ膜、１１０はＡＡのソースＴ１．極、１１
１は、１１のドレイン電極、Ｂ″ ＩＩはボロンイオン
注入を表す。
゛形Ｓｉ支持基板、１０２は厚さ０．４〜Ｉμｍ程度の
ＳｉＯ□膜、１０３は厚さ１〜１０μｍ程度のｐ形のＳ
ｉ素子基板、１０４はｎ゛形のソース領域、１０５はｎ
０形ドレイン領域、１０７は厚さ２００人程度のゲート
ＳｉＯ□膜、１０Ｂはゲートポリシリコン膜、１０９は
層間５ｉＯｚ膜、１１０はＡＡのソースＴ１．極、１１
１は、１１のドレイン電極、Ｂ″ ＩＩはボロンイオン
注入を表す。
第３図（ａ）に示すように、ｐ形Ｓｉ基板はＳｉＯ２膜
１０膜中０２中オンあるいはｐ形Ｓｉ素子基板１０３と
ＳｉＯ□膜１０２との界面準位等により反転層又は空乏
層が形成され易く、ソース領域１０４とドレイン領域１
０５が背面チャネルでつながり素子特性の性能を低下さ
せていた。
１０膜中０２中オンあるいはｐ形Ｓｉ素子基板１０３と
ＳｉＯ□膜１０２との界面準位等により反転層又は空乏
層が形成され易く、ソース領域１０４とドレイン領域１
０５が背面チャネルでつながり素子特性の性能を低下さ
せていた。
そこで同図（ｂ）のようにＳｉ支持基板１０１にｐ形Ｓ
ｉ素子基板に対して負の電位をかけて該反転層又は空乏
層の形成を防止したり、第４図（ａ）、 （ｂ）、
（ｃ）に示すように、Ｓｉ素子基板１０３の表面より
ｐ形不純物であるＢ９イオンを打込み、ＳｉＯ□膜１０
２とＳｉ基板１０３の界面近傍にｐ形高濃度層を形成し
て前記反転層又は空乏層の形成を防止したりしていた。
ｉ素子基板に対して負の電位をかけて該反転層又は空乏
層の形成を防止したり、第４図（ａ）、 （ｂ）、
（ｃ）に示すように、Ｓｉ素子基板１０３の表面より
ｐ形不純物であるＢ９イオンを打込み、ＳｉＯ□膜１０
２とＳｉ基板１０３の界面近傍にｐ形高濃度層を形成し
て前記反転層又は空乏層の形成を防止したりしていた。
しかし、上述の従来例によると、第１に支持基板１０１
に負の電位をかける例では、電源ラインの増加が必要に
なることおよび多層素子構造の場合には適用できないこ
との問題点がある。第２にＳｉ素子基板１０３の表面よ
りＰ形不純物をイオン注入してＳｉＯ□膜１０２とＳｉ
素子基板１０３の界面近傍にｐ形高濃度層を形成する例
では、イオン注入されたＰ形不純物の為にチャネル形成
の闇値電圧が変化してくる。従ってＳｉ素子基板１０３
の厚さ又はイオン注入のドーズ量のバラツキにより前記
チャネル形成の闇値電圧がバラツキ、素子の性能、歩留
りの向上を図るのが困難だった。
に負の電位をかける例では、電源ラインの増加が必要に
なることおよび多層素子構造の場合には適用できないこ
との問題点がある。第２にＳｉ素子基板１０３の表面よ
りＰ形不純物をイオン注入してＳｉＯ□膜１０２とＳｉ
素子基板１０３の界面近傍にｐ形高濃度層を形成する例
では、イオン注入されたＰ形不純物の為にチャネル形成
の闇値電圧が変化してくる。従ってＳｉ素子基板１０３
の厚さ又はイオン注入のドーズ量のバラツキにより前記
チャネル形成の闇値電圧がバラツキ、素子の性能、歩留
りの向上を図るのが困難だった。
そこで本発明は、Ｓｏｌ基板において半導体素子基板と
半導体支持基板上の絶縁膜との界面の該半導体素子基板
中での反転層又は空乏層の形成を簡易に、かつ他の特性
には影響を及ぼさずに防止し、そこに形成される半導体
集積回路の性能、歩留りの向上を図ることを目的とする
ものである。
半導体支持基板上の絶縁膜との界面の該半導体素子基板
中での反転層又は空乏層の形成を簡易に、かつ他の特性
には影響を及ぼさずに防止し、そこに形成される半導体
集積回路の性能、歩留りの向上を図ることを目的とする
ものである。
本発明の半導体基板の製造方法の一つは、一導電形の半
導体素子基板に絶縁膜を形成する工程と、該半導体素子
基板の少なくとも半導体支持基板と貼り合わせる面の絶
縁膜中に反対導電形の固定電荷を生起する一導電形の不
純物又は金属不純物又は半導体原子を導入する工程と、
前記半導体支持基板に前記半導体素子基板の絶縁膜より
厚く絶縁膜を形成する工程と、前記半導体支持基板と前
記半導体素子基板とを貼り合わせる工程と、前記半導体
素子基板を表面を除去して所定の厚さにする工程とを含
むことを特徴とし、 本発明の半導体基板の製造方法の他の一つは、一導電形
の半導体素子基板の、少なくとも半導体支持基板と貼り
合わせる面となる表面に局限して一導電形の高濃度層を
形成する工程と、該半導体素子基板と該半導体支持基板
とに絶縁膜を形成する工程と、前記半導体素子基板と前
記半導体支持基板とを貼り合わせる工程と、前記半導体
素子基板の表面を除去して所定の厚さにする工程を含む
ことを特徴としている。
導体素子基板に絶縁膜を形成する工程と、該半導体素子
基板の少なくとも半導体支持基板と貼り合わせる面の絶
縁膜中に反対導電形の固定電荷を生起する一導電形の不
純物又は金属不純物又は半導体原子を導入する工程と、
前記半導体支持基板に前記半導体素子基板の絶縁膜より
厚く絶縁膜を形成する工程と、前記半導体支持基板と前
記半導体素子基板とを貼り合わせる工程と、前記半導体
素子基板を表面を除去して所定の厚さにする工程とを含
むことを特徴とし、 本発明の半導体基板の製造方法の他の一つは、一導電形
の半導体素子基板の、少なくとも半導体支持基板と貼り
合わせる面となる表面に局限して一導電形の高濃度層を
形成する工程と、該半導体素子基板と該半導体支持基板
とに絶縁膜を形成する工程と、前記半導体素子基板と前
記半導体支持基板とを貼り合わせる工程と、前記半導体
素子基板の表面を除去して所定の厚さにする工程を含む
ことを特徴としている。
本発明の半導体基板の製造方法によれば、一導電形の５
１素子基板中の反転層又は空乏層の生じゃすいＳｉｎｇ
膜近傍に局限して一導電形の高濃度層を形成することに
より閾値電圧に影響を与えることな（背面チャネルの形
成を防止できる。また絶縁分離の為のＳｉＯ□膜中にＳ
ｉ素子基板の導電形と逆の電荷を生起する準位を導入す
ることによって、背面チャネルの形成を防止できる。こ
れによってＳｉ支持基板に負のバイアスをする為の電源
が不用になる。また一導電形の高濃度層を形成するのに
浅い拡散でよいので、高エネルギーのＩＩ装置が必要な
くなり工程が容易になる。
１素子基板中の反転層又は空乏層の生じゃすいＳｉｎｇ
膜近傍に局限して一導電形の高濃度層を形成することに
より閾値電圧に影響を与えることな（背面チャネルの形
成を防止できる。また絶縁分離の為のＳｉＯ□膜中にＳ
ｉ素子基板の導電形と逆の電荷を生起する準位を導入す
ることによって、背面チャネルの形成を防止できる。こ
れによってＳｉ支持基板に負のバイアスをする為の電源
が不用になる。また一導電形の高濃度層を形成するのに
浅い拡散でよいので、高エネルギーのＩＩ装置が必要な
くなり工程が容易になる。
次に本発明の実施例について説明する。
第１図（ａ）、（ｂ）、（ｃ）は本発明の実施例のＳＯ
Ｉ基板製造工程断面図で、第２図（ａ）、（ｂ）、（Ｃ
）は本発明の他の実施例のＳｏ！基板製造工程断面図で
ある。
Ｉ基板製造工程断面図で、第２図（ａ）、（ｂ）、（Ｃ
）は本発明の他の実施例のＳｏ！基板製造工程断面図で
ある。
図において、５１はＰ形りｔ素子基板、５３はＳｉ０ｇ
膜、６１はｎｏ又はｐ′″形Ｓｔ支持基板、６３はＳｉ
Ｏ□膜である。
膜、６１はｎｏ又はｐ′″形Ｓｔ支持基板、６３はＳｉ
Ｏ□膜である。
第１図の本発明に係る一つのＳＯ■基板の製造方法にお
いては、先ず同図（ａ）のようにｐ形Ｓｔ素子基板５１
を酸化し、厚さ０．４〜１μｍ程度の５ｉＯｚ膜５３を
形成する。同様にｎｏ又はｐ°形Ｓｉ支持基板６１を酸
化し、厚さ０．５〜２μｍ程度の５ｉＯｚ膜６３を形成
する。このときＳｉ素子基板５１に形成されたＳｉＯｚ
膜は後に導入する固定電荷の効果を大ならしめるため出
来るだけ薄くし、絶縁耐圧の条件を満足させるためには
Ｓｉ支持基板６１に形成した５ｉＯｚ膜６３の厚さを厚
くするようにする。本発明の実施例においては、通常Ｓ
ｉ素子基板５１に形成された５１０ｇ１ｌ奨５３の膜厚
よりもＳｉ支持基板６１に形成された５ｔＯ２膜６３の
膜厚の方を厚くするようにしである。
いては、先ず同図（ａ）のようにｐ形Ｓｔ素子基板５１
を酸化し、厚さ０．４〜１μｍ程度の５ｉＯｚ膜５３を
形成する。同様にｎｏ又はｐ°形Ｓｉ支持基板６１を酸
化し、厚さ０．５〜２μｍ程度の５ｉＯｚ膜６３を形成
する。このときＳｉ素子基板５１に形成されたＳｉＯｚ
膜は後に導入する固定電荷の効果を大ならしめるため出
来るだけ薄くし、絶縁耐圧の条件を満足させるためには
Ｓｉ支持基板６１に形成した５ｉＯｚ膜６３の厚さを厚
くするようにする。本発明の実施例においては、通常Ｓ
ｉ素子基板５１に形成された５１０ｇ１ｌ奨５３の膜厚
よりもＳｉ支持基板６１に形成された５ｔＯ２膜６３の
膜厚の方を厚くするようにしである。
次にＳｉ素子基板５１の少なくともＳｉ支持基板６１と
貼り合わせる面の５ｔｏｚ膜中に、半導体中でｐ形不純
物となるＢ、ＢＦ、、Ｇａ等の不純物又はＡ４等の金属
不純物又はＧａ等の半導体原子を導入し、負の固定電荷
を形成する。また咳負の固定電荷を形成する他の方法と
して、ポリ塩化アルミニウム（Ａ ｊ！ ＊（ＯＨ）−
Ｃｊ！ ｂ−ｊ −（１≦ｎ≦５．ｍ≦１０）を１００
０〜１１００００ｐｐ溶解した水溶液に浸す方法もある
。又ｎ形のＳｉ素子基板に対しては、正の固定電荷とな
る不純物を導入出来ることはいうまでもない。
貼り合わせる面の５ｔｏｚ膜中に、半導体中でｐ形不純
物となるＢ、ＢＦ、、Ｇａ等の不純物又はＡ４等の金属
不純物又はＧａ等の半導体原子を導入し、負の固定電荷
を形成する。また咳負の固定電荷を形成する他の方法と
して、ポリ塩化アルミニウム（Ａ ｊ！ ＊（ＯＨ）−
Ｃｊ！ ｂ−ｊ −（１≦ｎ≦５．ｍ≦１０）を１００
０〜１１００００ｐｐ溶解した水溶液に浸す方法もある
。又ｎ形のＳｉ素子基板に対しては、正の固定電荷とな
る不純物を導入出来ることはいうまでもない。
こうして出来上がったＳｉ素子基板５１とＳｉ支持基板
６１とを（ｂ）のように電界を利用してファンデアワー
ルス力の作用によって貼り合わせる。
６１とを（ｂ）のように電界を利用してファンデアワー
ルス力の作用によって貼り合わせる。
最後に（ｃ）のようにＳｉ素子基板の表面を化学的エツ
チング又は機械的研磨により、厚さ１〜１０μｍ程度に
してｓｏ ｒｇ板が完成する。
チング又は機械的研磨により、厚さ１〜１０μｍ程度に
してｓｏ ｒｇ板が完成する。
次に第２図により、本発明の他の実施例に係るＳＯ■基
板の製造方法を説明する。
板の製造方法を説明する。
先ず同図（ａ）のようにｐ形素子基板５１にｐ形の不純
物となるＢ、ＢＦ、、Ｇａ、Ｉｎ等を、ＩＴ又は熱拡散
により表面に局限して導入し、高濃度のｐ°形ドープ層
５２番形成する。
物となるＢ、ＢＦ、、Ｇａ、Ｉｎ等を、ＩＴ又は熱拡散
により表面に局限して導入し、高濃度のｐ°形ドープ層
５２番形成する。
又、ｎ形りｔ素子基板に対してはｎ形の不純物となるＰ
、Ａｓ、Ｓｂ等を導入し高濃度のｎｏ ドープ層を形成
することが出来る。
、Ａｓ、Ｓｂ等を導入し高濃度のｎｏ ドープ層を形成
することが出来る。
次に該Ｓｉ素子基板５１とｎｏ又はｐ０形ＳＬ支持基板
６１を酸化し、それぞれ５ｉＯ１膜５３とＳｉＯ□膜６
３とを厚さ０．４〜１μｍ程度形成する。
６１を酸化し、それぞれ５ｉＯ１膜５３とＳｉＯ□膜６
３とを厚さ０．４〜１μｍ程度形成する。
次に（ｂ）に示すように、該Ｓｉ素子基板５１と該Ｓｉ
支持基板６１とを電界をかけてファンデアワールス力の
作用により貼り合わせる。
支持基板６１とを電界をかけてファンデアワールス力の
作用により貼り合わせる。
次に（Ｃ）のように、Ｓｉ素子基板５１の表面をｓｔｏ
ｇｌとＰ゛形ドープ層をとりさるように化学的エツチン
グ又は機械的研磨により除去し、厚さ１〜１０μｍ程度
にする。
ｇｌとＰ゛形ドープ層をとりさるように化学的エツチン
グ又は機械的研磨により除去し、厚さ１〜１０μｍ程度
にする。
このようにして完成したＳＯＩ基板は、第１図の製造方
法によるものは、Ｓｉ素子基板５１の背面のＳｉｎｇ膜
５３中の負の固定電荷によりＳｉ素子基板中に正の電荷
を誘起して、反転層又は空乏層が形成されるのを防止す
る。又第２図の製造方法によるものは、Ｓｉ素子基板５
１とＳ１０．膜５３の界面にｐ◆形ドープ層を備えてい
るので、反転層又は空乏層が形成されるのを防止できる
。
法によるものは、Ｓｉ素子基板５１の背面のＳｉｎｇ膜
５３中の負の固定電荷によりＳｉ素子基板中に正の電荷
を誘起して、反転層又は空乏層が形成されるのを防止す
る。又第２図の製造方法によるものは、Ｓｉ素子基板５
１とＳ１０．膜５３の界面にｐ◆形ドープ層を備えてい
るので、反転層又は空乏層が形成されるのを防止できる
。
以上のように本発明によれば、Ｓｉ素子基板に補償用の
不純物をイオン注入する必要がないので、闇値電圧のバ
ラツキがな（安定した特性のデバイスが高歩留りで製造
できる。
不純物をイオン注入する必要がないので、闇値電圧のバ
ラツキがな（安定した特性のデバイスが高歩留りで製造
できる。
又、Ｓｉ支持基板に補償用電位をかける必要もないので
、装置が小型化できるとともに、多層構造のＳｏｌが容
易にできる。
、装置が小型化できるとともに、多層構造のＳｏｌが容
易にできる。
第１図（ａ）、（ｂ）、（ｃ）は、本発明の実施例のＳ
ｏｌ基板製造工程断面図、 第２図（ａ）、（ｂ）、（ｃ）は、本発明の他の実施例
のＳｏＩ基板製造工程断面図、第３図は、従来例のＳＯ
Ｉ基板を用いたＭＯ３ＩＣの要部断面図と問題点を説明
する図、第４図（ａ）、（ｂ）、（ｃ）は、従来例のＩ
Ｔによって背面チャネル形成を防止したＭＯ３ＩＣ製造
工程断面図と問題点を説明する図である。 （符号の説明） ６１．１０１・・・ｎ″″又はＰ゛形支持基板、５３．
６３，１０２・・・Ｓｉ０ｇ膜、５２・・・ｐ０形ドー
プ層、 ５１．１０３・・・ｐ形Ｓｉ素子基板、１０４・・・ｎ
０ソース領域、 １０５・・・ｎ２ ドレイン領域、 １０７・・・ゲートＳｉＯ□膜、 １０８・・・ゲートポリシリコン膜、 １０９・・・層間Ｓｉ０ｇ膜、 １１０・・・ソース電極、 １１１・・・ドレイン電極、 Ｂ”ｆｌ・・・ボロンイオン注入。 ＠ 本発明の実施例のＳＯＩ基板裂造工程断面図第１図 本発明の地の実施例のＳＯＩ基板製造工程断面図従来例
のＳＯＩ基板を用いたＭＯＳ ＩＣの要部断面図と問題
点全説明する図第３図
ｏｌ基板製造工程断面図、 第２図（ａ）、（ｂ）、（ｃ）は、本発明の他の実施例
のＳｏＩ基板製造工程断面図、第３図は、従来例のＳＯ
Ｉ基板を用いたＭＯ３ＩＣの要部断面図と問題点を説明
する図、第４図（ａ）、（ｂ）、（ｃ）は、従来例のＩ
Ｔによって背面チャネル形成を防止したＭＯ３ＩＣ製造
工程断面図と問題点を説明する図である。 （符号の説明） ６１．１０１・・・ｎ″″又はＰ゛形支持基板、５３．
６３，１０２・・・Ｓｉ０ｇ膜、５２・・・ｐ０形ドー
プ層、 ５１．１０３・・・ｐ形Ｓｉ素子基板、１０４・・・ｎ
０ソース領域、 １０５・・・ｎ２ ドレイン領域、 １０７・・・ゲートＳｉＯ□膜、 １０８・・・ゲートポリシリコン膜、 １０９・・・層間Ｓｉ０ｇ膜、 １１０・・・ソース電極、 １１１・・・ドレイン電極、 Ｂ”ｆｌ・・・ボロンイオン注入。 ＠ 本発明の実施例のＳＯＩ基板裂造工程断面図第１図 本発明の地の実施例のＳＯＩ基板製造工程断面図従来例
のＳＯＩ基板を用いたＭＯＳ ＩＣの要部断面図と問題
点全説明する図第３図
Claims (3)
- （１）半導体集積回路に用いるＳＯＩ（Ｓｉｌｉｃｏｎ
ＯｎＩｎｓｕｌａｔｏｒ）基板の製造方法において、一
導電形の半導体素子基板に絶縁膜を形成する工程と、 該半導体素子基板の少なくとも半導体支持基板と貼り合
わせる面の絶縁膜中に反対導電形の固定電荷を生起する
一導電形の不純物又は金属不純物又は半導体原子を導入
する工程と、 前記半導体支持基板に前記半導体素子基板の絶縁膜より
厚く絶縁膜を形成する工程と、 前記半導体支持基板と前記半導体素子基板とを貼り合わ
せる工程と、 前記半導体素子基板の表面を除去して所定の厚さにする
工程とを含むことを特徴とする半導体基板の製造方法。 - （２）前記半導体支持基板に前記半導体素子基板の絶縁
膜より厚く絶縁膜を形成することを特徴とする特許請求
の範囲第１項に記載の半導体基板の製造方法。 - （３）一導電形の半導体素子基板の少なくとも半導体支
持基板と貼り合わせる面となる表面に局限して一導電形
の高濃度層を形成する工程と、該半導体素子基板と該半
導体支持基板とに絶縁膜を形成する工程と、 前記半導体素子基板と前記半導体支持基板とを貼り合わ
せる工程と、 前記半導体素子基板の表面を除去して所定の厚さにする
工程とを含むことを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP595588A JPH01186612A (ja) | 1988-01-14 | 1988-01-14 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP595588A JPH01186612A (ja) | 1988-01-14 | 1988-01-14 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01186612A true JPH01186612A (ja) | 1989-07-26 |
Family
ID=11625316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP595588A Pending JPH01186612A (ja) | 1988-01-14 | 1988-01-14 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01186612A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0378906A1 (en) * | 1988-12-08 | 1990-07-25 | Fujitsu Limited | Method of producing semiconductor-on-insulator structure and semiconductor device having semiconductor-on-insulator structure |
| US5231045A (en) * | 1988-12-08 | 1993-07-27 | Fujitsu Limited | Method of producing semiconductor-on-insulator structure by besol process with charged insulating layers |
| EP0554498A2 (en) * | 1991-12-27 | 1993-08-11 | Shin-Etsu Handotai Company Limited | Method of fabricating SOI substrate with uniform thin silicon film |
| US5614433A (en) * | 1995-12-18 | 1997-03-25 | International Business Machines Corporation | Method of fabricating low leakage SOI integrated circuits |
| WO2008117509A1 (ja) * | 2007-03-26 | 2008-10-02 | Shin-Etsu Handotai Co., Ltd. | Ｓｏｉウエーハの製造方法 |
-
1988
- 1988-01-14 JP JP595588A patent/JPH01186612A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0378906A1 (en) * | 1988-12-08 | 1990-07-25 | Fujitsu Limited | Method of producing semiconductor-on-insulator structure and semiconductor device having semiconductor-on-insulator structure |
| US5066993A (en) * | 1988-12-08 | 1991-11-19 | Fujitsu Limited | Semiconductor device having semiconductor-on-insulator structure |
| US5231045A (en) * | 1988-12-08 | 1993-07-27 | Fujitsu Limited | Method of producing semiconductor-on-insulator structure by besol process with charged insulating layers |
| EP0554498A2 (en) * | 1991-12-27 | 1993-08-11 | Shin-Etsu Handotai Company Limited | Method of fabricating SOI substrate with uniform thin silicon film |
| EP0554498A3 (ja) * | 1991-12-27 | 1994-03-09 | Shinetsu Handotai Kk | |
| US5614433A (en) * | 1995-12-18 | 1997-03-25 | International Business Machines Corporation | Method of fabricating low leakage SOI integrated circuits |
| WO2008117509A1 (ja) * | 2007-03-26 | 2008-10-02 | Shin-Etsu Handotai Co., Ltd. | Ｓｏｉウエーハの製造方法 |
| JP2008244019A (ja) * | 2007-03-26 | 2008-10-09 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7528463B2 (en) | Semiconductor on insulator structure | |
| EP0166218B1 (en) | Silicon-on-insulator transistors | |
| US6861304B2 (en) | Semiconductor integrated circuit device and method of manufacturing thereof | |
| US7244963B2 (en) | Double gate field effect transistor with diamond film | |
| US7018882B2 (en) | Method to form local “silicon-on-nothing” or “silicon-on-insulator” wafers with tensile-strained silicon | |
| JP2006503442A (ja) | 埋め込み酸化物層の圧縮材料に導入される伸張性のストレインシリコンを備えた半導体デバイス | |
| JP2000196103A (ja) | Ｓｏｉ素子及びその製造方法 | |
| KR100639199B1 (ko) | 완전 공핍형 에스오아이 소자의 제조방법 | |
| JPH1074921A (ja) | 半導体デバイスおよびその製造方法 | |
| US6649455B2 (en) | SOI type MOS element and manufacturing method thereof | |
| JPH04206766A (ja) | 半導体装置の製造方法 | |
| JPH01186612A (ja) | 半導体基板の製造方法 | |
| JPS63261880A (ja) | 薄膜トランジスタの製造方法 | |
| JPH10189609A (ja) | 半導体装置及びその製造方法 | |
| JPH06302791A (ja) | 半導体基板及びその製造方法 | |
| CN100428494C (zh) | 半导体装置及半导体装置的制造方法 | |
| JP3483671B2 (ja) | 半導体装置及びその製造方法 | |
| JPH06310427A (ja) | 半導体装置の製造方法 | |
| JPH10303207A (ja) | 半導体ウエハおよびその製造方法、ならびに半導体集積回路装置 | |
| JPS60225469A (ja) | 絶縁基板上ｍｏｓ形電界効果トランジスタ | |
| JPH0794721A (ja) | 半導体装置及びその製造方法 | |
| JPH0437168A (ja) | 半導体装置及びその製造方法 | |
| JPH05183166A (ja) | Ｓｏｉ型半導装置および製造方法 | |
| KR840002055B1 (ko) | 금속 전극 복합 mos의 제조방법 | |
| JPH01186644A (ja) | 半導体装置とその製造方法 |