JPH06310427A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06310427A JPH06310427A JP9466493A JP9466493A JPH06310427A JP H06310427 A JPH06310427 A JP H06310427A JP 9466493 A JP9466493 A JP 9466493A JP 9466493 A JP9466493 A JP 9466493A JP H06310427 A JPH06310427 A JP H06310427A
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Abstract
(57)【要約】
【目的】２層の埋め込み絶縁層を有し、最上層のシリコ
ン結晶が高品質なＳＯＩ構造の半導体装置を、簡単かつ
簡便な方法で短時間に製造することを目的とする。 【構成】単結晶シリコン基板１の表面に適宜な方法で二
酸化シリコン膜２（４）を形成する。ＣＶＤ法により、
二酸化シリコン膜２の表面にアモルファス・シリコン膜
６を堆積する。二酸化シリコン膜２とアモルファス・シ
リコン膜６とを形成した単結晶シリコン基板１を、２枚
用意する。そして、２枚の単結晶シリコン基板１のアモ
ルファス・シリコン膜６どうしを密着させた後、熱処理
（１０００°Ｃで９０分間）を行う。この熱処理によ
り、アモルファス・シリコン膜６を結晶化させて多結晶
シリコン膜３を形成する。多結晶シリコン膜３が形成さ
れることにより、２枚の単結晶シリコン基板１は接着さ
れる。一方の単結晶シリコン基板１を裏面からエッチン
グし、単結晶シリコン層５のみを残す。
ン結晶が高品質なＳＯＩ構造の半導体装置を、簡単かつ
簡便な方法で短時間に製造することを目的とする。 【構成】単結晶シリコン基板１の表面に適宜な方法で二
酸化シリコン膜２（４）を形成する。ＣＶＤ法により、
二酸化シリコン膜２の表面にアモルファス・シリコン膜
６を堆積する。二酸化シリコン膜２とアモルファス・シ
リコン膜６とを形成した単結晶シリコン基板１を、２枚
用意する。そして、２枚の単結晶シリコン基板１のアモ
ルファス・シリコン膜６どうしを密着させた後、熱処理
（１０００°Ｃで９０分間）を行う。この熱処理によ
り、アモルファス・シリコン膜６を結晶化させて多結晶
シリコン膜３を形成する。多結晶シリコン膜３が形成さ
れることにより、２枚の単結晶シリコン基板１は接着さ
れる。一方の単結晶シリコン基板１を裏面からエッチン
グし、単結晶シリコン層５のみを残す。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、詳しくは、２層の埋め込み絶縁層を有するＳＯＩ
（Silicon on Insulator）構造の半導体装置の製造方法
に関するものである。
係り、詳しくは、２層の埋め込み絶縁層を有するＳＯＩ
（Silicon on Insulator）構造の半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】近年、パワー用デバイス（パワー素子）
と当該パワー用デバイスを駆動・制御する制御用デバイ
スの高集積回路とをモノリシックに集積したインテリジ
ェント・パワーＩＣ（ＩＰＩＣ）の研究開発が進められ
ている。このＩＰＩＣでは、制御用デバイスがパワー用
デバイスから電気的な影響を受けるのを防ぐために、両
デバイス間を電気的に分離する必要がある。そのために
は、従来、ＰＮ接合による分離技術が用いられていた。
しかし、ＰＮ接合による分離技術では、電気的な分離が
十分とはいえず、制御用デバイスの誤動作や破壊を引き
起こす恐れがあった。そこで、絶縁膜によって電気的に
分離する絶縁分離技術を用いることが提案されている。
しかし、パワー用デバイスにかかる電圧が高い場合、単
に、両デバイス間に１層の絶縁膜を設けるだけでは、電
気的な分離を十分に得ることが難しい。そのため、２層
の二酸化シリコン膜で低抵抗のシリコン膜を挟んだＳＯ
Ｉ構造の絶縁層をＳＩＭＯＸ（Separation by Implante
d Oxygen）法によって形成し、その形成した絶縁層を両
デバイス間に設ける方法が提案されている（大野，松
本，泉 NTT LSI 研究所 信学技法，SDM91-205,75〜80
頁,1992 年）。この方法によれば、２層の二酸化シリコ
ン膜で挟まれたシリコン膜の抵抗を低くしてパワー用デ
バイスと同じ電圧をかけることにより、そのシリコン膜
に電気的なシールド効果をもたせることが可能になる。
その結果、両デバイス間に１層の絶縁膜を設ける方法に
比べて、両デバイス間の電気的な分離をより確実に行う
ことができる。
と当該パワー用デバイスを駆動・制御する制御用デバイ
スの高集積回路とをモノリシックに集積したインテリジ
ェント・パワーＩＣ（ＩＰＩＣ）の研究開発が進められ
ている。このＩＰＩＣでは、制御用デバイスがパワー用
デバイスから電気的な影響を受けるのを防ぐために、両
デバイス間を電気的に分離する必要がある。そのために
は、従来、ＰＮ接合による分離技術が用いられていた。
しかし、ＰＮ接合による分離技術では、電気的な分離が
十分とはいえず、制御用デバイスの誤動作や破壊を引き
起こす恐れがあった。そこで、絶縁膜によって電気的に
分離する絶縁分離技術を用いることが提案されている。
しかし、パワー用デバイスにかかる電圧が高い場合、単
に、両デバイス間に１層の絶縁膜を設けるだけでは、電
気的な分離を十分に得ることが難しい。そのため、２層
の二酸化シリコン膜で低抵抗のシリコン膜を挟んだＳＯ
Ｉ構造の絶縁層をＳＩＭＯＸ（Separation by Implante
d Oxygen）法によって形成し、その形成した絶縁層を両
デバイス間に設ける方法が提案されている（大野，松
本，泉 NTT LSI 研究所 信学技法，SDM91-205,75〜80
頁,1992 年）。この方法によれば、２層の二酸化シリコ
ン膜で挟まれたシリコン膜の抵抗を低くしてパワー用デ
バイスと同じ電圧をかけることにより、そのシリコン膜
に電気的なシールド効果をもたせることが可能になる。
その結果、両デバイス間に１層の絶縁膜を設ける方法に
比べて、両デバイス間の電気的な分離をより確実に行う
ことができる。
【０００３】そのような、ＳＩＭＯＸ法によって当該Ｓ
ＯＩ構造（２層の二酸化シリコン膜で低抵抗のシリコン
膜を挟んだ構造。すなわち、単結晶シリコン基板に２層
の埋め込み絶縁層が形成されている構造）を形成する工
程を、図５〜図６に従って説明する。
ＯＩ構造（２層の二酸化シリコン膜で低抵抗のシリコン
膜を挟んだ構造。すなわち、単結晶シリコン基板に２層
の埋め込み絶縁層が形成されている構造）を形成する工
程を、図５〜図６に従って説明する。
【０００４】工程１）図５参照；単結晶シリコン基板２
１の表面に酸素イオンを高濃度で注入し、単結晶シリコ
ン基板２１の表面から所定の深さに酸素イオン注入層２
１ａを形成する。そして、高温（１２００°Ｃ程度）の
熱処理を行う。この熱処理により、酸素イオン注入層２
１ａの酸素イオンとシリコン原子とが結合して二酸化シ
リコン膜２２が形成される。この二酸化シリコン膜２２
が１層目の埋め込み絶縁層となる。また、酸素イオン注
入層２１ａの上部の単結晶シリコン層２３の結晶構造は
イオン注入によって乱れるが、熱処理によって結晶性が
回復される。この単結晶シリコン層２３が前記２層の二
酸化シリコン膜で挟まれた低抵抗のシリコン膜となる。
１の表面に酸素イオンを高濃度で注入し、単結晶シリコ
ン基板２１の表面から所定の深さに酸素イオン注入層２
１ａを形成する。そして、高温（１２００°Ｃ程度）の
熱処理を行う。この熱処理により、酸素イオン注入層２
１ａの酸素イオンとシリコン原子とが結合して二酸化シ
リコン膜２２が形成される。この二酸化シリコン膜２２
が１層目の埋め込み絶縁層となる。また、酸素イオン注
入層２１ａの上部の単結晶シリコン層２３の結晶構造は
イオン注入によって乱れるが、熱処理によって結晶性が
回復される。この単結晶シリコン層２３が前記２層の二
酸化シリコン膜で挟まれた低抵抗のシリコン膜となる。
【０００５】工程２）図６参照；ＣＶＤ法により、単結
晶シリコン層２３の表面にエピタキシャル・シリコン層
２４を形成する。工程３）図７参照；上記１）と同じ工
程を行う。すなわち、エピタキシャル・シリコン層２４
の表面に酸素イオンを高濃度で注入し、エピタキシャル
・シリコン層２４の表面から所定の深さに酸素イオン注
入層２４ａを形成する。そして、高温（１２００°Ｃ前
後）の熱処理を行う。この熱処理により、酸素イオン注
入層２４ａの酸素イオンとシリコン原子とが結合して二
酸化シリコン膜２５が形成される。この二酸化シリコン
膜２５が２層目の埋め込み絶縁層となる。また、酸素イ
オン注入層２４ａの上部のエピタキシャル・シリコン層
２６の結晶構造はイオン注入によって乱れるが、この熱
処理によって結晶性が回復される。このエピタキシャル
・シリコン層２６に制御用デバイスを形成する。
晶シリコン層２３の表面にエピタキシャル・シリコン層
２４を形成する。工程３）図７参照；上記１）と同じ工
程を行う。すなわち、エピタキシャル・シリコン層２４
の表面に酸素イオンを高濃度で注入し、エピタキシャル
・シリコン層２４の表面から所定の深さに酸素イオン注
入層２４ａを形成する。そして、高温（１２００°Ｃ前
後）の熱処理を行う。この熱処理により、酸素イオン注
入層２４ａの酸素イオンとシリコン原子とが結合して二
酸化シリコン膜２５が形成される。この二酸化シリコン
膜２５が２層目の埋め込み絶縁層となる。また、酸素イ
オン注入層２４ａの上部のエピタキシャル・シリコン層
２６の結晶構造はイオン注入によって乱れるが、この熱
処理によって結晶性が回復される。このエピタキシャル
・シリコン層２６に制御用デバイスを形成する。
【０００６】ところで、エピタキシャル・シリコン層２
４の形成後に２回目の酸素イオン注入を行うのは、酸素
イオン注入の可能な深さが単結晶シリコン基板２１の表
面から０．６μm 程度と浅いためである。つまり、エピ
タキシャル・シリコン層２４を形成せずに、単結晶シリ
コン基板２１に２回酸素イオン注入を行って二酸化シリ
コン膜２２，２５を形成した場合、単結晶シリコン層２
３およびエピタキシャル・シリコン層２６を十分な厚さ
にすることができないわけである。
４の形成後に２回目の酸素イオン注入を行うのは、酸素
イオン注入の可能な深さが単結晶シリコン基板２１の表
面から０．６μm 程度と浅いためである。つまり、エピ
タキシャル・シリコン層２４を形成せずに、単結晶シリ
コン基板２１に２回酸素イオン注入を行って二酸化シリ
コン膜２２，２５を形成した場合、単結晶シリコン層２
３およびエピタキシャル・シリコン層２６を十分な厚さ
にすることができないわけである。
【０００７】
【発明が解決しようとする課題】このように、上記のＳ
ＩＭＯＸ法による方法では、非常に複雑なプロセス工程
が必要であった。特に、処理時間のかかる酸素イオン注
入を２回行うために、スループットが極めて低くなり、
製造コストが高くなるという問題があった。尚、イオン
注入装置は高価で大がかりなものであるため、その導入
は、製造コストのさらなる増大を招くことになる。ま
た、高温の熱処理は冷却時の温度管理が難しく処理時間
が長い（これは、冷却時に基板にひびや割れが生じたり
歪んだりするのを防ぐため、緩やかに冷却しなければな
らないからである）。そのような高温の熱処理を２回行
うために、この点でもスループットが低くなっていた。
ＩＭＯＸ法による方法では、非常に複雑なプロセス工程
が必要であった。特に、処理時間のかかる酸素イオン注
入を２回行うために、スループットが極めて低くなり、
製造コストが高くなるという問題があった。尚、イオン
注入装置は高価で大がかりなものであるため、その導入
は、製造コストのさらなる増大を招くことになる。ま
た、高温の熱処理は冷却時の温度管理が難しく処理時間
が長い（これは、冷却時に基板にひびや割れが生じたり
歪んだりするのを防ぐため、緩やかに冷却しなければな
らないからである）。そのような高温の熱処理を２回行
うために、この点でもスループットが低くなっていた。
【０００８】さらに、エピタキシャル・シリコン層２６
の結晶性は単結晶シリコン基板２１に比べて劣るため、
エピタキシャル・シリコン層２６に形成した制御用デバ
イスの性能を高めることができないという問題もあっ
た。
の結晶性は単結晶シリコン基板２１に比べて劣るため、
エピタキシャル・シリコン層２６に形成した制御用デバ
イスの性能を高めることができないという問題もあっ
た。
【０００９】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、２層の埋め込み絶縁層
を有し、最上層のシリコン結晶が高品質なＳＯＩ構造の
半導体装置を、簡単かつ簡便な方法で短時間に製造する
ことにある。
れたものであって、その目的は、２層の埋め込み絶縁層
を有し、最上層のシリコン結晶が高品質なＳＯＩ構造の
半導体装置を、簡単かつ簡便な方法で短時間に製造する
ことにある。
【００１０】
【課題を解決するための手段】本発明は、単結晶シリコ
ン基板の表面に絶縁膜を形成する第１の工程と、その絶
縁膜の上にシリコン膜を堆積する第２の工程と、第１お
よび第２の工程により単結晶シリコン基板に絶縁膜とシ
リコン膜とが形成されたウェハを２枚用意し、その２枚
のウェハのシリコン膜どうしを密着させて熱処理を行う
ことにより、シリコン膜どうしを接合させて２枚のウェ
ハを貼り合わせる第３の工程と、一方のウェハの単結晶
シリコン基板を裏面から除去して所定の厚さに形成する
第４の工程とを備えたことをその要旨とする。
ン基板の表面に絶縁膜を形成する第１の工程と、その絶
縁膜の上にシリコン膜を堆積する第２の工程と、第１お
よび第２の工程により単結晶シリコン基板に絶縁膜とシ
リコン膜とが形成されたウェハを２枚用意し、その２枚
のウェハのシリコン膜どうしを密着させて熱処理を行う
ことにより、シリコン膜どうしを接合させて２枚のウェ
ハを貼り合わせる第３の工程と、一方のウェハの単結晶
シリコン基板を裏面から除去して所定の厚さに形成する
第４の工程とを備えたことをその要旨とする。
【００１１】
【作用】従って、本発明によれば、単結晶シリコン基板
の上に絶縁膜が形成され、その絶縁膜の上にシリコン膜
が形成され、そのシリコン膜の上に絶縁膜が形成され、
その絶縁膜の上に所定の厚さの単結晶シリコン層（一方
のウェハの単結晶シリコン基板のエッチングされた残り
の部分）が形成された構造をつくることができる。
の上に絶縁膜が形成され、その絶縁膜の上にシリコン膜
が形成され、そのシリコン膜の上に絶縁膜が形成され、
その絶縁膜の上に所定の厚さの単結晶シリコン層（一方
のウェハの単結晶シリコン基板のエッチングされた残り
の部分）が形成された構造をつくることができる。
【００１２】その結果、２層の絶縁膜はそれぞれ埋め込
み絶縁層となる。また、最上層の単結晶シリコン層は、
単結晶シリコン基板を裏面から除去して所定の厚さに形
成したものであるため、その結晶性は極めて高品質であ
る。
み絶縁層となる。また、最上層の単結晶シリコン層は、
単結晶シリコン基板を裏面から除去して所定の厚さに形
成したものであるため、その結晶性は極めて高品質であ
る。
【００１３】
【実施例】以下、本発明を具体化した一実施例を図面に
従って説明する。図１は、本実施例によって製造した半
導体装置の縦断面図である。
従って説明する。図１は、本実施例によって製造した半
導体装置の縦断面図である。
【００１４】単結晶シリコン基板１の上には、１層目の
埋め込み絶縁層である二酸化シリコン膜２が形成されて
いる。二酸化シリコン膜２の上には、低抵抗のシリコン
膜である多結晶シリコン膜３が形成されている。多結晶
シリコン膜３の上には、２層目の埋め込み絶縁層である
二酸化シリコン膜４が形成されている。二酸化シリコン
膜４の上には、単結晶シリコン層５が形成されている。
その単結晶シリコン層５に制御用デバイスが形成され
る。
埋め込み絶縁層である二酸化シリコン膜２が形成されて
いる。二酸化シリコン膜２の上には、低抵抗のシリコン
膜である多結晶シリコン膜３が形成されている。多結晶
シリコン膜３の上には、２層目の埋め込み絶縁層である
二酸化シリコン膜４が形成されている。二酸化シリコン
膜４の上には、単結晶シリコン層５が形成されている。
その単結晶シリコン層５に制御用デバイスが形成され
る。
【００１５】次に、このような構造（すなわち、２層の
埋め込み絶縁層〔二酸化シリコン膜２，４〕を有し、最
上層〔単結晶シリコン層５〕のシリコン結晶が高品質な
ＳＯＩ構造）の半導体装置の製造工程を、図２，図３に
従って説明する。
埋め込み絶縁層〔二酸化シリコン膜２，４〕を有し、最
上層〔単結晶シリコン層５〕のシリコン結晶が高品質な
ＳＯＩ構造）の半導体装置の製造工程を、図２，図３に
従って説明する。
【００１６】工程：図２参照；単結晶シリコン基板１
の表面に所定の厚さの二酸化シリコン膜２を形成する。
尚、二酸化シリコン膜２はどのような方法によって形成
してもよい（例えば、高温酸化，低温酸化，陽極酸化な
どによる酸化法や、ＣＶＤ法，ＰＶＤ法などによる被着
法）。
の表面に所定の厚さの二酸化シリコン膜２を形成する。
尚、二酸化シリコン膜２はどのような方法によって形成
してもよい（例えば、高温酸化，低温酸化，陽極酸化な
どによる酸化法や、ＣＶＤ法，ＰＶＤ法などによる被着
法）。
【００１７】次に、ＣＶＤ法により、二酸化シリコン膜
２の表面に、砒素をドープしたｎ+形アモルファス・シ
リコン膜６を所定の厚さ（例えば３００nm）だけ堆積す
る。ここで、砒素をドープしてアモルファス・シリコン
膜６をｎ+ 形にするのは、後記するように多結晶シリコ
ン膜３の抵抗値を下げて電気的なシールド効果をもたせ
るためである。
２の表面に、砒素をドープしたｎ+形アモルファス・シ
リコン膜６を所定の厚さ（例えば３００nm）だけ堆積す
る。ここで、砒素をドープしてアモルファス・シリコン
膜６をｎ+ 形にするのは、後記するように多結晶シリコ
ン膜３の抵抗値を下げて電気的なシールド効果をもたせ
るためである。
【００１８】工程：図３参照；上記１）の工程によっ
て二酸化シリコン膜２およびｎ+ 形アモルファス・シリ
コン膜６を形成した単結晶シリコン基板１を、２枚用意
する。
て二酸化シリコン膜２およびｎ+ 形アモルファス・シリ
コン膜６を形成した単結晶シリコン基板１を、２枚用意
する。
【００１９】そして、２枚の単結晶シリコン基板１のｎ
+ 形アモルファス・シリコン膜６どうしを密着させた
後、熱処理（１０００°Ｃで９０分間）を行う。この熱
処理により、ｎ+ 形アモルファス・シリコン膜６を結晶
化させてｎ+ 形多結晶シリコン膜３を形成する。ｎ+ 形
多結晶シリコン膜３が形成されることにより、２枚の単
結晶シリコン基板１は接着されることになる。
+ 形アモルファス・シリコン膜６どうしを密着させた
後、熱処理（１０００°Ｃで９０分間）を行う。この熱
処理により、ｎ+ 形アモルファス・シリコン膜６を結晶
化させてｎ+ 形多結晶シリコン膜３を形成する。ｎ+ 形
多結晶シリコン膜３が形成されることにより、２枚の単
結晶シリコン基板１は接着されることになる。
【００２０】工程：一方の単結晶シリコン基板１にお
いて、二酸化シリコン膜２の表面から所定の厚さ（例え
ば１μm ）の部分（図３に示すＡ）だけを残して他の部
分を適宜なエッチング法によって取り除くことにより、
二酸化シリコン膜２上に所定の厚さの単結晶シリコン層
５を形成する。
いて、二酸化シリコン膜２の表面から所定の厚さ（例え
ば１μm ）の部分（図３に示すＡ）だけを残して他の部
分を適宜なエッチング法によって取り除くことにより、
二酸化シリコン膜２上に所定の厚さの単結晶シリコン層
５を形成する。
【００２１】その結果、図１に示す構造の半導体装置が
形成される。ここで、前記一方の単結晶シリコン基板１
の二酸化シリコン膜２は、図１に示す二酸化シリコン膜
４に対応している。
形成される。ここで、前記一方の単結晶シリコン基板１
の二酸化シリコン膜２は、図１に示す二酸化シリコン膜
４に対応している。
【００２２】このように、本実施例においては、至極一
般的な技術（二酸化シリコン膜２，４の形成と、ＣＶＤ
法によるｎ+ 形アモルファス・シリコン膜６の形成と、
熱処理によるｎ+ 形アモルファス・シリコン膜６のｎ+
形多結晶シリコン膜３化）を用いるだけで、２層の埋め
込み絶縁層を有するＳＯＩ構造の半導体装置を製造する
ことができる。
般的な技術（二酸化シリコン膜２，４の形成と、ＣＶＤ
法によるｎ+ 形アモルファス・シリコン膜６の形成と、
熱処理によるｎ+ 形アモルファス・シリコン膜６のｎ+
形多結晶シリコン膜３化）を用いるだけで、２層の埋め
込み絶縁層を有するＳＯＩ構造の半導体装置を製造する
ことができる。
【００２３】従って、本施例では、二酸化シリコン膜２
を形成する際、従来例のようにイオン注入装置を用いな
いため、イオン注入装置に起因する前記問題点を回避す
ることができる。
を形成する際、従来例のようにイオン注入装置を用いな
いため、イオン注入装置に起因する前記問題点を回避す
ることができる。
【００２４】また、本実施例では従来例に比べると低い
温度の熱処理を１回行うだけでよいため、スループット
を向上させることができる。さらに、最上層の単結晶シ
リコン層５は単結晶シリコン基板１をエッチングして形
成したものであるため、その結晶性は単結晶シリコン基
板１とほぼ同等であり極めて高品質である。そのため、
単結晶シリコン基板１上には高性能の制御用デバイスを
形成することができる。
温度の熱処理を１回行うだけでよいため、スループット
を向上させることができる。さらに、最上層の単結晶シ
リコン層５は単結晶シリコン基板１をエッチングして形
成したものであるため、その結晶性は単結晶シリコン基
板１とほぼ同等であり極めて高品質である。そのため、
単結晶シリコン基板１上には高性能の制御用デバイスを
形成することができる。
【００２５】尚、下層のシリコン膜すなわちｎ+ 形多結
晶シリコン膜３は単結晶ではないが、本来この層は後記
するような電気的なシールド効果を得るために設けたも
のであるため、単結晶である必要はなく多結晶であって
も何ら支障はない。
晶シリコン膜３は単結晶ではないが、本来この層は後記
するような電気的なシールド効果を得るために設けたも
のであるため、単結晶である必要はなく多結晶であって
も何ら支障はない。
【００２６】図４は、本実施例を利用したＩＰＩＣの一
例の要部縦断面図である。本実施例によるＳＯＩ構造の
基板上に、パワー用デバイスである縦型ＵＭＯＳトラン
ジスタ７と、その縦型ＵＭＯＳトランジスタ７を駆動・
制御する制御用デバイスである高耐圧ＣＭＯＳトランジ
スタ８とが搭載されている。ここで、高耐圧ＣＭＯＳト
ランジスタ８は単結晶シリコン層５に形成され、縦型Ｕ
ＭＯＳトランジスタ７は単結晶シリコン基板１の表面に
形成されている。尚、各ＭＯＳトランジスタ７、８のゲ
ートは埋め込み多結晶シリコン１１によって形成されて
いる。
例の要部縦断面図である。本実施例によるＳＯＩ構造の
基板上に、パワー用デバイスである縦型ＵＭＯＳトラン
ジスタ７と、その縦型ＵＭＯＳトランジスタ７を駆動・
制御する制御用デバイスである高耐圧ＣＭＯＳトランジ
スタ８とが搭載されている。ここで、高耐圧ＣＭＯＳト
ランジスタ８は単結晶シリコン層５に形成され、縦型Ｕ
ＭＯＳトランジスタ７は単結晶シリコン基板１の表面に
形成されている。尚、各ＭＯＳトランジスタ７、８のゲ
ートは埋め込み多結晶シリコン１１によって形成されて
いる。
【００２７】高耐圧ＣＭＯＳトランジスタ８のＰＭＯＳ
トランジスタ８ａとＮＭＯＳトランジスタ８ｂおよび縦
型ＵＭＯＳトランジスタ７はそれぞれ、二酸化シリコン
膜２，４，５によって完全に絶縁分離されている。その
ため、原理的にラッチアップは生じない。
トランジスタ８ａとＮＭＯＳトランジスタ８ｂおよび縦
型ＵＭＯＳトランジスタ７はそれぞれ、二酸化シリコン
膜２，４，５によって完全に絶縁分離されている。その
ため、原理的にラッチアップは生じない。
【００２８】また、高耐圧ＣＭＯＳトランジスタ８の下
部には、二酸化シリコン膜２，４とｎ+ 形多結晶シリコ
ン膜３が配置されている。そして、ｎ+ 形多結晶シリコ
ン膜３と縦型ＵＭＯＳトランジスタ７のソースとは金属
配線９によって接続されている。その結果、ｎ+ 形多結
晶シリコン膜３には電気的なシールド効果をもたせるこ
とができる。すなわち、ｎ+ 基板１０は縦型ＵＭＯＳト
ランジスタ７のドレインとして機能するため、ｎ+ 基板
１０の電位は縦型ＵＭＯＳトランジスタ７の動作状態に
応じて大きく変化する。しかし、縦型ＵＭＯＳトランジ
スタ７のソースと同電位であるｎ+ 形多結晶シリコン膜
３が、ｎ+ 基板１０の電位変動をシールドし、高耐圧Ｃ
ＭＯＳトランジスタ８を電気的に保護する。そのため、
高耐圧ＣＭＯＳトランジスタ８には、バックチャネルの
発生などの特性を変動させる現象は生じない。従って、
二酸化シリコン膜２，４，５によって縦型ＵＭＯＳトラ
ンジスタ７と高耐圧ＣＭＯＳトランジスタ８とを単に絶
縁分離しただけの場合に比べ、両トランジスタ７，８間
の電気的な分離をより確実に行うことができる。
部には、二酸化シリコン膜２，４とｎ+ 形多結晶シリコ
ン膜３が配置されている。そして、ｎ+ 形多結晶シリコ
ン膜３と縦型ＵＭＯＳトランジスタ７のソースとは金属
配線９によって接続されている。その結果、ｎ+ 形多結
晶シリコン膜３には電気的なシールド効果をもたせるこ
とができる。すなわち、ｎ+ 基板１０は縦型ＵＭＯＳト
ランジスタ７のドレインとして機能するため、ｎ+ 基板
１０の電位は縦型ＵＭＯＳトランジスタ７の動作状態に
応じて大きく変化する。しかし、縦型ＵＭＯＳトランジ
スタ７のソースと同電位であるｎ+ 形多結晶シリコン膜
３が、ｎ+ 基板１０の電位変動をシールドし、高耐圧Ｃ
ＭＯＳトランジスタ８を電気的に保護する。そのため、
高耐圧ＣＭＯＳトランジスタ８には、バックチャネルの
発生などの特性を変動させる現象は生じない。従って、
二酸化シリコン膜２，４，５によって縦型ＵＭＯＳトラ
ンジスタ７と高耐圧ＣＭＯＳトランジスタ８とを単に絶
縁分離しただけの場合に比べ、両トランジスタ７，８間
の電気的な分離をより確実に行うことができる。
【００２９】尚、本発明は上記実施例に限定されるのも
のではなく、以下のように実施してもよい。 １）二酸化シリコン膜２，４を他の絶縁膜（窒化シリコ
ン膜、各種シリケートガラス〔ＰＳＧ，ＢＳＧ，ＡＳＧ
など〕、アルミ酸化膜、チタン酸化膜など）に置き換え
る。この場合、その絶縁膜はどのような方法によって形
成してもよい。
のではなく、以下のように実施してもよい。 １）二酸化シリコン膜２，４を他の絶縁膜（窒化シリコ
ン膜、各種シリケートガラス〔ＰＳＧ，ＢＳＧ，ＡＳＧ
など〕、アルミ酸化膜、チタン酸化膜など）に置き換え
る。この場合、その絶縁膜はどのような方法によって形
成してもよい。
【００３０】２）アモルファス・シリコン膜６を多結晶
シリコン膜に置き換える。すなわち、アモルファス・シ
リコン膜６を熱処理によって多結晶シリコン膜３にする
のではなく、最初から多結晶シリコン膜として形成して
おく。この場合の多結晶シリコン膜はＣＶＤ法によって
形成すればよい。
シリコン膜に置き換える。すなわち、アモルファス・シ
リコン膜６を熱処理によって多結晶シリコン膜３にする
のではなく、最初から多結晶シリコン膜として形成して
おく。この場合の多結晶シリコン膜はＣＶＤ法によって
形成すればよい。
【００３１】３）アモルファス・シリコン膜６の形成を
ＣＶＤ法ではなくスパッタリングによって行う。 ４）上記工程においては単結晶シリコン基板１をエッ
チングしたが、これを化学機械研磨法や機械研磨法など
の他の表面平坦化技術に置き換える。
ＣＶＤ法ではなくスパッタリングによって行う。 ４）上記工程においては単結晶シリコン基板１をエッ
チングしたが、これを化学機械研磨法や機械研磨法など
の他の表面平坦化技術に置き換える。
【００３２】
【発明の効果】以上詳述したように本発明によれば、２
層の埋め込み絶縁層を有し、最上層のシリコン結晶が高
品質なＳＯＩ構造の半導体装置を、簡単かつ簡便な方法
で短時間に製造することができるという優れた効果があ
る。
層の埋め込み絶縁層を有し、最上層のシリコン結晶が高
品質なＳＯＩ構造の半導体装置を、簡単かつ簡便な方法
で短時間に製造することができるという優れた効果があ
る。
【図１】本発明を具体化した一実施例によって製造した
半導体装置の縦断面図である。
半導体装置の縦断面図である。
【図２】一実施例の半導体装置の製造工程を説明するた
めの縦断面図である。
めの縦断面図である。
【図３】一実施例の半導体装置の製造工程を説明するた
めの縦断面図である。
めの縦断面図である。
【図４】一実施例を利用したＩＰＩＣの一例の要部縦断
面図である。
面図である。
【図５】従来例の半導体装置の製造工程を説明するため
の縦断面図である。
の縦断面図である。
【図６】従来例の半導体装置の製造工程を説明するため
の縦断面図である。
の縦断面図である。
【図７】従来例の半導体装置の製造工程を説明するため
の縦断面図である。
の縦断面図である。
１ 単結晶シリコン基板 ２，４ 絶縁膜としての二酸化シリコン膜 ３ シリコン膜としての多結晶シリコン膜 ５ 単結晶シリコン層
Claims (1)
- 【請求項１】 単結晶シリコン基板の表面に絶縁膜を形
成する第１の工程と、 その絶縁膜の上にシリコン膜を堆積する第２の工程と、 第１および第２の工程により単結晶シリコン基板に絶縁
膜とシリコン膜とが形成されたウェハを２枚用意し、そ
の２枚のウェハのシリコン膜どうしを密着させて熱処理
を行うことにより、シリコン膜どうしを接合させて２枚
のウェハを貼り合わせる第３の工程と、 一方のウェハの単結晶シリコン基板を裏面から除去して
所定の厚さに形成する第４の工程とを備えたことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9466493A JPH06310427A (ja) | 1993-04-21 | 1993-04-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9466493A JPH06310427A (ja) | 1993-04-21 | 1993-04-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310427A true JPH06310427A (ja) | 1994-11-04 |
Family
ID=14116524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9466493A Pending JPH06310427A (ja) | 1993-04-21 | 1993-04-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310427A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002101819A3 (en) * | 2001-06-12 | 2003-02-27 | Advanced Micro Devices Inc | Leaky, thermally conductive insulator material (ltcim) in a semiconductor-on-insulator (soi) structure |
| CN1303697C (zh) * | 2000-09-01 | 2007-03-07 | 三菱电机株式会社 | 半导体装置和“绝缘体上的半导体”衬底 |
| CN100365778C (zh) * | 2004-02-19 | 2008-01-30 | 三星Sdi株式会社 | 制造多晶硅薄膜的方法和使用该多晶硅的薄膜晶体管 |
| US7696032B2 (en) | 2005-11-18 | 2010-04-13 | Samsung Electronics Co., Ltd. | Semiconductor device including a crystal semiconductor layer, its fabrication and its operation |
-
1993
- 1993-04-21 JP JP9466493A patent/JPH06310427A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1303697C (zh) * | 2000-09-01 | 2007-03-07 | 三菱电机株式会社 | 半导体装置和“绝缘体上的半导体”衬底 |
| WO2002101819A3 (en) * | 2001-06-12 | 2003-02-27 | Advanced Micro Devices Inc | Leaky, thermally conductive insulator material (ltcim) in a semiconductor-on-insulator (soi) structure |
| US6717212B2 (en) | 2001-06-12 | 2004-04-06 | Advanced Micro Devices, Inc. | Leaky, thermally conductive insulator material (LTCIM) in semiconductor-on-insulator (SOI) structure |
| CN100365778C (zh) * | 2004-02-19 | 2008-01-30 | 三星Sdi株式会社 | 制造多晶硅薄膜的方法和使用该多晶硅的薄膜晶体管 |
| US7696032B2 (en) | 2005-11-18 | 2010-04-13 | Samsung Electronics Co., Ltd. | Semiconductor device including a crystal semiconductor layer, its fabrication and its operation |
| US8198704B2 (en) | 2005-11-18 | 2012-06-12 | Samsung Electronics Co., Ltd. | Semiconductor device including a crystal semiconductor layer |
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