JP3070501B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Silicon
On Insulater）基板を用いた半導体装置に関し、特にＳ
ＯＩ基板におけるゲッタリングを有効に行うことが可能
な半導体装置に関するものである。
On Insulater）基板を用いた半導体装置に関し、特にＳ
ＯＩ基板におけるゲッタリングを有効に行うことが可能
な半導体装置に関するものである。
【０００２】
【従来の技術】近年の半導体装置では、素子の高速化や
微細化を促進するためにＳＯＩ基板を利用している。し
かしながら、このＳＯＩ基板は素子が形成される薄いシ
リコン活性層とこれを支持するシリコン基板の間に重金
属原子をはとんど通過しない酸化シリコンが設けられて
いるため、半導体装置製造中に混入される不純物、特に
重金属を効果的にゲッタリングするのが困難である。従
来のＳＯＩ基板のゲッタリング技術として、特開平８−
４５９４３号公報に記載のものがある。これを図９を参
照して説明する。同図はその断面工程図であり、先ず、
図９（ａ）のように、支持体単結晶シリコン２３上の二
酸化シリコン２２上に単結晶シリコン２１を有するＳＩ
ＭＯＸ（Seperation by IMplanted OXygen）基板または
貼り合わせＳＯＩ基板を用意する。そして、単結晶シリ
コン２１表面上に二酸化シリコン膜２５を形成しフォト
リソグラフィ法によってパターンニングし、その後、エ
ッチングによって半導体装置が製造される活性層領域以
外の領域、すなわち素子分離領域の窓あけを行う。次い
で、図９（ｂ）のように、減圧ＣＶＤ法によって、窓あ
けされた活性層２１の表面および前記二酸化シリコン膜
２５の表面を含む全面にゲッター層となる多結晶シリコ
ン膜２７を成長する。次に、図９（ｃ）のように、エッ
チングバックにより二酸化シリコン膜２５上の多結晶シ
リコン膜２７を除去し、素子分離領域にのみ多結晶シリ
コン膜２７を残す。そして、最後に図９（ｄ）のよう
に、二酸化シリコン膜２５をエッチングにより除去し、
素子分離領域の多結晶シリコン膜２７をゲッタ層として
完成する。
微細化を促進するためにＳＯＩ基板を利用している。し
かしながら、このＳＯＩ基板は素子が形成される薄いシ
リコン活性層とこれを支持するシリコン基板の間に重金
属原子をはとんど通過しない酸化シリコンが設けられて
いるため、半導体装置製造中に混入される不純物、特に
重金属を効果的にゲッタリングするのが困難である。従
来のＳＯＩ基板のゲッタリング技術として、特開平８−
４５９４３号公報に記載のものがある。これを図９を参
照して説明する。同図はその断面工程図であり、先ず、
図９（ａ）のように、支持体単結晶シリコン２３上の二
酸化シリコン２２上に単結晶シリコン２１を有するＳＩ
ＭＯＸ（Seperation by IMplanted OXygen）基板または
貼り合わせＳＯＩ基板を用意する。そして、単結晶シリ
コン２１表面上に二酸化シリコン膜２５を形成しフォト
リソグラフィ法によってパターンニングし、その後、エ
ッチングによって半導体装置が製造される活性層領域以
外の領域、すなわち素子分離領域の窓あけを行う。次い
で、図９（ｂ）のように、減圧ＣＶＤ法によって、窓あ
けされた活性層２１の表面および前記二酸化シリコン膜
２５の表面を含む全面にゲッター層となる多結晶シリコ
ン膜２７を成長する。次に、図９（ｃ）のように、エッ
チングバックにより二酸化シリコン膜２５上の多結晶シ
リコン膜２７を除去し、素子分離領域にのみ多結晶シリ
コン膜２７を残す。そして、最後に図９（ｄ）のよう
に、二酸化シリコン膜２５をエッチングにより除去し、
素子分離領域の多結晶シリコン膜２７をゲッタ層として
完成する。
【０００３】
【発明が解決しようとする課題】この技術では、素子分
離領域に選択的に形成された多結晶シリコン膜２７をゲ
ッター層とすることで、単結晶シリコン２１における素
子領域、すなわち活性層中に混入する重金属を、多結晶
シリコンが活性層表面に接触した面からゲッタリングす
ることが可能である。したがって、多結晶シリコンと活
性層表面の接触面積が重要になってくるが、近年におけ
る素子の微細化が促進される中で、素子分離領域も微細
化され、その結果として多結晶シリコン膜２７の面積が
低減されて多結晶シリコン膜２７と活性層表面との接触
面積が小さくされると、その結果としてゲッタリング効
率が悪化されてしまうことになる。このため、ゲッタリ
ングが不完全なものとなり、重金属汚染を十分に補償す
ることが困難になり、酸化膜耐圧の劣化やリーク電流の
増加をもたらし、半導体装置の特性劣化が生じる要因と
なっている。
離領域に選択的に形成された多結晶シリコン膜２７をゲ
ッター層とすることで、単結晶シリコン２１における素
子領域、すなわち活性層中に混入する重金属を、多結晶
シリコンが活性層表面に接触した面からゲッタリングす
ることが可能である。したがって、多結晶シリコンと活
性層表面の接触面積が重要になってくるが、近年におけ
る素子の微細化が促進される中で、素子分離領域も微細
化され、その結果として多結晶シリコン膜２７の面積が
低減されて多結晶シリコン膜２７と活性層表面との接触
面積が小さくされると、その結果としてゲッタリング効
率が悪化されてしまうことになる。このため、ゲッタリ
ングが不完全なものとなり、重金属汚染を十分に補償す
ることが困難になり、酸化膜耐圧の劣化やリーク電流の
増加をもたらし、半導体装置の特性劣化が生じる要因と
なっている。
【０００４】本発明は、ＳＯＩ基板における素子の微細
化を促進する一方で、ゲッタリング効果を高めることが
可能な半導体装置を提供することにある。
化を促進する一方で、ゲッタリング効果を高めることが
可能な半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、絶縁基板上の
単結晶シリコンに素子が形成されたＳＯＩ構造の半導体
装置において、前記単結晶シリコン内にのみ単結晶でな
いシリコン膜が選択的に形成されており、前記単結晶で
ないシリコン膜の一領域が素子分離機能を有している半
導体装置であって、 前記単結晶でないシリコン膜とし
て、Ｐ型多結晶シリコンとＮ型多結晶シリコンとが接触
する領域を有することにより素子分離機能を有すること
を特徴とする。 また、本発明において、前記単結晶でな
いシリコン膜は、前記絶縁基板に接触していないことを
特徴とする。 また、本発明は、絶縁基板上の単結晶シリ
コンに素子が形成されたＳＯＩ構造の半導体装置におい
て、前記単結晶シリコン内に単結晶でないシリコン膜が
選択的に形成され、かつ前記単結晶でないシリコン膜は
前記絶縁基板に接触していないことを特徴とする。 更
に、本発明は、絶縁基板上の単結晶シリコンに素子が形
成されたＳＯＩ構造の半導体装置において、前記単結晶
シリコン内に、多結晶シリコン膜若しくは非晶質シリコ
ン膜若しくはシリコン窒化膜、またはこれらを積層した
多層構造膜のいずれかが選択的に形成され、かつ、前記
多結晶シリコン膜若しくは非晶質シリコン膜若しくはシ
リコン窒化膜、またはこれらを積層した多層構造膜は、
素子の不純物拡散領域と同じ導電型の不純物を含み、か
つ、前記絶縁基板に接触していないことを特徴とする。
単結晶シリコンに素子が形成されたＳＯＩ構造の半導体
装置において、前記単結晶シリコン内にのみ単結晶でな
いシリコン膜が選択的に形成されており、前記単結晶で
ないシリコン膜の一領域が素子分離機能を有している半
導体装置であって、 前記単結晶でないシリコン膜とし
て、Ｐ型多結晶シリコンとＮ型多結晶シリコンとが接触
する領域を有することにより素子分離機能を有すること
を特徴とする。 また、本発明において、前記単結晶でな
いシリコン膜は、前記絶縁基板に接触していないことを
特徴とする。 また、本発明は、絶縁基板上の単結晶シリ
コンに素子が形成されたＳＯＩ構造の半導体装置におい
て、前記単結晶シリコン内に単結晶でないシリコン膜が
選択的に形成され、かつ前記単結晶でないシリコン膜は
前記絶縁基板に接触していないことを特徴とする。 更
に、本発明は、絶縁基板上の単結晶シリコンに素子が形
成されたＳＯＩ構造の半導体装置において、前記単結晶
シリコン内に、多結晶シリコン膜若しくは非晶質シリコ
ン膜若しくはシリコン窒化膜、またはこれらを積層した
多層構造膜のいずれかが選択的に形成され、かつ、前記
多結晶シリコン膜若しくは非晶質シリコン膜若しくはシ
リコン窒化膜、またはこれらを積層した多層構造膜は、
素子の不純物拡散領域と同じ導電型の不純物を含み、か
つ、前記絶縁基板に接触していないことを特徴とする。
【０００６】
【０００７】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は、本発明の第１実施形態の断
面図であり、本発明をＣＭＯＳデバイスに適用した例を
示している。支持体単結晶シリコン３の上に埋め込み酸
化膜としての二酸化シリコン２が形成され、その上に単
結晶シリコン１が設けられ、この単結晶シリコン１を活
性層としてＰＭＯＳトランジスタとＮＭＯＳトランジス
タとが形成されている。ＰＭＯＳ領域ＰＸとＮＭＯＳ領
域ＮＸは素子分離酸化膜４によって電気的に絶縁されて
おり、各領域にはゲート電極９がそれぞれ設けられ、か
つこのゲート電極９を挟む前記活性層には、ＰＭＯＳお
よびＮＭＯＳそれぞれのＬＤＤ領域１０Ｐと１０Ｎ、お
よびソース・ドレイン領域１１Ｐ，１１Ｎが形成されて
いる。そして、これらのソース、ドレインにおいて、Ｐ
ＭＯＳのソース・ドレイン領域１１ＰにはＰ+ 多結晶シ
リコン７Ｐが、ＮＭＯＳのソース・ドレイン領域１１Ｎ
にはＮ+ 多結晶シリコン７Ｎが埋め込まれている。ここ
では、前記埋め込まれたｐ+ 多結晶シリコン７ＰとＮ+
多結晶シリコン７Ｎはそれぞれ前記埋め込み酸化膜２に
接触する深さ、すなわち単結晶シリコン１の全厚さにわ
たって形成されている。
参照して説明する。図１は、本発明の第１実施形態の断
面図であり、本発明をＣＭＯＳデバイスに適用した例を
示している。支持体単結晶シリコン３の上に埋め込み酸
化膜としての二酸化シリコン２が形成され、その上に単
結晶シリコン１が設けられ、この単結晶シリコン１を活
性層としてＰＭＯＳトランジスタとＮＭＯＳトランジス
タとが形成されている。ＰＭＯＳ領域ＰＸとＮＭＯＳ領
域ＮＸは素子分離酸化膜４によって電気的に絶縁されて
おり、各領域にはゲート電極９がそれぞれ設けられ、か
つこのゲート電極９を挟む前記活性層には、ＰＭＯＳお
よびＮＭＯＳそれぞれのＬＤＤ領域１０Ｐと１０Ｎ、お
よびソース・ドレイン領域１１Ｐ，１１Ｎが形成されて
いる。そして、これらのソース、ドレインにおいて、Ｐ
ＭＯＳのソース・ドレイン領域１１ＰにはＰ+ 多結晶シ
リコン７Ｐが、ＮＭＯＳのソース・ドレイン領域１１Ｎ
にはＮ+ 多結晶シリコン７Ｎが埋め込まれている。ここ
では、前記埋め込まれたｐ+ 多結晶シリコン７ＰとＮ+
多結晶シリコン７Ｎはそれぞれ前記埋め込み酸化膜２に
接触する深さ、すなわち単結晶シリコン１の全厚さにわ
たって形成されている。
【０００８】図２および図３は、図１の半導体装置の製
造方法を工程順に示す断面図である。まず、図２（ａ）
のように、支持体単結晶シリコン３上に埋め込み酸化膜
としての二酸化シリコン２が設けられ、この上に活性層
としての単結晶シリコン１が形成されたＳＯＩ基板に素
子分離を行い、単結晶シリコン１に二酸化シリコン４を
形成し、ＰＭＯＳ領域ＰＸとＮＭＯＳ領域ＮＸとを分離
する。なお、同図はＰＭＯＳ領域のみを図示している
が、ＮＭＯＳ領域についても同様である。また、以降は
同図のＳの領域のみを図示する。次いで、図２（ｂ）の
ように、単結晶シリコン１の表面上に二酸化シリコン膜
５を形成し、かつフォトリソグラフィ法によってパター
ンニングし、その後、例えば、ドライエッチングによっ
て溝６を形成する。この溝は、これから形成しようとす
るＰＭＯＳ領域ＰＸのソース・ドレイン領域にそれぞれ
含まれる領域に形成する。このとき、溝６の底面には埋
め込み酸化膜である二酸化シリコン２が露出している。
造方法を工程順に示す断面図である。まず、図２（ａ）
のように、支持体単結晶シリコン３上に埋め込み酸化膜
としての二酸化シリコン２が設けられ、この上に活性層
としての単結晶シリコン１が形成されたＳＯＩ基板に素
子分離を行い、単結晶シリコン１に二酸化シリコン４を
形成し、ＰＭＯＳ領域ＰＸとＮＭＯＳ領域ＮＸとを分離
する。なお、同図はＰＭＯＳ領域のみを図示している
が、ＮＭＯＳ領域についても同様である。また、以降は
同図のＳの領域のみを図示する。次いで、図２（ｂ）の
ように、単結晶シリコン１の表面上に二酸化シリコン膜
５を形成し、かつフォトリソグラフィ法によってパター
ンニングし、その後、例えば、ドライエッチングによっ
て溝６を形成する。この溝は、これから形成しようとす
るＰＭＯＳ領域ＰＸのソース・ドレイン領域にそれぞれ
含まれる領域に形成する。このとき、溝６の底面には埋
め込み酸化膜である二酸化シリコン２が露出している。
【０００９】次いで、図２（ｃ）のように、全面に多結
晶シリコン膜７を堆積する。このときの多結晶シリコン
はＣＶＤ法（化学気相成長法）により、成長温度は、６
００℃から７００℃で行うが、ゲツタリング効果の点か
ら結晶粒を小さくすることが効果的であるため６００℃
程度が望ましい。そして、図２（ｄ）のように、前記多
結晶シリコン膜７をドライエッチングによりエツチバッ
クする。これにより、多結晶シリコン膜７は溝６内にの
み残されて多結晶シリコン膜７Ｐが形成され、その表面
は平坦化される。以下、通常のＣＭＯＳデバイスを製造
するプロセスになり、図３（ａ）のように、活性層１の
表面にゲート酸化膜となる二酸化シリコン膜８を例え
ば、熱酸化で約１００Åに形成し、その表面にゲート電
極材料（例えば、多結晶シリコンやアルミニウム等）を
被膜し、フォトリソグラフィ法によってパターンニング
してゲート電極９を形成する。
晶シリコン膜７を堆積する。このときの多結晶シリコン
はＣＶＤ法（化学気相成長法）により、成長温度は、６
００℃から７００℃で行うが、ゲツタリング効果の点か
ら結晶粒を小さくすることが効果的であるため６００℃
程度が望ましい。そして、図２（ｄ）のように、前記多
結晶シリコン膜７をドライエッチングによりエツチバッ
クする。これにより、多結晶シリコン膜７は溝６内にの
み残されて多結晶シリコン膜７Ｐが形成され、その表面
は平坦化される。以下、通常のＣＭＯＳデバイスを製造
するプロセスになり、図３（ａ）のように、活性層１の
表面にゲート酸化膜となる二酸化シリコン膜８を例え
ば、熱酸化で約１００Åに形成し、その表面にゲート電
極材料（例えば、多結晶シリコンやアルミニウム等）を
被膜し、フォトリソグラフィ法によってパターンニング
してゲート電極９を形成する。
【００１０】その後、図３（ｂ）のように、図外のマス
クを利用して活性層に不純物を低濃度にイオン注入し、
ソース・ドレインの各ＬＤＤ層１０Ｐを形成する。この
とき、例えば、ＰＭＯＳの場合にはポロンまたはＢＦ2
を、ＮＭＯＳの場合にはリンを注入する。次いで、図３
（ｃ）のように、表面に酸化膜１２を例えば、ＣＶＤ法
により形成する。そして、ドライエッチングにより、全
面に付けた酸化膜をエツチバックすると、ゲート電極の
側面に酸化膜１２が残り、サイドウォールが形成され
る。その後、図３（ｄ）のように、ＰＭＯＳであれば、
ポロンまたはＢＦ2 を、ＮＭＯＳであればリンをそれぞ
れ高濃度にイオン注入し、ソース・ドレイン領域１１Ｐ
を形成する。
クを利用して活性層に不純物を低濃度にイオン注入し、
ソース・ドレインの各ＬＤＤ層１０Ｐを形成する。この
とき、例えば、ＰＭＯＳの場合にはポロンまたはＢＦ2
を、ＮＭＯＳの場合にはリンを注入する。次いで、図３
（ｃ）のように、表面に酸化膜１２を例えば、ＣＶＤ法
により形成する。そして、ドライエッチングにより、全
面に付けた酸化膜をエツチバックすると、ゲート電極の
側面に酸化膜１２が残り、サイドウォールが形成され
る。その後、図３（ｄ）のように、ＰＭＯＳであれば、
ポロンまたはＢＦ2 を、ＮＭＯＳであればリンをそれぞ
れ高濃度にイオン注入し、ソース・ドレイン領域１１Ｐ
を形成する。
【００１１】このように、本発明の第１の実施形態で
は、ＭＯＳトランジスタのソース・ドレイン領域１１
Ｐ，１１Ｎ内に多結晶シリコン７Ｐ，７Ｎが埋め込まれ
ているため、この多結晶シリコン７Ｐ，７Ｎとソース・
ドレイン領域１１Ｐ，１１Ｎの単結晶シリコンとの界面
にゲッタリングサイトが形成される。これにより、ＳＯ
Ｉ基板上にデバイスを作製する際に、重金属を効果的に
ゲッタリングすることができる。すなわち、重金属の性
質として、埋め込み酸化膜中を拡散し難いため、ＳＯＩ
構造では、デバイス作製領域である活性層にゲッタリン
グ層をつくることが重金属を捕獲しやすい。さらに、高
濃度にポロンおよびリン等が含有する不純物拡散層は、
他の低濃度領域（例えば、空乏層領域）より、重金属の
固溶度が高い。よって、デバイス作製中の熱処理時に
は、ソースとドレイン領域に重金属が集まる。その後、
冷却時に重金属は過飽和になり、析出場所を捜し、近く
に結晶欠陥があると、それを核として重金属は析出す
る。この析出物が、空乏層領域に形成されると、リーク
の原因になり、基板表面に形成されると、ゲート酸化膜
の質を劣化する。そのため、ソース・ドレイン領域内に
すべての重金属を析出させるためには、重金属の析出の
核にできる結晶粒界が多数存在する多結晶シリコンを、
ソース・ドレイン領域内に埋め込むことが重要である。
また、多結晶シリコンにも重金属捕獲能力があるため、
高濃度に不純物（ポロンおよびリン等）が含有する多結
晶シリコンは、高濃度に不純物を拡散した単結晶シリコ
ン層より、ゲッタリング効果を有する。
は、ＭＯＳトランジスタのソース・ドレイン領域１１
Ｐ，１１Ｎ内に多結晶シリコン７Ｐ，７Ｎが埋め込まれ
ているため、この多結晶シリコン７Ｐ，７Ｎとソース・
ドレイン領域１１Ｐ，１１Ｎの単結晶シリコンとの界面
にゲッタリングサイトが形成される。これにより、ＳＯ
Ｉ基板上にデバイスを作製する際に、重金属を効果的に
ゲッタリングすることができる。すなわち、重金属の性
質として、埋め込み酸化膜中を拡散し難いため、ＳＯＩ
構造では、デバイス作製領域である活性層にゲッタリン
グ層をつくることが重金属を捕獲しやすい。さらに、高
濃度にポロンおよびリン等が含有する不純物拡散層は、
他の低濃度領域（例えば、空乏層領域）より、重金属の
固溶度が高い。よって、デバイス作製中の熱処理時に
は、ソースとドレイン領域に重金属が集まる。その後、
冷却時に重金属は過飽和になり、析出場所を捜し、近く
に結晶欠陥があると、それを核として重金属は析出す
る。この析出物が、空乏層領域に形成されると、リーク
の原因になり、基板表面に形成されると、ゲート酸化膜
の質を劣化する。そのため、ソース・ドレイン領域内に
すべての重金属を析出させるためには、重金属の析出の
核にできる結晶粒界が多数存在する多結晶シリコンを、
ソース・ドレイン領域内に埋め込むことが重要である。
また、多結晶シリコンにも重金属捕獲能力があるため、
高濃度に不純物（ポロンおよびリン等）が含有する多結
晶シリコンは、高濃度に不純物を拡散した単結晶シリコ
ン層より、ゲッタリング効果を有する。
【００１２】ここで、前記した製造方法において、図２
（ｄ）の構造を作製する他の方法として、図４に示す方
法が採用可能である。先ず、図４（ａ）のように、単結
晶シリコン１表面上に二酸化シリコン膜５を形成し、フ
ォトリソグラフイ法によってパターンニングし、その
後、例えば、ドライエッチングによって、溝６を形成す
る。この溝６は、後にソース・ドレイン領域を含む領域
であることは言うまでもない。その後、前記溝を含む全
面に多結晶シリコン膜７を堆積する。そして、図４
（ｂ）のように、多結晶シリコン膜７をドライエッチン
グによりエツチバックし、さらに二酸化シリコン５はウ
ェットエッチで除去する。これにより、多結晶シリコン
膜７は溝６内にのみ埋め込まれた多結晶シリコン膜７Ｐ
として残される。次いで、図４（ｃ）のように、前記単
結晶シリコン１の表面に、後に埋め込み酸化膜となる二
酸化シリコン２を熱酸化で形成する。その後、図４
（ｄ）のように、前記二酸化シリコン２に対し他の基板
として支持体単結晶シリコン３を室温で貼り合わせ、そ
の後１１００℃程度で熱処理し、強固に接着する。そし
て、同図の破線位置まで、前記単結晶シリコン１の裏面
から研削研磨して多結晶シリコン７Ｐを露出させること
で、図２（ｄ）に示した構造と同じ構造が形成される。
以下の工程は、図３（ａ）以降と同じである。
（ｄ）の構造を作製する他の方法として、図４に示す方
法が採用可能である。先ず、図４（ａ）のように、単結
晶シリコン１表面上に二酸化シリコン膜５を形成し、フ
ォトリソグラフイ法によってパターンニングし、その
後、例えば、ドライエッチングによって、溝６を形成す
る。この溝６は、後にソース・ドレイン領域を含む領域
であることは言うまでもない。その後、前記溝を含む全
面に多結晶シリコン膜７を堆積する。そして、図４
（ｂ）のように、多結晶シリコン膜７をドライエッチン
グによりエツチバックし、さらに二酸化シリコン５はウ
ェットエッチで除去する。これにより、多結晶シリコン
膜７は溝６内にのみ埋め込まれた多結晶シリコン膜７Ｐ
として残される。次いで、図４（ｃ）のように、前記単
結晶シリコン１の表面に、後に埋め込み酸化膜となる二
酸化シリコン２を熱酸化で形成する。その後、図４
（ｄ）のように、前記二酸化シリコン２に対し他の基板
として支持体単結晶シリコン３を室温で貼り合わせ、そ
の後１１００℃程度で熱処理し、強固に接着する。そし
て、同図の破線位置まで、前記単結晶シリコン１の裏面
から研削研磨して多結晶シリコン７Ｐを露出させること
で、図２（ｄ）に示した構造と同じ構造が形成される。
以下の工程は、図３（ａ）以降と同じである。
【００１３】ここで、本発明においては、図５に示すよ
うに、ＰＭＯＳ領域ＰＸとＮＭＯＳ領域ＮＸを電気的に
絶縁するためにの素子分離酸化膜を形成する代わりに、
単結晶シリコン１に埋め込まれたＰ+ 多結晶シリコン７
ＰとＮ+ 多結晶シリコン７Ｎとが接触されるＰＮ接合分
離によって行ってもよい。なお、同図では、隣接される
ＰＭＯＳとＮＭＯＳのソースとドレインにおいて接触し
ているが、ＰＭＯＳとＮＭＯＳのソースが相互に接触し
たはＮＭＯＳのソースが接触していても良い。この実施
形態では、ＰＭＯＳ領域ＰＸとＮＭＯＳ領域ＮＸを電気
的に絶縁するためにの素子分離酸化膜が存在していない
が、高濃度拡散層がＳＯＩ膜厚分だけ存在し、埋め込み
酸化膜に直接接しているために、素子間がパンチスルー
することがないため、微細化に有利である。また、酸化
膜による応力が少なく、前記実施形態よりも結晶欠陥が
発生し難いという利点もある。
うに、ＰＭＯＳ領域ＰＸとＮＭＯＳ領域ＮＸを電気的に
絶縁するためにの素子分離酸化膜を形成する代わりに、
単結晶シリコン１に埋め込まれたＰ+ 多結晶シリコン７
ＰとＮ+ 多結晶シリコン７Ｎとが接触されるＰＮ接合分
離によって行ってもよい。なお、同図では、隣接される
ＰＭＯＳとＮＭＯＳのソースとドレインにおいて接触し
ているが、ＰＭＯＳとＮＭＯＳのソースが相互に接触し
たはＮＭＯＳのソースが接触していても良い。この実施
形態では、ＰＭＯＳ領域ＰＸとＮＭＯＳ領域ＮＸを電気
的に絶縁するためにの素子分離酸化膜が存在していない
が、高濃度拡散層がＳＯＩ膜厚分だけ存在し、埋め込み
酸化膜に直接接しているために、素子間がパンチスルー
することがないため、微細化に有利である。また、酸化
膜による応力が少なく、前記実施形態よりも結晶欠陥が
発生し難いという利点もある。
【００１４】図６は、本発明の第２の実施形態の断面図
である。この実施形態では、ソース・ドレイン領域１１
Ｐ，１１Ｎに埋め込まれたＰ+ 多結晶シリコン膜７Ｐと
Ｎ+多結晶シリコン膜７Ｎが埋め込み酸化膜である下層
の二酸化シリコン２に接触していない点に特徴を有して
いる。この構成では、多結晶シリコン膜７Ｐ，７Ｎが薄
いために、ソース・ドレイン領域１１Ｐ，１１Ｎにおけ
る応力が少なくなり、応力による結晶欠陥が発生し難く
なる。したがって、素子プロセスが高温でも結晶欠陥が
発生しにくい。
である。この実施形態では、ソース・ドレイン領域１１
Ｐ，１１Ｎに埋め込まれたＰ+ 多結晶シリコン膜７Ｐと
Ｎ+多結晶シリコン膜７Ｎが埋め込み酸化膜である下層
の二酸化シリコン２に接触していない点に特徴を有して
いる。この構成では、多結晶シリコン膜７Ｐ，７Ｎが薄
いために、ソース・ドレイン領域１１Ｐ，１１Ｎにおけ
る応力が少なくなり、応力による結晶欠陥が発生し難く
なる。したがって、素子プロセスが高温でも結晶欠陥が
発生しにくい。
【００１５】図７は、前記第２の実施形態の製造方法の
要部を工程順に示す断面図である。この製造方法では、
図７（ａ）のように、単結晶シリコン１の表面に二酸化
シリコン膜５を形成し、これをエッチングして溝６を形
成する際に、この溝が埋め込み酸化膜２にまで達するこ
とがない深さに形成する。そして、図７（ｂ）のよう
に、多結晶シリコン膜７を形成し、かつこれをエッチン
グバックして表面を平坦化することで、図７（ｃ）のよ
うに、埋め込み酸化膜２にまで達することがない膜厚の
多結晶シリコン膜７Ｐを選択的に形成することが可能と
なる。以降の工程は、図３（ａ）の工程と同じである。
要部を工程順に示す断面図である。この製造方法では、
図７（ａ）のように、単結晶シリコン１の表面に二酸化
シリコン膜５を形成し、これをエッチングして溝６を形
成する際に、この溝が埋め込み酸化膜２にまで達するこ
とがない深さに形成する。そして、図７（ｂ）のよう
に、多結晶シリコン膜７を形成し、かつこれをエッチン
グバックして表面を平坦化することで、図７（ｃ）のよ
うに、埋め込み酸化膜２にまで達することがない膜厚の
多結晶シリコン膜７Ｐを選択的に形成することが可能と
なる。以降の工程は、図３（ａ）の工程と同じである。
【００１６】また、この第２の実施形態においても、図
８のように、ＰＭＯＳ領域ＰＸとＮＭＯＳ領域ＮＸを電
気的に絶縁するためにの素子分離酸化膜４を形成する代
わりに、単結晶シリコン１に埋め込まれたＰ+ 多結晶シ
リコン７ＰとＮ+ 多結晶シリコン７Ｎ、及びソースとド
レインとがそれぞれ接触されるＰＮ接合分離によって行
ってもよい。なお、同図では、隣接されるＰＭＯＳとＮ
ＭＯＳのソースとドレインにおいて接触しているが、Ｐ
ＭＯＳとＮＭＯＳのソースが相互に接触したはＮＭＯＳ
のソースが接触していても良い。この実施形態において
も、ＰＭＯＳ領域ＰＸとＮＭＯＳ領域ＮＸを電気的に絶
縁するためにの素子分離酸化膜が存在していないが、高
濃度拡散層がＳＯＩ膜厚分だけ存在し、埋め込み酸化膜
に直接接しているために、素子間がパンチスルーするこ
とがないため、微細化に有利である。また、酸化膜によ
る応力が少なく、前記実施形態よりも結晶欠陥が発生し
難いという利点もある。
８のように、ＰＭＯＳ領域ＰＸとＮＭＯＳ領域ＮＸを電
気的に絶縁するためにの素子分離酸化膜４を形成する代
わりに、単結晶シリコン１に埋め込まれたＰ+ 多結晶シ
リコン７ＰとＮ+ 多結晶シリコン７Ｎ、及びソースとド
レインとがそれぞれ接触されるＰＮ接合分離によって行
ってもよい。なお、同図では、隣接されるＰＭＯＳとＮ
ＭＯＳのソースとドレインにおいて接触しているが、Ｐ
ＭＯＳとＮＭＯＳのソースが相互に接触したはＮＭＯＳ
のソースが接触していても良い。この実施形態において
も、ＰＭＯＳ領域ＰＸとＮＭＯＳ領域ＮＸを電気的に絶
縁するためにの素子分離酸化膜が存在していないが、高
濃度拡散層がＳＯＩ膜厚分だけ存在し、埋め込み酸化膜
に直接接しているために、素子間がパンチスルーするこ
とがないため、微細化に有利である。また、酸化膜によ
る応力が少なく、前記実施形態よりも結晶欠陥が発生し
難いという利点もある。
【００１７】なお、前記各実施形態では、ＬＤＤ構造の
ソース・ドレインの拡散領域を有するＭＯＳトランジス
タについて例示したが、ＬＤＤソース・ドレイン領域を
有していないＭＯＳトランジスタについても同様に適用
できる。また、本発明においては、ソース・ドレイン領
域の内部に形成する膜として、前記した多結晶シリコン
に代えて、非晶質シリコン、シリコン窒化膜またはこれ
らを積層した多層構造膜のいずれかを採用してもよい。
さらに、本発明はＭＯＳトランジスタ以外の素子を含む
半導体装置に適用することも可能である。
ソース・ドレインの拡散領域を有するＭＯＳトランジス
タについて例示したが、ＬＤＤソース・ドレイン領域を
有していないＭＯＳトランジスタについても同様に適用
できる。また、本発明においては、ソース・ドレイン領
域の内部に形成する膜として、前記した多結晶シリコン
に代えて、非晶質シリコン、シリコン窒化膜またはこれ
らを積層した多層構造膜のいずれかを採用してもよい。
さらに、本発明はＭＯＳトランジスタ以外の素子を含む
半導体装置に適用することも可能である。
【００１８】因みに、前記各実施形態のデバイスを実際
に製造し、かつそのゲッタリング効果についての試験を
行ったところ、ゲート酸化膜の耐圧評価として、Ｃ一モ
ード不良率が１０％向上されたことが確認されている。
に製造し、かつそのゲッタリング効果についての試験を
行ったところ、ゲート酸化膜の耐圧評価として、Ｃ一モ
ード不良率が１０％向上されたことが確認されている。
【００１９】
【発明の効果】以上説明したように本発明は、ＭＯＳト
ランジスタ等の素子を形成する単結晶シリコンの素子形
成領域に多結晶シリコン等の単結晶でないシリコン膜を
形成しているので、単結晶でないシリコン膜と単結晶シ
リコンとの界面の面積が大きくなり、この界面に形成さ
れるゲッタリングサイトが拡大され、ゲッタリング効果
が高められて重金属汚染に強いＳＯＩ構造の半導体装置
を得ることができる。これにより、半導体装置の特性劣
化が防止され、歩留り向上、コスト低減を図ることがで
きる効果がある。また、単結晶でないシリコン膜が単結
晶シリコン内にのみ形成されることで、絶縁基板やシリ
コン基板に溝を形成する必要がなく、素子分離構造の製
造が容易となります。さらに、単結晶でないシリコン膜
が絶縁基板に接していないため、素子の不純物拡散層が
絶縁基板に直接接触して素子間のパンチスルーを防止
し、微細化に有利となり、かつ絶縁基板を構成する酸化
膜による応力が少なく、結晶欠陥が発生し難くなる。
ランジスタ等の素子を形成する単結晶シリコンの素子形
成領域に多結晶シリコン等の単結晶でないシリコン膜を
形成しているので、単結晶でないシリコン膜と単結晶シ
リコンとの界面の面積が大きくなり、この界面に形成さ
れるゲッタリングサイトが拡大され、ゲッタリング効果
が高められて重金属汚染に強いＳＯＩ構造の半導体装置
を得ることができる。これにより、半導体装置の特性劣
化が防止され、歩留り向上、コスト低減を図ることがで
きる効果がある。また、単結晶でないシリコン膜が単結
晶シリコン内にのみ形成されることで、絶縁基板やシリ
コン基板に溝を形成する必要がなく、素子分離構造の製
造が容易となります。さらに、単結晶でないシリコン膜
が絶縁基板に接していないため、素子の不純物拡散層が
絶縁基板に直接接触して素子間のパンチスルーを防止
し、微細化に有利となり、かつ絶縁基板を構成する酸化
膜による応力が少なく、結晶欠陥が発生し難くなる。
【図１】本発明の第１の実施形態の断面図である。
【図２】第１の実施形態の製造方法を工程順に示す断面
図のその１である。
図のその１である。
【図３】第１の実施形態の製造方法を工程順に示す断面
図のその２である。
図のその２である。
【図４】製造方法の他の例を工程順に示す断面図であ
る。
る。
【図５】本発明の第１の実施形態の変形例の断面図であ
る。
る。
【図６】本発明の第２の実施形態の断面図である。
【図７】第２の実施形態の製造方法を工程順に示す断面
図である。
図である。
【図８】第２の実施形態の変形例の断面図である。
【図９】従来の製造方法を工程順に示す断面図である。
１ 単結晶シリコン ２ 二酸化シリコン膜（埋め込み酸化膜） ３ 支持体単結晶シリコン ４ 素子分離酸化膜 ５ 二酸化シリコン膜 ６ 溝 ７ 多結晶シリコン膜 ７Ｐ Ｐ+ 多結晶シリコン膜 ７Ｎ Ｎ+ 多結晶シリコン膜 ８ 二酸化シリコン膜 ９ ゲート電極 １０Ｐ，１０Ｎ ＬＤＤソース・ドレイン領域 １１Ｐ，１１Ｎ ソース・ドレイン領域 ＰＸ ＰＭＯＳ領域 ＮＸ ＮＭＯＳ領域
Claims (4)
- 【請求項１】 絶縁基板上の単結晶シリコンに素子が形
成されたＳＯＩ構造の半導体装置において、前記単結晶
シリコン内にのみ単結晶でないシリコン膜が選択的に形
成されており、前記単結晶でないシリコン膜の一領域が
素子分離機能を有している半導体装置であって、 前記単結晶でないシリコン膜として、Ｐ型多結晶シリコ
ンとＮ型多結晶シリコンとが接触する領域を有すること
により素子分離機能を有することを特徴とする半導体装
置。 - 【請求項２】 前記単結晶でないシリコン膜は、前記絶
縁基板に接触していないことを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】 絶縁基板上の単結晶シリコンに素子が形
成されたＳＯＩ構造の半導体装置において、前記単結晶
シリコン内に単結晶でないシリコン膜が選択的に形成さ
れ、かつ前記単結晶でないシリコン膜は前記絶縁基板に
接触していないことを特徴とする半導体装置。 - 【請求項４】 絶縁基板上の単結晶シリコンに素子が形
成されたＳＯＩ構造の半導体装置において、前記単結晶
シリコン内に、多結晶シリコン膜若しくは非晶質シリコ
ン膜若しくはシリコン窒化膜、またはこれらを積層した
多層構造膜のいずれかが選択的に形成され、かつ、前記
多結晶シリコン膜若しくは非晶質シリコン膜若しくはシ
リコン窒化膜、またはこれらを積層した多層構造膜は、
素子の不純物拡散領域と同じ導電型の不純物を含み、か
つ、前記絶縁基板に接触していないことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9007136A JP3070501B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9007136A JP3070501B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209167A JPH10209167A (ja) | 1998-08-07 |
| JP3070501B2 true JP3070501B2 (ja) | 2000-07-31 |
Family
ID=11657672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9007136A Expired - Fee Related JP3070501B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070501B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000164830A (ja) | 1998-11-27 | 2000-06-16 | Mitsubishi Electric Corp | 半導体記憶装置の製造方法 |
| JP4437570B2 (ja) | 1999-07-12 | 2010-03-24 | 株式会社ルネサステクノロジ | 半導体装置及び半導体装置の製造方法 |
| TW473800B (en) | 1999-12-28 | 2002-01-21 | Semiconductor Energy Lab | Method of manufacturing a semiconductor device |
| KR100363555B1 (ko) * | 2001-02-07 | 2002-12-05 | 삼성전자 주식회사 | 에스오아이 트랜지스터의 플로팅 바디효과를 제거하기위한 에스오아이 반도체 집적회로 및 그 제조방법 |
| JP2004241755A (ja) | 2003-01-15 | 2004-08-26 | Renesas Technology Corp | 半導体装置 |
-
1997
- 1997-01-20 JP JP9007136A patent/JP3070501B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10209167A (ja) | 1998-08-07 |
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