JPH0680830B2 - 半導体装置 - Google Patents
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- JPH0680830B2 JPH0680830B2 JP60072634A JP7263485A JPH0680830B2 JP H0680830 B2 JPH0680830 B2 JP H0680830B2 JP 60072634 A JP60072634 A JP 60072634A JP 7263485 A JP7263485 A JP 7263485A JP H0680830 B2 JPH0680830 B2 JP H0680830B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
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- Engineering & Computer Science (AREA)
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- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特にキンク効果の発生を防
止したMOSFETに関する。
止したMOSFETに関する。
一般に、SOS（Silicon on Sapphire）に代表される絶縁
物基板上にSi等の半導体単結晶層をもうけたSOI（Silic
on on Insulator）構造において、この構造上で作製し
たMOSFETの反転層が形成される半導体領域（チヤネル領
域）の電位が固定されないため、キンク効果が発生して
第２図に示すような特性となる。このような特性を有す
るMOSFETを使用してLSIを作製すると、ソース領域−ド
レイン領域間の印加電圧により相互コンダクタンスgmが
変化し、特性が不揃となるため高性能なLSI等を得るこ
とができない。
物基板上にSi等の半導体単結晶層をもうけたSOI（Silic
on on Insulator）構造において、この構造上で作製し
たMOSFETの反転層が形成される半導体領域（チヤネル領
域）の電位が固定されないため、キンク効果が発生して
第２図に示すような特性となる。このような特性を有す
るMOSFETを使用してLSIを作製すると、ソース領域−ド
レイン領域間の印加電圧により相互コンダクタンスgmが
変化し、特性が不揃となるため高性能なLSI等を得るこ
とができない。
このキンク効果を防止するため、ソース領域が形成され
る領域を深さ方向に浅くし、ソース電極の電位がチヤネ
ル領域に伝わるようにした例がある（特公昭55-1805
2）。しかし、高集積化が進むにつれて半導体単結晶層
の膜厚が薄くなり、半導体単結晶層の深さ方向に異なる
２種類の伝導形の領域を形成するのは困難になつて来て
いる。また、この構造では単体の素子間を分離する領域
を酸化物で埋めることにより表面を平坦化するLOCOS（L
ocal Oxidation of Silicon）構造に適用することが出
来ない等の欠点も有している。
る領域を深さ方向に浅くし、ソース電極の電位がチヤネ
ル領域に伝わるようにした例がある（特公昭55-1805
2）。しかし、高集積化が進むにつれて半導体単結晶層
の膜厚が薄くなり、半導体単結晶層の深さ方向に異なる
２種類の伝導形の領域を形成するのは困難になつて来て
いる。また、この構造では単体の素子間を分離する領域
を酸化物で埋めることにより表面を平坦化するLOCOS（L
ocal Oxidation of Silicon）構造に適用することが出
来ない等の欠点も有している。
本発明は絶縁物上に形成したMOSFETに生ずるキンク効果
を防止するため、チヤネル領域の少なくとも一部をソー
ス領域のコンタクト領域にまで延長し、同時に金属と接
触させることにより、チヤネル領域の電位をソース電位
と同一にしようとるものである。
を防止するため、チヤネル領域の少なくとも一部をソー
ス領域のコンタクト領域にまで延長し、同時に金属と接
触させることにより、チヤネル領域の電位をソース電位
と同一にしようとるものである。
SOI構造を使用しMOSFETを作製すると一般に第３図に示
すような断面となる。即ち、絶縁物10上のｐ型シリコン
単結晶層20にn+型のソース、ドレイン両領域S,Dが形成
され、その間のチヤネル領域CH上に絶縁物30を介してゲ
ート電極40が設けられている。MOSFETがON状態の時、反
転層Ｒが形成され、ドレイン領域Ｄ近傍に電界が集中
し、衝突電離が生じる。バルクSiを使用した場合、衝突
電離により発生した電流は基板電流となるが、SOI構造
の場合では、チヤネル領域CHがフローテイングとなつて
いるため、点線円で示すＡ領域に流れ込む。この現象
は、等価的に生じているバイポーラトランジスタのベー
ス電位を上下させることにより、その流れ込み電流（正
孔）の量によつてON状態となり、第２図のａのキンク
や、ｂのキンクとなる。
すような断面となる。即ち、絶縁物10上のｐ型シリコン
単結晶層20にn+型のソース、ドレイン両領域S,Dが形成
され、その間のチヤネル領域CH上に絶縁物30を介してゲ
ート電極40が設けられている。MOSFETがON状態の時、反
転層Ｒが形成され、ドレイン領域Ｄ近傍に電界が集中
し、衝突電離が生じる。バルクSiを使用した場合、衝突
電離により発生した電流は基板電流となるが、SOI構造
の場合では、チヤネル領域CHがフローテイングとなつて
いるため、点線円で示すＡ領域に流れ込む。この現象
は、等価的に生じているバイポーラトランジスタのベー
ス電位を上下させることにより、その流れ込み電流（正
孔）の量によつてON状態となり、第２図のａのキンク
や、ｂのキンクとなる。
このキンク現象の発生メカニズムより明らかなように、
ドレイン領域Ｄ近傍の衝突電離により発生した電流（正
孔）をすい出せばよい。この方法として最も安易な方法
としては、第４図に示すように、チヤネル領域CHの半導
体を外に取り出し電極70を設け、ソース電極50、あるい
は、ある電位に外部で固定する方法である。尚、60はド
レイン電極、図はコンタクト外部を示す。しかし、この
方法では一素子の面積が大きくなり、集積度の面で不利
である。
ドレイン領域Ｄ近傍の衝突電離により発生した電流（正
孔）をすい出せばよい。この方法として最も安易な方法
としては、第４図に示すように、チヤネル領域CHの半導
体を外に取り出し電極70を設け、ソース電極50、あるい
は、ある電位に外部で固定する方法である。尚、60はド
レイン電極、図はコンタクト外部を示す。しかし、この
方法では一素子の面積が大きくなり、集積度の面で不利
である。
本発明は、集積度を犠牲にすることなく、ドレイン近傍
の衝突電離電流をすい出す構造となつていることを特徴
としている。
の衝突電離電流をすい出す構造となつていることを特徴
としている。
本発明の基本的構造を第１図に示す。ここでは、ｎチヤ
ネルMOSFETを例にとり説明する。特徴とする点はｐ型単
結晶島20の周囲にチヤネル領域と同導電型で高不純物濃
度の領域80を設け、ソース電極50とコンタクト部で接触
させ、ソース領域Ｓと同電位としていることにある。こ
の構造にすることにより、衝突電離により発生した正孔
をソース電位にすい込め、キンク効果を防止できる。ま
た、この構造では集積度を下げる要素はなく、さらに
は、MOSFETの特性そのものも劣化させずにすむ。
ネルMOSFETを例にとり説明する。特徴とする点はｐ型単
結晶島20の周囲にチヤネル領域と同導電型で高不純物濃
度の領域80を設け、ソース電極50とコンタクト部で接触
させ、ソース領域Ｓと同電位としていることにある。こ
の構造にすることにより、衝突電離により発生した正孔
をソース電位にすい込め、キンク効果を防止できる。ま
た、この構造では集積度を下げる要素はなく、さらに
は、MOSFETの特性そのものも劣化させずにすむ。
また、領域80はチヤネルストツパーとしても働く。
以下、第５図に基づいて、石英基板上に形成した単結晶
SiのｎチヤネルMOSFETを例にとりその具体例を説明す
る。
SiのｎチヤネルMOSFETを例にとりその具体例を説明す
る。
先ず、第５図（ａ）に示すように500μｍの石英基板10
上に0.4μｍの単結晶Si20を形成する。本例では溶融再
結晶化法により単結晶Si層20を得たが、固相エピタキシ
ー等の他の方法であつてもよい。次にMOSFETを形成する
領域のSi層を除き、その周囲20aにSiO2膜21、Si3N4膜22
をマスクとしてボロンをイオン打込みした後、MOSFETを
形成する領域以外の領域をウエツト酸化等の工程により
SiO2層23とする。この工程により、周囲領域20aはp+形
となる。さらに、Si層20にボロンを添加し適当なｐ形と
する。このSi層の幅を10μｍ、長さを12μｍとした（第
５図（ｂ）参照）。つぎに、第５図（ｃ）のようにSi層
20表面をドライ酸化によりゲート酸化膜30を250μｍ形
成し、さらに、この上に多結晶Siを形成し、リン処理を
施した後、ゲート電極40とする領域のみを残しエツチン
グする。次に、AsまたはＰをイオン打ち込みすることに
よりn+形のソース・ドレイン領域S,Dを形成する。この
時、n+形に反転しなかつた領域がチヤネル領域CHとな
る。
上に0.4μｍの単結晶Si20を形成する。本例では溶融再
結晶化法により単結晶Si層20を得たが、固相エピタキシ
ー等の他の方法であつてもよい。次にMOSFETを形成する
領域のSi層を除き、その周囲20aにSiO2膜21、Si3N4膜22
をマスクとしてボロンをイオン打込みした後、MOSFETを
形成する領域以外の領域をウエツト酸化等の工程により
SiO2層23とする。この工程により、周囲領域20aはp+形
となる。さらに、Si層20にボロンを添加し適当なｐ形と
する。このSi層の幅を10μｍ、長さを12μｍとした（第
５図（ｂ）参照）。つぎに、第５図（ｃ）のようにSi層
20表面をドライ酸化によりゲート酸化膜30を250μｍ形
成し、さらに、この上に多結晶Siを形成し、リン処理を
施した後、ゲート電極40とする領域のみを残しエツチン
グする。次に、AsまたはＰをイオン打ち込みすることに
よりn+形のソース・ドレイン領域S,Dを形成する。この
時、n+形に反転しなかつた領域がチヤネル領域CHとな
る。
その後、第５図（ｄ）のごとく、PSG（リンガラス）24
等を形成した後、コンタクト部を形成する。この時、ド
レイン領域Ｄのコンタクト部は周囲のp+領域20aに触れ
ないようにし、ソース領域Ｓのみ複数コンタクトは周囲
のp+領域20aに触れるようにする。その後、Alを蒸着さ
せ、ホトリソグラフイ技術によりソース、ドレイン両電
極50,60を形成する。周囲領域20aは第１図のチヤネル領
域と同導電型の領域80に相当する。このようにして形成
したMOSFETは、キンク効果が発生せず理想的な特性が得
られた。また、この方式によりCMOSFETの回路を作製し
たところ集積度、特性等に全く悪い影響を得えなかつ
た。
等を形成した後、コンタクト部を形成する。この時、ド
レイン領域Ｄのコンタクト部は周囲のp+領域20aに触れ
ないようにし、ソース領域Ｓのみ複数コンタクトは周囲
のp+領域20aに触れるようにする。その後、Alを蒸着さ
せ、ホトリソグラフイ技術によりソース、ドレイン両電
極50,60を形成する。周囲領域20aは第１図のチヤネル領
域と同導電型の領域80に相当する。このようにして形成
したMOSFETは、キンク効果が発生せず理想的な特性が得
られた。また、この方式によりCMOSFETの回路を作製し
たところ集積度、特性等に全く悪い影響を得えなかつ
た。
本発明においてはｎチヤネルMOSFETを例にとり説明した
が、ｐチヤネルMOSFETでも同様に実施できるがこの場合
不純物の種類はそれぞれ逆（ｐ形,n形）となる。また、
ｎチヤネルｐチヤネル両形のMOSFETを備えたCMOSFETで
も同様に実施できる。
が、ｐチヤネルMOSFETでも同様に実施できるがこの場合
不純物の種類はそれぞれ逆（ｐ形,n形）となる。また、
ｎチヤネルｐチヤネル両形のMOSFETを備えたCMOSFETで
も同様に実施できる。
実施例では石英を絶縁物として選んだが、サフアイヤ、
SiC、Si2N4、あるいはSi基板表面をSiO2膜やSi2N4膜等
の絶縁膜で覆つた基板であつてもよい。またさらに、絶
縁物上の半導体もSiばかりでなく、Ge、でもよく、GaA
s,InP,GaP,GaSb等のIII-V化合物半導体、GaAsP,GaAlAs,
GaAlAsP等のIII-V化合物間の混晶であつてもよく、II-V
I族半導体、及び、その混晶であつてもよいことは明ら
かである。さらに、単結晶の半導体ばかりでなく、上述
の多結晶、あるいは、非晶質半導体も同様に適用できる
ことは明らかである。
SiC、Si2N4、あるいはSi基板表面をSiO2膜やSi2N4膜等
の絶縁膜で覆つた基板であつてもよい。またさらに、絶
縁物上の半導体もSiばかりでなく、Ge、でもよく、GaA
s,InP,GaP,GaSb等のIII-V化合物半導体、GaAsP,GaAlAs,
GaAlAsP等のIII-V化合物間の混晶であつてもよく、II-V
I族半導体、及び、その混晶であつてもよいことは明ら
かである。さらに、単結晶の半導体ばかりでなく、上述
の多結晶、あるいは、非晶質半導体も同様に適用できる
ことは明らかである。
実施例においては、チヤネル領域をソース電位に接続し
たが、ドレイン電位に接続してもよい。
たが、ドレイン電位に接続してもよい。
以上説明したように、本発明によれば、集積度を下げる
ことなく、キンク効果を防止したMOSFETを得ることがで
きる。
ことなく、キンク効果を防止したMOSFETを得ることがで
きる。
第１図は本発明の基本的な一実施例を示す平面図、第２
図はキンク効果を生じたMOSFETのドレイン電圧とドレイ
ン電流の関係を示す図、第３図はキンク効果を生ずる理
由を示す断面図、第４図は従来のキンク効果を防ぐ構成
のMOSFETの平面図、第５図（ａ）〜（ｄ）は本発明の具
体例を工程毎に示し、Ａ列は断面図、Ｂ列は平面図であ
る。 10…絶縁物、20…シリコン単結晶層、20a,80…周囲領
域、40…ゲート電極、50…ソース電極、60…ドレイン電
極。
図はキンク効果を生じたMOSFETのドレイン電圧とドレイ
ン電流の関係を示す図、第３図はキンク効果を生ずる理
由を示す断面図、第４図は従来のキンク効果を防ぐ構成
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体例を工程毎に示し、Ａ列は断面図、Ｂ列は平面図であ
る。 10…絶縁物、20…シリコン単結晶層、20a,80…周囲領
域、40…ゲート電極、50…ソース電極、60…ドレイン電
極。
Claims (1)
- 【請求項１】絶縁物上の半導体を使用してMOSFETとした
半導体装置において、 MOSFETが形成される半導体の周辺にチャネル領域と同じ
導電型の領域を形成し、 ソース領域とソース電極との複数のコンタクト部、ある
いはドレイン領域とドレイン電極との複数のコンタクト
部が、前記半導体の周辺に形成される領域と接触するこ
とを特徴とした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072634A JPH0680830B2 (ja) | 1985-04-08 | 1985-04-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072634A JPH0680830B2 (ja) | 1985-04-08 | 1985-04-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61231764A JPS61231764A (ja) | 1986-10-16 |
| JPH0680830B2 true JPH0680830B2 (ja) | 1994-10-12 |
Family
ID=13495014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60072634A Expired - Fee Related JPH0680830B2 (ja) | 1985-04-08 | 1985-04-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680830B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE461490B (sv) * | 1987-08-24 | 1990-02-19 | Asea Ab | Mos-transistor utbildad paa ett isolerande underlag |
| US4906587A (en) * | 1988-07-29 | 1990-03-06 | Texas Instruments Incorporated | Making a silicon-on-insulator transistor with selectable body node to source node connection |
| JP2507567B2 (ja) * | 1988-11-25 | 1996-06-12 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727068A (en) * | 1980-07-25 | 1982-02-13 | Toshiba Corp | Mos type semiconductor device |
| JPS59220961A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 相補型ｍｏｓ半導体装置 |
-
1985
- 1985-04-08 JP JP60072634A patent/JPH0680830B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61231764A (ja) | 1986-10-16 |
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