SE461490B - Mos-transistor utbildad paa ett isolerande underlag - Google Patents

Mos-transistor utbildad paa ett isolerande underlag

Info

Publication number
SE461490B
SE461490B SE8703269A SE8703269A SE461490B SE 461490 B SE461490 B SE 461490B SE 8703269 A SE8703269 A SE 8703269A SE 8703269 A SE8703269 A SE 8703269A SE 461490 B SE461490 B SE 461490B
Authority
SE
Sweden
Prior art keywords
region
transistor
source
channel
area
Prior art date
Application number
SE8703269A
Other languages
English (en)
Other versions
SE8703269L (sv
SE8703269D0 (sv
Inventor
P Svedberg
Original Assignee
Asea Ab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asea Ab filed Critical Asea Ab
Priority to SE8703269A priority Critical patent/SE461490B/sv
Publication of SE8703269D0 publication Critical patent/SE8703269D0/sv
Priority to EP88113464A priority patent/EP0304811B1/en
Priority to DE88113464T priority patent/DE3881304T2/de
Priority to JP63207493A priority patent/JPS6468970A/ja
Priority to US07/235,075 priority patent/US4969023A/en
Publication of SE8703269L publication Critical patent/SE8703269L/sv
Publication of SE461490B publication Critical patent/SE461490B/sv

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Description

461 496 source-kontakt 28, och dess drain-kontakt utgörs av metallskiktet lä som även utgör drain-kontakt för P-transistorn 2.
Fig lb visar ett snitt genom transistorn 3, vilket snitt är vinkelrätt mot snittet i fig la och går genom kanalomràdet ZÄ. Som framgår av figuren följer styroxidskiktet 26 och styrkontakten 27 såväl kiselskiktets övre yta som dess båda kantytor.
Fig lc visar transistorn 3 med source- och drain-områdena 22 och 20 och kanalomrâdet 23. Drain-kontaktens lä och source-kontaktens 28 kontaktytor med drain- och source-områden är visade med streckade linjer. Styrkontak- ten 27 är också visad med streckade linjer.
Pig ld visar CMOS-kretsens kopplingsschema. Transistorernas drain-kontak- ter är elektriskt hopkopplade eftersom de utgörs av ett och samma metall- skikt lü. Transistorns 2 source-kontakt 13 är ansluten till en positiv matningsspanning. och transistorns 3 source-kontakt 28 är ansluten till en negativ matningsspänning. Transistorernas styrkontakter ll och 27 är hopkopplade och utgör kretsens ingång. vilken tillförs en insignal Ui. Den gemensamma drain-kontakten lä utgör kretsens utgång, där kretsens utsignal Uu erhålles.
Vid denna kända typ av CMOS-kretsar uppträder vid N-transistorn ett rymd- laddningsomràde vid övergången mellan transistorns drain- och kanalområ- den. I rymdladdningsomràdet bildas vid tillräckligt hög matningsspänning elektron-hålpar. Hålen vandrar till kanalområdet och ger en uppladdning av detta, vilken verkar på samma sätt som en positiv styrspänning. Den härav orsakade olineariteten är en nackdel vid analog drift av CMOS-kretsen. Det är känt att denna nackdel kan reduceras om kanalomrâdet ansluts till source-området ("jordas”). Det har dock visat sig svårt att åstadkomma en effektiv förbättring på detta sätt. främst därför att resistansen in till kanalomràdets centrala delar är hög på grund av områdets svaga dopning.
Kända transistorer av detta slag har av samma orsak mindre goda högfrek- vensegenskaper, och de har vidare ett av yttillstånd i övergången mellan safir och kanalomrâde orsakat brus.
Vid kända MDS-transistorer av aktuellt slag har det visat sig att de högdopade source- och drain-områdena tenderar att vid tillverkningen krypa ihop mot varandra inom kiselskiktets på större djup under ytan belägna 461 490 del. Kanalomràdets längd måste därför vid dessa transistorer hållas större än vad som annars skulle ha varit nödvändigt.
Det har vidare visat sig att dessa kända transistorer är relativt strål- ningskänsliga. Radioaktiv strålning, t ex gammastràlning. ger en positiv uppladdning av safiren, varigenom en N-kanal induceras i det svagt dopade kanalområdets mot safiren vända yta.
Som framgår av fig lb består en transistor av detta slag av en huvuddel pà kiselskiktets plana yta samt två "hörntransistorer" 31 och 32. Genom att styret vid hörnen 31 och 32 påverkar kiselskiktet från två håll blir den effektiva tröskelspänningen lägre (och läckströmmarna högre) vid hörnen än pa transistorns plana yta. Det har också visat sig att kiseloxidskiktet 26 blir tjockare vid kanterna under hörnen 31 och 32. Detta medför att trös- kelspänningen där blir mer stràlningskänslig än för huvuddelen. Samman- taget leder dessa effekter vid hörnan och kanterna till en försämring av egenskaperna hos transistorn som helhet. Kraven på exakt styrning av tillverkningsprocessen blir därför höga för att undvika att denna för- sämring blir alltför stor.
REDOGÖRELSE FÖR UPPFINNINGEN Uppfinningen avser att åstadkomma en transistor av inledningsvis nämnt slag, vilken uppvisar en hög och konstant förstärkning, förbättrade hög- frekvensegenskaper, lågt egenbrus, lägre läckströmmar (och därmed lägre förluster) och en hög strålningskënslighet, vilken tillåter användandet av smalare kanalomràden och därmed lägre driftspänningar och vilken ställer lägre krav på styrning av tillverkningsprocessen med hänsyn till egen- skaperna hos transistorerna vid transistorns kant: Vad som kännetecknar en transistor enligt uppfinningen framgår av bifogade patentkrav.
FIGUBBESKRIVNING Uppfinningen skall i det följande närmare beskrivas i anslutning till bifogade figurer 1-7. Fig la-ld visar en känd CMOS-krets och har behandlats ovan. Fig 2a visar ett snitt genom en CMOS-krets enligt upp- finningen utformad för effektiv jordning av kanalomràdet och fig 2b en 461 490 " planvy över den i kretsen ingående N-transistorn. Fig 3a visar en planvy över en alternativ utföringsform av N-transistorn och fig Sb ett snitt genom transistorn. Fig fla visar en N-transistor enligt uppfinningen, vilken är utformad för eliminering av problemen vid transistorns kant. och fig Äb visar ett snitt genom transistorn. Fig 5 visar en ytterligare utföringsform av en N-transistor, vilken saknar anslutningen av kanal- omràdet till source-området. Fig 6 visar ett snitt genom en N-transistor enligt uppfinningen. vid vilken kanalområdets kraftigare dopade del inte sträcker sig ända fram till drain-området. Fig 7 visar en s k sluten transistor enligt uppfinningen.
BESKRIVNING AV UTFÖRINGSEXEMPEL Fig 2a visar ett snitt genom ett transistorpar 2, 3 som bildar en CMOS- krets. Liksom vid den i fig 1 visade kända kretsen är de båda transisto- rerna utbildade i tvâ på ett safirunderlag 1 anordnade kiselskikt. I stället för safir kan ett godtyckligt isolerande material med lämpliga egenskaper användas, t ex aluminiumoxid eller ett på ett kiselunderlag anordnat kiseloxidskikt. Kiselskiktens tjocklek kan vara 0,3-0,6 pm.
Source-, drain- och styrkontakterna 13, 28, lä, ll, 27 samt isolations- och skyddsskikten 10, 26, 12 har samma utformning som vid kretsen enligt fig 1.
P-transistorn 2 har source-området 4 och drain-omrâdet 6, 7. Det senare har en närmast kiselytan anordnad högre dopad del 6 och en närmast safir- underlaget belägen svagare dopad del 7. Kanalomràdet har en svagare dopad del 9 och en djupare belägen kraftigare dopad del 8. Denna senare del _sträcker sig i sidled in under source-området Ä och ansluter till en vid ytan anordnad kraftigt dopad del 5. Source-kontakten 13 kontakterar även omrâdet 5.
N-transistorns 3 drain-område 20, 25 har på samma sätt en ytlig högdopad del 20 och djupare belägen del 25 med svagare dopning. Kanalområdet har en närmare ytan belägen svagare dopad del Zü och en närmare safirunderlaget belägen kraftigare dopad del 23. vilken sträcker sig i sidled in under source-området 22 och via ett högdopat område 21 är anslutet till source- kontakten 28. 461 490 De olika områdena är alstrade genom jonimplantation av dopningsämnen, t ex fosfor för de N-ledande områdena och bor för de P-ledande områdena.
Dopningsdosen är t ex P-/N- 1011 cm_2 P/N 1013 cm_2 P+/N+ 1015-1016 Quiz ' " Dopningsdosen hos de kraftigare dopade delarna 8 och 23 hos kanalomràdena bör överstiga 2-3-1012 cm_2.
Fig 2b visar en planvy över N-transistorn S med source- och drain-kontak- terna 28, lü visade med streckade linjer. Transistorn har det i fig 2a visade tvärsnittet utefter hela sin längd. P-transistorn 2 är utförd på motsvarande sätt.
Vid transistorn enligt fig 2 erhålles med hjälp av kanalområdets undre kraftigare dopade skikt 8 respektive 23 en làgresistiv förbindelse mellan source-kontakten och alla delar av kanalområdet och därmed en effektiv jordning av kanalområdet till source-kontakten. Härigenom elimineras de inledningsvis nämnda olineariteterna hos tidigare kända transistorer och bättre högfrekvensegenskaper erhålles. Vidare erhålles en väsentlig förbättring av transistorns brusegenskaper. Slutligen elimineras den ovan nämnda uppladdningseffekten, vilket gör transistorn väsentligt mindre känslig för radioaktiv strålning. Den högre dopningen hos kanalomràdets undre del minskar eller eliminerar vidare risken för den ovan nämnda hopkrypningen av source- och drain-områdena. Härigenom kan kortare kanaler och högre driftspänningar användas än vad som tidigare varit möjligt. Till den minskade risken för hopkrypning bidrar även den svagare dopningen hos drain-områdenas undre delar 7, 25.
Fig Sa visar en planvy över en N-transistor enligt en alternativ utför- ingsform av uppfinningen och fig 3b ett snitt vid A-A genom transistorn. I stället för det i fig 2 visade P+-skiktet 21, som sträcker sig utefter hela transistorns längd, är enligt fig 3 ett flertal separata skikt 2la-21c anordnade ovanpå P-skiktet 23 och fördelade utefter transistorn. 461 490 6 Source-området 22 blir härigenom uppdelat i ett flertal separata områden 22a-22d. Antalet P+-skikt kan vara såväl större som mindre än det i fig 3 visade (tre). Eventuellt kan endast ett enda P+-skikt med samma utformning som skiktet 21b i fig 3 anordnas.
P+-skikten 21 behöver ej som i fig 3 sträcka sig ända fram till kanal- området ZÄ utan kan sluta på avstånd från detta, varvid source~omràdet 22 blir ett enda kamformat sammanhängande område.
Fig Äa visar en planvy över och fig Hb ett snitt B-B genom en N-transistor enligt en ytterligare utföringsform av uppfinningen. Den skiljer sig från den i fig 2 visade genom att P+-skiktet 21 vid transistorns båda ändar har partier 29a, 29b som sträcker sig fram till kanalomràdet Zß. Härigenom elimineras "hörntransistordelarna" 31 och 32 i fig lb. Detta ger väsent- liga fördelar, såsom lägre läckström och därmed lägre förluster, möjliggör drift vid lägre spänning, förbättrade brusegenskaper, minskad strálningskänslighet. reducerade krav på exakt processtyrning.
"Kantstoppet" enligt fig 4 kan som visas i fig 4 användas tillsammans med en jordning av kanalomràdet. Alternativt kan det som visas i fig 5 använ- das vid en sådan transistor där kanalområdet inte är jordat till source- kontakten. Bredden hos ”kantstoppet, dvs utsträckningen längs styret från kanten räknat, bör vara minst lika stor som kiselskiktets tjocklek.
Pig 6 visar en ytterligare alternativ utföringsform av uppfinningen. Den överensstämmer med den i fig 2 visade N-transistorn med undantag av att kanalomràdets undre. kraftigare dopade del 23 inte sträcker sig ända fram till drain-området 20-25.
I anslutning till fig 1-6 ovan har uppfinningen beskrivits tillämpad på en s k kanttransistor. dvs en transistor vid vilken kanalområdet sträcker sig 7 461 490 ut till kiselskiktets kant. Fig 7 visar hur uppfinningen kan tillämpas vid en s k sluten transistor, dvs en transistor där kanalområdet omges av transistorns source- eller drain-område (i det i fig 7 visade fallet av source-området). Pig 7a visar en planvy över en sluten N-transistor, fig 7b ett snitt vid A-A genom transistorn i fig 7a och fig 7c ett snitt vid B-B. Hänvisningsbeteckningarna överensstämmer med de i fig 2 använda. I transistorns centrum ligger dess drain-område 20, 25. Detta omges av kanalområdet ZU med sin djupare belägna kraftigare dopade del 23 som sträcker sig in under source-området 22, vilket i sin tur omger kanal- området. I vart och ett av transistorns hörn är P+~skikt 2la-21d anordnade mellan skiktet 23 och kiselskiktets yta. Härigenom uppdelas source-området 22 i fyra delområden 22a-22d. Drain-kontakten lä och den ringformade fiflsource-kontakten 28 är visade med streckade linjer i fig 7a. Transistorn ~~ enligt fig 7 uppvisar samma fördelar som den i fig 2-3 visade transistorn, och eftersom den är en sluten transistor uppträder inga problem med "hörn- transistorer". För att ytterligare effektivisera jordningen kan P+-omrà- dena utformas som i fig 2 och 3.
Ovan har endast det fall beskrivits där de halvledarskikt i vilka transis- torerna är utbildade utgörs av kisel, och där de isolerande skikten utgörs av kiseloxid. Uppfinningen kan givetvis tillämpas vid andra halvledar- material än kisel och vid andra former av skydds- och isolerskikt än kiseloxid.

Claims (5)

461 490 PATENTKRAV
1. MOS-transistor (3) utbildad i ett på ett isolerande underlag (1) anordnat halvledarskikt och med source- och drain-områden (22, 20) av en första ledningstyp (N) skilda åt av ett kanalområde av en andra lednings- typ (P), varvid kanalområdet har en kraftigare dopad del (23) närmast underlaget och en svagare dopad del (24) närmast halvledarskiktets yta, och varvid en source-kontakt (28) är ansluten till source-området, en drain-kontakt (lä) är ansluten till drain-området och en styrelektrod (27) är anordnad ovanpå kanalomrâdet och skild från detta av ett isolerande skikt (26), varvid kanalomràdets kraftigare dopade del (23) sträcker sig från kanalomràdet och in under source-omrâdet och är dopad med en dop~ ningsdos på minst 2-1012_cm_2 och varvid transistorns kanalomràde och styrelektrod går fram till halvledarskiktets kant, k ä n n e t e c k - n a d därav, att den innefattar ett vid halvledarskiktets kant anordnat andra område (21a, 21b) av nämnda andra ledningstyp (P). vilket ansluter såväl till kanalområdets kraftigare dopade del (23) som till dess svagare dopade del (23).
2. MOS-transistor enligt patentkrav 1, k ä n n e t e c k n a d därav, att det andra området (21a. 21b) har kraftigare dopning än kanalomràdets kraftigare dopade del (23).
3. MOS-transistor enligt patentkrav 1, k å n n e t e c k n a d därav, att den innefattar ett tredje område (21) av nämnda andra ledningstyp (P), vilket ansluter till kanalområdets kraftigare dopade del (23). till halv- ledarskiktets yta på source-sidan om kanalomràdet och till nämnda andra område (21a, Zlb).
4. MOS-transistor enligt patentkrav 3, k ä n n e t e c k n a d därav, att det tredje området (21) har kraftigare dopning än kanalområdets kraftigare dopade del (23).
5. MOS-transistor enligt patentkrav 3. k ä n n e t e c k n a d därav, att transistorns source-kontakt (28) är ansluten till nämnda tredje område (21).
SE8703269A 1987-08-24 1987-08-24 Mos-transistor utbildad paa ett isolerande underlag SE461490B (sv)

Priority Applications (5)

Application Number Priority Date Filing Date Title
SE8703269A SE461490B (sv) 1987-08-24 1987-08-24 Mos-transistor utbildad paa ett isolerande underlag
EP88113464A EP0304811B1 (en) 1987-08-24 1988-08-19 Mos transistor
DE88113464T DE3881304T2 (de) 1987-08-24 1988-08-19 MOS-Transistor.
JP63207493A JPS6468970A (en) 1987-08-24 1988-08-23 Mos transistor
US07/235,075 US4969023A (en) 1987-08-24 1988-08-23 SOS transistor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE8703269A SE461490B (sv) 1987-08-24 1987-08-24 Mos-transistor utbildad paa ett isolerande underlag

Publications (3)

Publication Number Publication Date
SE8703269D0 SE8703269D0 (sv) 1987-08-24
SE8703269L SE8703269L (sv) 1989-02-25
SE461490B true SE461490B (sv) 1990-02-19

Family

ID=20369361

Family Applications (1)

Application Number Title Priority Date Filing Date
SE8703269A SE461490B (sv) 1987-08-24 1987-08-24 Mos-transistor utbildad paa ett isolerande underlag

Country Status (5)

Country Link
US (1) US4969023A (sv)
EP (1) EP0304811B1 (sv)
JP (1) JPS6468970A (sv)
DE (1) DE3881304T2 (sv)
SE (1) SE461490B (sv)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5144390A (en) * 1988-09-02 1992-09-01 Texas Instruments Incorporated Silicon-on insulator transistor with internal body node to source node connection
JP2507567B2 (ja) * 1988-11-25 1996-06-12 三菱電機株式会社 絶縁体基板上の半導体層に形成されたmos型電界効果トランジスタ
US5160989A (en) * 1989-06-13 1992-11-03 Texas Instruments Incorporated Extended body contact for semiconductor over insulator transistor
FR2648623B1 (fr) * 1989-06-19 1994-07-08 France Etat Structure de transistor mos sur isolant avec prise de caisson reliee a la source et procede de fabrication
US5316960A (en) * 1989-07-11 1994-05-31 Ricoh Company, Ltd. C-MOS thin film transistor device manufacturing method
US5060035A (en) * 1989-07-13 1991-10-22 Mitsubishi Denki Kabushiki Kaisha Silicon-on-insulator metal oxide semiconductor device having conductive sidewall structure
US5264720A (en) * 1989-09-22 1993-11-23 Nippondenso Co., Ltd. High withstanding voltage transistor
JP2994670B2 (ja) * 1989-12-02 1999-12-27 忠弘 大見 半導体装置及びその製造方法
US5172208A (en) * 1990-07-30 1992-12-15 Texas Instruments Incorporated Thyristor
US5240865A (en) * 1990-07-30 1993-08-31 Texas Instruments Incorporated Method of forming a thyristor on an SOI substrate
TW214603B (en) * 1992-05-13 1993-10-11 Seiko Electron Co Ltd Semiconductor device
KR940022907A (ko) * 1993-03-31 1994-10-21 이헌조 비대칭 엘디디(ldd) 접합 박막트랜지스터
US5773864A (en) * 1995-04-28 1998-06-30 National Semiconductor Corporation CMOS interface circuit formed in silicon-on-insulator substrate
JPH09102609A (ja) * 1995-08-03 1997-04-15 Seiko Instr Inc 半導体装置
KR20000003758A (ko) * 1998-06-29 2000-01-25 김영환 박막 트랜지스터 액정표시소자
US6452233B1 (en) * 1999-03-23 2002-09-17 Citizen Watch Co., Ltd. SOI device having a leakage stopping layer
JP2002261292A (ja) * 2000-12-26 2002-09-13 Toshiba Corp 半導体装置及びその製造方法
JP3845272B2 (ja) * 2001-06-19 2006-11-15 シャープ株式会社 Sram及びその製造方法
JP2003031811A (ja) 2001-07-13 2003-01-31 Mitsubishi Heavy Ind Ltd トランジスタ及び半導体装置
EP1498958B1 (en) * 2003-07-18 2014-10-15 Imec Method for forming a mutiple gate semiconductor device
EP1519421A1 (en) * 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum Vzw Multiple gate semiconductor device and method for forming same
TWI463526B (zh) * 2004-06-24 2014-12-01 Ibm 改良具應力矽之cmos元件的方法及以該方法製備而成的元件
US7655511B2 (en) 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
US7635620B2 (en) 2006-01-10 2009-12-22 International Business Machines Corporation Semiconductor device structure having enhanced performance FET device
US20070158743A1 (en) * 2006-01-11 2007-07-12 International Business Machines Corporation Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
US7790540B2 (en) 2006-08-25 2010-09-07 International Business Machines Corporation Structure and method to use low k stress liner to reduce parasitic capacitance
KR101312259B1 (ko) * 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
US8115254B2 (en) 2007-09-25 2012-02-14 International Business Machines Corporation Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same
US8492846B2 (en) 2007-11-15 2013-07-23 International Business Machines Corporation Stress-generating shallow trench isolation structure having dual composition
US8598006B2 (en) 2010-03-16 2013-12-03 International Business Machines Corporation Strain preserving ion implantation methods
JP2012256928A (ja) * 2012-08-15 2012-12-27 Mitsubishi Heavy Ind Ltd トランジスタ及び半導体装置
JP2015035617A (ja) * 2014-10-15 2015-02-19 三菱重工業株式会社 トランジスタ及び半導体装置
JP6263162B2 (ja) * 2015-12-21 2018-01-17 三菱重工業株式会社 トランジスタ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3958266A (en) * 1974-04-19 1976-05-18 Rca Corporation Deep depletion insulated gate field effect transistors
JPS5534582B2 (sv) * 1974-06-24 1980-09-08
JPS51147186A (en) * 1975-06-12 1976-12-17 Fujitsu Ltd Semiconductor device
JPS5727069A (en) * 1980-07-25 1982-02-13 Toshiba Corp Mos type simiconductor device
JPS57190362A (en) * 1981-05-19 1982-11-22 Nec Corp Semiconductor device
JPS5898969A (ja) * 1981-12-09 1983-06-13 Nec Corp 半導体装置
JPS6115369A (ja) * 1984-07-02 1986-01-23 Nippon Telegr & Teleph Corp <Ntt> 半導体装置及びその製造方法
JPH0680830B2 (ja) * 1985-04-08 1994-10-12 株式会社日立製作所 半導体装置
JPH0682840B2 (ja) * 1985-09-25 1994-10-19 日本電信電話株式会社 Mos形半導体装置
US4797721A (en) * 1987-04-13 1989-01-10 General Electric Company Radiation hardened semiconductor device and method of making the same

Also Published As

Publication number Publication date
DE3881304D1 (de) 1993-07-01
EP0304811B1 (en) 1993-05-26
SE8703269L (sv) 1989-02-25
SE8703269D0 (sv) 1987-08-24
DE3881304T2 (de) 1993-12-16
JPS6468970A (en) 1989-03-15
US4969023A (en) 1990-11-06
EP0304811A1 (en) 1989-03-01

Similar Documents

Publication Publication Date Title
SE461490B (sv) Mos-transistor utbildad paa ett isolerande underlag
US4622656A (en) Non-volatile semiconductor memory
US6794719B2 (en) HV-SOI LDMOS device with integrated diode to improve reliability and avalanche ruggedness
KR930001899B1 (ko) 반도체 장치
KR100276414B1 (ko) 절연 게이트형 반도체 장치
US4686551A (en) MOS transistor
US20050077583A1 (en) Lateral power MOSFET for high switching speeds
KR20010015835A (ko) 반도체 장치
SE513283C2 (sv) MOS-transistorstruktur med utsträckt driftregion
US4543596A (en) Insulated-gate field-effect transistor (IGFET) with injector zone
EP0055557B1 (en) Nonvolatile semiconductor memory device
KR100363101B1 (ko) 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자
EP0630054B1 (en) Thyristor with insulated gate and method for operating the same
JPS63266882A (ja) 縦型絶縁ゲ−ト電界効果トランジスタ
SE456291B (sv) Vertikal mosfet-anordning innefattande en over kollektoromradet belegen skermelektrod for minimering av miller- kapacitansen och stromfortrengningen
JP4014659B2 (ja) 半導体装置
EP0060989B1 (en) High voltage on chip fet driver
US3648129A (en) Insulated gate field effect transistor with integrated safety diode
US4584593A (en) Insulated-gate field-effect transistor (IGFET) with charge carrier injection
KR0149226B1 (ko) 반도체 회로를 위한 정전기 보호장치
EP0996158B9 (en) High voltage resistive structure integrated on a semiconductor substrate
GB1596186A (en) Insulated gate field effect transistor
EP0337550B1 (en) Integrated circuit comprising complementary mos transistors
JPS58123773A (ja) Mis電界効果トランジスタ
JP2626497B2 (ja) 電荷転送素子

Legal Events

Date Code Title Description
NAL Patent in force

Ref document number: 8703269-4

Format of ref document f/p: F

NUG Patent has lapsed

Ref document number: 8703269-4

Format of ref document f/p: F