JPS58123773A - Ｍｉｓ電界効果トランジスタ - Google Patents
Ｍｉｓ電界効果トランジスタInfo
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- JPS58123773A JPS58123773A JP58002133A JP213383A JPS58123773A JP S58123773 A JPS58123773 A JP S58123773A JP 58002133 A JP58002133 A JP 58002133A JP 213383 A JP213383 A JP 213383A JP S58123773 A JPS58123773 A JP S58123773A
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- Japan
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- band
- fet
- another
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は第一導電形の半導体基板、この基板の一つの表
面に内股された少なくとも一つの逆導Ｉ社形のチャネル
帯域およびチャネル帯域に内設された第−導磁形のソー
ス帯域、同じ表面に隣接するドレイン帯域および他の表
面に結合されたドレイン電橋、−表面に設けられた絶縁
層上に存在する少なくとも一つのゲート電極ならびに一
表面じ内設さｎ、ゲート電極の下に位置するｐｎ接合を
有する少なくとも一つの逆導電形のインジェクタ帯域を
備えｚＭＩｓ電界効果トランジスタζ二関する。
面に内股された少なくとも一つの逆導Ｉ社形のチャネル
帯域およびチャネル帯域に内設された第−導磁形のソー
ス帯域、同じ表面に隣接するドレイン帯域および他の表
面に結合されたドレイン電橋、−表面に設けられた絶縁
層上に存在する少なくとも一つのゲート電極ならびに一
表面じ内設さｎ、ゲート電極の下に位置するｐｎ接合を
有する少なくとも一つの逆導電形のインジェクタ帯域を
備えｚＭＩｓ電界効果トランジスタζ二関する。
そのような電界効果トランジスタ（ＦＥＴ）はすでに西
ドイツ国特許出願ｐ ３１０３４４４．６に記載されて
いる。ＭＩ Ｓ ＦＥＴは増大する最大阻止電圧に伴な
って著しく増大する通電抵抗Ｒ８ｎを有し、それは約３
００ｖ以上の最大阻止電圧に対するＲＯｎが特別な措置
をとらない時には同じ咀市電圧が印加されたバイポーラ
トランジスタに対するよりも大きくなることに導く。そ
こでインジェクタ帯域によってキャリヤがドレイン帯域
に注入さ几、そのことが導電領域におけるキャリヤ対の
濃度の増加に導く。これはドーピング増大、したがって
ＲＯｎの低下と同等である。上述のＭＩＳＦＥＴにおい
ては、インジェクタ帯域はＭＩ Ｓ ＦＥＴ のゲート
電極と接続されている。インジェクタ帯域は所定の電流
を引き出すから、制御装置、例えばＶＬＳ Ｉ回路ある
いはマイクロプロセッサが高負荷で作動しなければなら
ない。このことはしかし多くの目的に対して望ましくな
いことである。
ドイツ国特許出願ｐ ３１０３４４４．６に記載されて
いる。ＭＩ Ｓ ＦＥＴは増大する最大阻止電圧に伴な
って著しく増大する通電抵抗Ｒ８ｎを有し、それは約３
００ｖ以上の最大阻止電圧に対するＲＯｎが特別な措置
をとらない時には同じ咀市電圧が印加されたバイポーラ
トランジスタに対するよりも大きくなることに導く。そ
こでインジェクタ帯域によってキャリヤがドレイン帯域
に注入さ几、そのことが導電領域におけるキャリヤ対の
濃度の増加に導く。これはドーピング増大、したがって
ＲＯｎの低下と同等である。上述のＭＩＳＦＥＴにおい
ては、インジェクタ帯域はＭＩ Ｓ ＦＥＴ のゲート
電極と接続されている。インジェクタ帯域は所定の電流
を引き出すから、制御装置、例えばＶＬＳ Ｉ回路ある
いはマイクロプロセッサが高負荷で作動しなければなら
ない。このことはしかし多くの目的に対して望ましくな
いことである。
本発明は、制御装置の高負荷での作動が広い範囲で避け
られるように上記の種類のＭＩＳ−ＰＥＴを改良するこ
とを目的とする。
られるように上記の種類のＭＩＳ−ＰＥＴを改良するこ
とを目的とする。
本発明は、インジェクタ帯域が別のＭＩＳ−ＦＥＴのソ
ース−ドレイン区間を介して第一のＭＩＳ−ＦＥＴのド
レイン帯域と結合され、別のＭＩＳ−Ｆ’ＥＴのゲート
電極が第一のＭＩ Ｓ −Ｆ’ＥＴのゲート成極と電気
的に接続されたことを特徴とする。
ース−ドレイン区間を介して第一のＭＩＳ−ＦＥＴのド
レイン帯域と結合され、別のＭＩＳ−Ｆ’ＥＴのゲート
電極が第一のＭＩ Ｓ −Ｆ’ＥＴのゲート成極と電気
的に接続されたことを特徴とする。
本発明の発展形は特許請求の範囲の＠２項以下に挙げら
れている。
れている。
本発明を第１図ないし第５図に関し二、三の実施例にエ
リ詳細に悦明する。
リ詳細に悦明する。
第１図に示すＭＩＳ−ＦＥＴの半導体基体は第一の、例
えばｎ形の帯域ｌを有し、その中に逆導電形のチャネル
帯域２が内設されている。チャネル帯域２の中には第−
導電形のソース帯域３が内設されている。チャネル帯域
２およびソース帯域３はソース電極４によって相互に電
気的に接続されている。帯域１は他の帯域２および３に
対し相対的に弱くドープされている。帯域１は上記の帯
域に対する基板である。それはドレイン帯域として役立
ち、強いｎ形の中間帯域５を介してドレイン電極１１と
接続されている。
えばｎ形の帯域ｌを有し、その中に逆導電形のチャネル
帯域２が内設されている。チャネル帯域２の中には第−
導電形のソース帯域３が内設されている。チャネル帯域
２およびソース帯域３はソース電極４によって相互に電
気的に接続されている。帯域１は他の帯域２および３に
対し相対的に弱くドープされている。帯域１は上記の帯
域に対する基板である。それはドレイン帯域として役立
ち、強いｎ形の中間帯域５を介してドレイン電極１１と
接続されている。
チャネル帯域２が内設された表面にはインジェクタ帯域
６も設けられる。この表面上に絶縁層７により表面に対
して絶縁されたゲート電極８が存在する。これはインジ
ェクタ帯域６の側に少なくともインジェクタ帯域６とド
レイン帯域１の間のｐｎ接合の表面露出部まで達するか
あるいはインジェクタ帯域６に重なっている。他の側で
はゲート電極８はチャネル帯域２のソース電極４が接触
していない半導体基体表面への露出部分に同時に重なる
。インジェクタ帯域６は、場合によっては抵抗９を介し
て、そのドレイン電極がドレイン端子１１と電気的に接
続さｎ＝別のＭＩＳ−ＦＥＴＩＯのソース端子と接続さ
れている。別のＭＩＳ−ＦＦＪＴｌｏのゲー）電極はゲ
ート電極８と接続されている。
６も設けられる。この表面上に絶縁層７により表面に対
して絶縁されたゲート電極８が存在する。これはインジ
ェクタ帯域６の側に少なくともインジェクタ帯域６とド
レイン帯域１の間のｐｎ接合の表面露出部まで達するか
あるいはインジェクタ帯域６に重なっている。他の側で
はゲート電極８はチャネル帯域２のソース電極４が接触
していない半導体基体表面への露出部分に同時に重なる
。インジェクタ帯域６は、場合によっては抵抗９を介し
て、そのドレイン電極がドレイン端子１１と電気的に接
続さｎ＝別のＭＩＳ−ＦＥＴＩＯのソース端子と接続さ
れている。別のＭＩＳ−ＦＦＪＴｌｏのゲー）電極はゲ
ート電極８と接続されている。
ドレイン電極１１に電圧＋ＵＤを、ソース電極４に大地
電位を印加し、両ｍ工５−ＦＥＴがｎチャネル形である
ならば、第一のＭｒ ５−ＰＥＴ および別のＭＩ
５−ＦＥＴ １０は正のゲート電圧＋Ｕｏにより導通す
るように制御される。その場合、ゲート市掻８の下に負
のキャリヤの蓄積層２１が形成される。キャリヤの濃度
はここでは著しく強いから、蓄積層は少なくともほぼオ
ーム特性を持つ。
電位を印加し、両ｍ工５−ＦＥＴがｎチャネル形である
ならば、第一のＭｒ ５−ＰＥＴ および別のＭＩ
５−ＦＥＴ １０は正のゲート電圧＋Ｕｏにより導通す
るように制御される。その場合、ゲート市掻８の下に負
のキャリヤの蓄積層２１が形成される。キャリヤの濃度
はここでは著しく強いから、蓄積層は少なくともほぼオ
ーム特性を持つ。
したがって電位はインジェクタ帯域６の周囲において低
く、インジェクタ帯域はドレイン電極１１から別のＭＩ
Ｓ−ＦＥＴＩＯを介して電流を得る。
く、インジェクタ帯域はドレイン電極１１から別のＭＩ
Ｓ−ＦＥＴＩＯを介して電流を得る。
別のＭＩＳ−ＦＥＴＩＯは従って正のキャリヤをドレイ
ン帯域１に注入する。このことはやはりこの領域中の負
のキャリヤの増加に導く。合わせてここではキャリヤの
密度が増大し、そのことは通電抵抗Ｒ８ｎの減少と同等
である。
ン帯域１に注入する。このことはやはりこの領域中の負
のキャリヤの増加に導く。合わせてここではキャリヤの
密度が増大し、そのことは通電抵抗Ｒ８ｎの減少と同等
である。
第１図に示すＭＩＳ−ＦＥＴ１０ の個別素子の代りに
、第２図に示すように別のＭＩＳ−ＦＥＴを第一のＭＩ
Ｓ−ＦＥＴ の半導体基体の中に集積することもできる
。別のＭＩＳ−ＦＥＴのチャネル帯域１２はドレイン帯
域１と逆の導電形である。チャネル帯域の中には第−導
電形のソース帯域１３が内設されている。ソース帯域１
３およびチャネル帯域１２は両帯域間を短絡する電極１
４によって互に接続されている。ＭＩ Ｓ −ＦＥＴ
１０は絶縁層１６の上に位置するゲート電場１５によっ
て制御される。両部会はチャネル帯域１２の電極１４が
接触していないドレイン帯域の表面への露出部分の上に
存在する。ゲート電極１５およびＢは電気的に相互に接
続されている。電ｔＪｉｔ１４は電気的には接続されて
おらず、そルは半導体基体中の電位状態によって与えら
れる″磁位にドリフトする。
、第２図に示すように別のＭＩＳ−ＦＥＴを第一のＭＩ
Ｓ−ＦＥＴ の半導体基体の中に集積することもできる
。別のＭＩＳ−ＦＥＴのチャネル帯域１２はドレイン帯
域１と逆の導電形である。チャネル帯域の中には第−導
電形のソース帯域１３が内設されている。ソース帯域１
３およびチャネル帯域１２は両帯域間を短絡する電極１
４によって互に接続されている。ＭＩ Ｓ −ＦＥＴ
１０は絶縁層１６の上に位置するゲート電場１５によっ
て制御される。両部会はチャネル帯域１２の電極１４が
接触していないドレイン帯域の表面への露出部分の上に
存在する。ゲート電極１５およびＢは電気的に相互に接
続されている。電ｔＪｉｔ１４は電気的には接続されて
おらず、そルは半導体基体中の電位状態によって与えら
れる″磁位にドリフトする。
両ＭＩＳ−ＰＥＴがｎチャネル形（上からｎｐｎｎ
の層順序）であるならば、両ＭＩＳ−ＦＥＴは正のゲー
ト電圧４Ｊｏによって導通するように制御される。その
場合、ゲート電極８の下にやはり蓄積＠２１が形成され
、それがインジェクタ帯域６の周囲における電位を低く
する。従ってｉＭｆはドレイン端子から別のＭＩ ５−
ＦＥＴ １０を通じてそのソース帯域１３．電極１４．
チャネル帯域１２、選択的に備えられる抵抗９を介して
インジェクタ帯域６に至る径路を流れる。インジェクタ
帯域６はその時正のキャリアを注入し、それが第１図に
関連して述べたドレイン帯域１の中のキャリヤ灯の濃度
増大に導く。
の層順序）であるならば、両ＭＩＳ−ＦＥＴは正のゲー
ト電圧４Ｊｏによって導通するように制御される。その
場合、ゲート電極８の下にやはり蓄積＠２１が形成され
、それがインジェクタ帯域６の周囲における電位を低く
する。従ってｉＭｆはドレイン端子から別のＭＩ ５−
ＦＥＴ １０を通じてそのソース帯域１３．電極１４．
チャネル帯域１２、選択的に備えられる抵抗９を介して
インジェクタ帯域６に至る径路を流れる。インジェクタ
帯域６はその時正のキャリアを注入し、それが第１図に
関連して述べたドレイン帯域１の中のキャリヤ灯の濃度
増大に導く。
選択的に備えられる抵抗りは外部抵抗であってもよく、
表面上に存在する導体路によって形成されてもヨ＜、あ
るいは半導体基体中に集積され、インジェクタ帯域６お
よびチャネル帯域１２と同−導電形の補助帯域によって
形成されてもよい。
表面上に存在する導体路によって形成されてもヨ＜、あ
るいは半導体基体中に集積され、インジェクタ帯域６お
よびチャネル帯域１２と同−導電形の補助帯域によって
形成されてもよい。
第３図に示す実施例は第２図に示すものと、両ＭＩＳ−
ＦＥＴが共通のゲート電極１Ｂによって制御さ几でいる
点が異なる。ゲート電極１Ｂは絶縁１ｉ１７の上に位置
する。両ＭＩＳ−ＦＥＴの並列接続を避けるために、イ
ンジェクタ帯域６は両ＭＩＳ−ＦＥＴＯ間に配置さ几て
いる。従って蓄積層２１は中断され、その結果ソース帯
域３および１３の間のオーム接続は成立できない。
ＦＥＴが共通のゲート電極１Ｂによって制御さ几でいる
点が異なる。ゲート電極１Ｂは絶縁１ｉ１７の上に位置
する。両ＭＩＳ−ＦＥＴの並列接続を避けるために、イ
ンジェクタ帯域６は両ＭＩＳ−ＦＥＴＯ間に配置さ几て
いる。従って蓄積層２１は中断され、その結果ソース帯
域３および１３の間のオーム接続は成立できない。
第３図に概念的に示された抵抗もしくは電気接１ ；
続は、既に第２図に関して述べたように、インジェクタ
帯域およびチャネル帯域と同−導電形を有し、適応した
ドーピングの一つまたは後段の補助っの可能な実施形式
を示す。そこではチャネル帯域１２がインジェクタ帯域
６と二つの条部１９゜２０によって接続されている。イ
ンジェクタ帯域はその場合、図ではＷｔ線で示されてい
るゲート電極１８より幅が広い。それによって反転層２
１が完全に中断され１両ＭＩＳ−ＦＥＴの間のオーム接
続が妨げられる。
帯域およびチャネル帯域と同−導電形を有し、適応した
ドーピングの一つまたは後段の補助っの可能な実施形式
を示す。そこではチャネル帯域１２がインジェクタ帯域
６と二つの条部１９゜２０によって接続されている。イ
ンジェクタ帯域はその場合、図ではＷｔ線で示されてい
るゲート電極１８より幅が広い。それによって反転層２
１が完全に中断され１両ＭＩＳ−ＦＥＴの間のオーム接
続が妨げられる。
図示された実施例はそれぞれ大面積の半導体基体の断面
をそれぞれ示す。実際の作動に対しては第一のＭＩＳ−
ＦＥＴもしくは別のＭＩＳ−ＦＥＴの多数を互に並列接
続する。それに対する実施例を第５図に示す。ソースお
よびゲート電極はより分かりやすくするために省略され
ている。別のＭＩＳ−ＦＥＴ１０は、その上に多数の第
一のＭＩＳ−ＦＥＴ素子２２が位置する半一体テップ２
４の縁に存在する。ＭＩＳ−ＦＥＴ素子１０のチャネル
帯域と同−導電形の条部２３が接続さ、れている。この
条部が規則正しい網目を形成し、素子ｌＯおよび２２の
電気的分離のために常にそれらの間に存在する。
をそれぞれ示す。実際の作動に対しては第一のＭＩＳ−
ＦＥＴもしくは別のＭＩＳ−ＦＥＴの多数を互に並列接
続する。それに対する実施例を第５図に示す。ソースお
よびゲート電極はより分かりやすくするために省略され
ている。別のＭＩＳ−ＦＥＴ１０は、その上に多数の第
一のＭＩＳ−ＦＥＴ素子２２が位置する半一体テップ２
４の縁に存在する。ＭＩＳ−ＦＥＴ素子１０のチャネル
帯域と同−導電形の条部２３が接続さ、れている。この
条部が規則正しい網目を形成し、素子ｌＯおよび２２の
電気的分離のために常にそれらの間に存在する。
＠１図は本発明の第一の実施例によるＭＩＳ−ＩＴの断
面図、 第２図は第二の実施例にょるＭＩＳ−Ｆ’ＥＴの断面図
。 第３図は第三の実施例にょるＭＩＳ−ＦＥＴの断面図。 第４図は第３図のＭＩＳ−ＰＥＴの電極を除いて示した
平面図。 第５図は本発明の実施例によるＭｉｓ−ＰＥＴ素子の多
数を備えた半導体チップの平面図である。 １・・・ドレイン帯域、 ２・・・第一のＭＩＳ−Ｆ
ＥＴのチャネル帯域、 ３・・・第一のＭＩＳ−ＦＥＴ
のソース帯域、 ６・・・インジェクタ帯域。 ７・・・絶縁−１８・・・ゲート電極、 １０・・・
別のＲ［５−ＦＥＴ、 １１・・・ドレイン電極、１２
・・・別のＭＩ Ｓ −ＦＥＴ のチャネル帯域、
１３・・・別のＭＩＳ−ＦＥＴＩ）：／−：ｘ帯域、’
１４−ｚ別＋７）ＭＩＳ−ＰＥＴのソース電極、
１５１−別のＭＩＳ−Ｆ’ＥＴのゲート電極。 ＦＩＧＩ ＦＩＧ２ ＩＧ３ ＩＧ４
面図、 第２図は第二の実施例にょるＭＩＳ−Ｆ’ＥＴの断面図
。 第３図は第三の実施例にょるＭＩＳ−ＦＥＴの断面図。 第４図は第３図のＭＩＳ−ＰＥＴの電極を除いて示した
平面図。 第５図は本発明の実施例によるＭｉｓ−ＰＥＴ素子の多
数を備えた半導体チップの平面図である。 １・・・ドレイン帯域、 ２・・・第一のＭＩＳ−Ｆ
ＥＴのチャネル帯域、 ３・・・第一のＭＩＳ−ＦＥＴ
のソース帯域、 ６・・・インジェクタ帯域。 ７・・・絶縁−１８・・・ゲート電極、 １０・・・
別のＲ［５−ＦＥＴ、 １１・・・ドレイン電極、１２
・・・別のＭＩ Ｓ −ＦＥＴ のチャネル帯域、
１３・・・別のＭＩＳ−ＦＥＴＩ）：／−：ｘ帯域、’
１４−ｚ別＋７）ＭＩＳ−ＰＥＴのソース電極、
１５１−別のＭＩＳ−Ｆ’ＥＴのゲート電極。 ＦＩＧＩ ＦＩＧ２ ＩＧ３ ＩＧ４
Claims (1)
- 【特許請求の範囲】 １）第一導電型の半導体基板、この基板の一つの表面に
内設された少なくとも一つの逆導電形のチャネル帯域（
２）およびチャネル帯域に内設された第−導電形のソー
ス帯域（３）。 同じ表面に隣接するドレイン帯域（１）および池の表面
に結合さ几たドレイン電極（１１）、−表面に設けられ
た絶縁層（７）上に存在する少なくとも一つのゲート電
極（８）ならびに−表面に内股さ几、ゲート電極の下に
位置するｐｎ接合を有する少なくとも一つの逆導電形の
インジェクタ帯域（６）を備えたＭＩＳ−ＦＥＴにおい
て、インジェクタ帯域（６）は別のＭＩＳ−ＦＥＴ（１
０）のソースードレ・イン区間を介して第一のＭＩＳ−
Ｆｌ１２Ｔのドレイン帯域（１）と結合され、前記別の
ＭＩＳ−ＦＥＴ（１０）のゲート電極が第一のＭｉｓ−
ＦＥＴのゲート電極（８）と接続されたことを特徴とす
るＭＩＳ電界効果トランジスタ。 ２）別のＭＩ Ｓ −ＦＥＴ （１０）が基板の表面に
内設さ肚た逆導電形のチャネル帯域（１２）およびその
チャネル帯域に内設された第−導電形のソース帯域（１
３）を有し、前記別のＭＩＳ−ＦＥＴ（１０）が該別の
ＭＩ Ｓ −ＦＥＴのソース帯域およびチャネル帯域の
間を短絡するソース電極（１４）を持ち、前記別のＭＩ
Ｓ−Ｆ’ＥＴ（１０）のゲート重砲（１５）が第一のＭ
ＩＳ−ＦＥＴのゲート電極（８）に対して横に間隔を置
いて、またインジェクタ帯域（６）に対して横に間隔を
置いて位置し、前記別のＭＩＳ−ＦＥＴのソース電極（
１４）がインジェクタ帯域（６）と電気的に接続された
ことを特徴とする特許請求の範囲第１項記載のＭＩＳ電
界効果トランジスタ。 ３）別のＭＩＳ−ＦＥＴ（１０）が基板の表面に内設さ
れた逆導電形のチャネル帯域（１２）およびチャネル帯
域に内設された第一導電形のソース帯域（１３）を有し
、前記別のＭＩＳ−’ＦＩＳＴが該別のＭＩＳ−ＰＥＴ
のソース帯域およびチャネル帯域の間を短絡するソース
電橋を持ち、第一および別のＭＩＳ−ＦＥＴが共通のゲ
ート電極（１８）を持ち、インジェクタ帯域（６）が第
一および別のＭＩＳ−ＦＥＴの間に位置し、その幅はゲ
ート電極の下に形成される両ＭＩＳ−ＦＥＴのチャネル
帯域（２，１２）の間の蓄積層（２１）が完全に中断さ
れるような寸法を有し、前記別の旧５−ＦＥＴのソース
帯域い３）が鳩６ミ′夢帯域（６）と電気的に接続され
たことを特徴とする特許請求の範囲第１項記載のＭＩＳ
電界効果トランジスタ。 ４）別のｇＩｓ−ＦＥＴ（：ｒｏ）のソース帯域（］３
）がチャネル帯域（１２）を介し、基板の表面に内設さ
れた同一導電形の少なくとジエクタ帯域（６）と接続さ
れたことを特徴とする特許請求の範囲第２項または第３
項記載のＭＩＳ電界効果トランジスタ。 ５）補助帯域（Ｊ１９）がインジェクタ帯域（６）およ
びチャネル帯域（２，Ｘ２）と同程度にドーピングされ
たことを特徴とする特許請求の範囲第４項記載のＭＩＳ
電界効果トランジスタ。 ６）同一の半導体チップ（２４）の上に複数の第一のＭ
ＩＳ−ＦＥＴ素子（２２）と複数の別のＭＩ ５−ＦＥ
Ｔ素子（１０）が配置され。 補助帯域が相互間を連絡させる条部（２３）の形を持つ
ことを特徴とする特許請求の範囲第１項ないし第５項の
いずれかに記載のＭＩＳ電界効果トランジスｊｌ、。 ７）別のＭＩ ５−ＦＥＴ （１０）が半導体チップ（
２４）の縁に位置し１条部（２３）が規則正しい網目を
形成することを特徴とする特許請求の範囲第６項記載の
ＭＩＳ電界効果トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19823200660 DE3200660A1 (de) | 1982-01-12 | 1982-01-12 | Mis-feldeffekttransistor mit ladungstraegerinjektion |
| DE32006608 | 1982-01-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58123773A true JPS58123773A (ja) | 1983-07-23 |
Family
ID=6152892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58002133A Pending JPS58123773A (ja) | 1982-01-12 | 1983-01-10 | Ｍｉｓ電界効果トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4641163A (ja) |
| EP (1) | EP0083801A3 (ja) |
| JP (1) | JPS58123773A (ja) |
| DE (1) | DE3200660A1 (ja) |
Families Citing this family (6)
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Family Cites Families (7)
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|---|---|---|---|---|
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