JPS60153163A - バイポ―ラトランジスタ―電界効果トランジスタ組合せ装置 - Google Patents

バイポ―ラトランジスタ―電界効果トランジスタ組合せ装置

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JPS60153163A
JPS60153163A JP59266066A JP26606684A JPS60153163A JP S60153163 A JPS60153163 A JP S60153163A JP 59266066 A JP59266066 A JP 59266066A JP 26606684 A JP26606684 A JP 26606684A JP S60153163 A JPS60153163 A JP S60153163A
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bipolar transistor
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、主表面を有する第１導電型の半導体基板であ
って、前記の主表面とは反対側の面に基板電極が接続さ
れている当該半導床基板と、前記の第ｌ導′ＢＬ型とは
反対の第２導電型であ麿ドーピング濃度および厚さが表
面電界減少（リサ・−７）技術に応じて選択されている
エビタキシアル表面層と、 このエビタキシアル表面層内に設けられ、ベース電極が
接続されている前記の第１導電型の表面隣接ベース領域
と、 この表面隣接ベース領域内に設けられ、ソースおよびエ
ミッタの双方として作用する前記の第２導電型の表向隣
接ソース／エミッタ領域と、このソース／エミッタ領域
に接続ざれたソーＶエミツタ電極と、 前記のエビタキシアル表面層内に前記のベース領域から
離間して設けられ、ドレインおよびコレクタの双方とし
て作用する前記の第２４電型の表面隣接ドレイン／コレ
クタ領域と、 このドレイン／コレクタ領域に接続されたドレイン／コ
レクタ電極と、 前記（Ｄ　ヘー　ス領域のうち前記のドレイン／コレク
タ領域に近接する部分内に少くとも部分的に位置する表
面隣接チャネル領域と、 前記のエピタキシアル放血層上Ｇこ股けられ、前・記の
チャネル領域のうち少くとも前記のベース領域内にある
部分を被覆する絶縁層と、 この絶縁層上に且つ前記のチャネル領域のうち少くとも
前記のベース領域内にある部分の上方に位置するゲート
電極と を具えるバイポーラトランジスター′亀界効果トランジ
スタ組合せリサーフ装置に関するものである。
このような装置は米国特許第４，８００，１５０号明細
書に記載されており既知である。
バイポーラトランジスタと電界効果トランジスタとを単
一装置に組合せて設けるという一般的な概念も周知なこ
とである。例えば、バイポーラトランシスター接合型電
界効果トランジスタ組合セ装置は米国特許第４，０９５
，２５２号明細書および”　ＩＢＭ　Ｔｅｃｂｎｉｃａ
ｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ　”、　
Ｖａｔ。
１９、Ａ１１，Ａｐｒｉｌｌ９７７，ｐｌ）、４１９１
−４１９２に開示されている。更に、パーティ力ルバイ
ボーラトランジスターＤＭＯＳ組合せ装置は米国特許＠
４，３４４，０８１号明細書に開示されている。一般に
、このような装置を高電力スイッチングの分野に用いる
場合には、バイポーラトランジスタと電界効果トランジ
スタとを組合せて、電界効果トランジスタの高速なスイ
ッチング応答性とバイポーラトランジスタのオン状態の
低抵抗性との双方の特徴を有する単一の集積回路装置が
得られるようにしている。
このような装置における動作レベルを高める為に、装置
の降服およびスイッチング特性全改善する努力が払われ
てき執例えば、高電圧半導体装置の降服特性は一般に、
”　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏ−ｎ
ｉｃ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ　Ｔｅｃｈｎｉ
ｃａｌ　Ｄｉｇｅｓｔ　”　。
Ｄｅｃｅｍｂｅｒ，ｌ　９　７　９　ｒ　Ｉ）Ｌ　２　
８　８　−’２　４　０の”　Ｈｉｇｈ　Ｖｏｌｔａｇ
ｅ　Ｔｈｉｎ　Ｌａｙｅｒ　Ｄｅｖｉｃｅｓ　（　ＲＥ
ＳＵＲＦｐｅｖｉ．ｃｅｓ　）　”　（　ＡｐｐｅｌＢ
氏等著）や米国特許第４。
２９２、６４２号明細書に記載されているように、表面
電界減少（　ＲＥｄｕｃｅｄ　ＳＵＲｆａｃｅ　・Ｆｉ
ｅｌｄの大文字をとってＲＥ５ＵＲＦすなわちリサーフ
と称されている）技術を用いることにより改善しうとい
うことか確かめられている。ＲＫＳＵＲＦ装置の降服特
性の改善は実質的に、一層薄肉で一層多坦にドーピング
し・たエピタキシアル表面層を用いて表面電界を減少さ
せることにより達成される。
米国特許第４，８００，１５０号明細書や、”ＩＥＥＥ
Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ”、
　Ｖｏｌ、　ＥＤＬ−１、Ａｐｒｉｌｌ　９８０　、　
ｐｐ、　５１−５８　（７）”　１ａｔｅｒａｌ　ＤＭ
Ｏ８Ｐｏｗｅｒ　Ｔｒａｎｓｉｓｔｏｒ　Ｄｅｓｉｇｎ
”（００１ａｋ氏等著）に記載されているように、ＲＥ
ＳＵＲＦ技術はラテラル二重拡散ＭＯ８）ランジスタに
適用され、その結実装置の特性が可成り改善された。高
電圧ＤＭＯ８装置では、通常、降服電圧とオン状態時の
抵抗値との間で折衷策（トレードオヲ］が行なわれ１オ
ン状態時の抵抗値を比較的低く維持して降服電圧レベル
を高めるようにしている。ＲＲ：５ＵＲＦ技術な用い、
参考のために降服電圧が一定であるものとすると、通常
の（厚内エピタキシアル層）　ＤＭＯ３装置と同じ面積
を占める装置すこおいてオン状態時の抵抗値が例えば約
Ｔに減少するという改善が得られる。しかしそれにもか
かわらず、特にオン状態時の抵抗およびスイッチング特
性が可成り重、要な高電圧スイッチング装置に対しては
これらの特性・、を更に改善することが著しく望まれて
いる。更に、ＲＥＳＵＲＦ原理を用いたバイポーラトラ
ンジスター電界効果トランジスタ組合せ装置に対しては
、製造歩留りを高めるとともに、スイッチング、高電圧
およびオン状態時の抵抗値の所定の組の特性に対し装置
が占める面積を最小にすることが望ましい。
本発明の目的は、オン状態時の抵抗およびスイッチング
特性を改善し、オン状態時の所望の抵抗値に対し必要と
するベース駆動尼流を減少させ、不所望な内部電力消費
の量を減少させたバイポーラトランジスター電界効果ト
ランジスタ組合せＲＥＳＵＲＦ装置を提供せんとするに
ある。
本発明の他の目的は、製造歩留りを高め、スイッチング
、高電圧およびオン状態時の抵抗の所定の組の特性に対
し装置が占める面積を最小とし１分離およびスイッチン
グ速度の双方を改善したバイポーラトランジスター寛界
効果トランジスタ組合せＲＥＳＵＲＦ装置を提供せんと
するにある。
本発明は、主表面を有する第１導電型の半導体・基板で
あって、前記の主表面とは反対側の面に基板電極が接続
されている当該半導体基板と１前記の第１導電型とは反
対の第２導電型であり、ドーピング濃度および厚さが表
面電界減少（リサー７ン技術に応じて選択されているエ
ピタキシアル表面層と、 このエピタキシアル表面層内に設けられ、ベース電極が
接続されている前記の第１導電型の表面隣接ベース領域
と、 この表面隣接ベース領域内に設けられ１ソースおよびエ
ミッタの双方として作用する前記の第２導電型の表面隣
接ソース／エミッタ領域と１このソース／エミッタ領域
に接続されたソース／エミッタ電極と、 前記のエピタキシアル表面層内に前記のベース領域から
離間して設けられ、ドレインおよびコレクタの双方とし
て作用する前記の第２導電型の表面隣接ドレイン／コレ
クタ領域と、 このドレイン／コレクタ領域に接続されたドレイン／コ
レクタ１１Ｌ極と、 ７！＋１　記のベース領域のうち前記のトＬ／　イン／
　：”フタ領域に近接する部分内に少くとも部分的に位
置する表面隣接チャネル領域と、 前記のエピタキシアル表面層上に設番すられ、ｎｉＪ記
のチャネル領域のうち少くとも前記のベース領域内にあ
る部分を被覆する絶縁層と、 この絶縁層上に且つ前記のチャネル領域のうち少くとも
前記のベース領域内にある部分の上方Ｏこ位置するゲー
ト電極と を具えるバイポーラトランジスター電界効果トランジス
タ組合せリサー７装置において、わず力）にドーピング
した前記の第１導電型のエピタキシアル埋込み層を前記
の基板の前記の主表向上にｅ＆す、このエピタキシアル
埋込み層のドーヒ””７　Ｉｆ　レヘＡ／を前記の基板
のドーピングレベルよりも少くとも１桁小さくしたこと
を特徴とする。
このような装置では、前述したオン状態時の抵抗および
スイッチング特性の改善は、導電率変藺に対し少数キャ
リアを用い、縦方向のベース広カタり現象を利用し、少
数キャリアを規制するために、二重エピタキシアル構造
を用いることにより達成される。これらの改善は、わず
かにドーピングしたエピタキシアル埋込み層を基板と装
置のエピタキシアル表面層との間に導入することにより
可能となる。
本発明の重要な好適例によれば、前記のベース領域の下
方に位置し且つ第１導電型の前記のエピタキシアル埋込
み層と第２導′亀型の前記のエピタキシアル表面層との
間にはさまれ、多量にドーピングされた第２導電型の埋
込み領域を設ける。このような多足にドーピングした埋
込み領域はペース駆動電流および装置の内部電力消費を
減少させる。
本発明による装置には、多鼠にドーピングした前記の埋
込み領域を囲み且つこれに接触す゛る第１導′＃を型の
狸込み環状領域と、ベース領域に近接する第１導電型の
表面防接環状領域とを設けることもできる。
上述した種々の実施例では更に、基板の導電型と同じ導
゛成型で多量にドーピングされた埋込み層を、基板と前
記のわずかにドーピングしたエピタキシアル埋込み層と
の間の界１ＴＩｊに設けることができる。この多量にド
ーピングされた埋込み層は九わずかにドーピングされた
エピタキシアル埋込みＩψニオける導電率変調を高める
とともに、わずかにドーピングされたエピタキシアル埋
込み層へのキャリアの規制を高める作用もする。
このような装置はオン状態時の所定の抵抗値に対し必要
とするベース駆動電流を減少させ且つ内部電力消費を低
減させるばかりではなく、同一基板上の近接装置に対す
る分離を改善するとともにスイッチング速度を改善する
。
以下、図面につき本発明の詳細な説明する。
第１図は高電圧の切換えに適用するのに適したバイポー
ラトランジスター電界効果トランジスタ組合せＲＥＳＵ
ＲＦ装置の第１実施例を示す。図面は実際のものに正比
例して描いておらず、明瞭とするために特に厚さ方向の
寸法を誇張して示しであることに注意する必要がある。
また、各心間で同様な部分には同じ符号を付してあり、
同じ導電型、の半導体領域には同一方向の斜線を付しで
ある。
第１図では、バイポーラトランジスター電界効果トラン
ジスタ組合せＲＥＳＵＲＦ装置ｌＯは半導体基板１１を
有し、この半導体基板はその上側面に主表面１１を有す
るとともにその下側面に基板電ｔ！！１ｉ１８を有する
。本例では基板１１をｐ導′亀型とし、そのドーピング
レベルを少くとも約８　Ｘ　１０１５原子／　Ｃｍ８と
する。基板の主表面１２上にはわずかにドーピングした
エピタキシアル埋込み層１６を設け、そのドーピングレ
ベルは基板のドーピングレベルよりも少くとも１桁小さ
くする（基板のドーピングレベルの少なくとも１０分の
１にする厄この場合、わずかにドーピングしたエピタキ
シアル埋込み層は、ドーピングレベルが約８　Ｘ　１０
１４原子／　Ｃｍ８で厚さが約３０ミクロンの導電型、
すなわちｐ−導′亀型とする。π導電型の埋込み層１６
の上側表面上にはπ導電型のエピタキシアル表面層１８
を設け、この表面Ｎ１８のドーピング濃度Ｎおよび厚さ
ｄは表面′電界減少（ＲＥｄｕｃｅｄ　５ＵＲｆａｃｅ
Ｆｉｅｌｄ　）技術、すなわちＲＥＳＵＲＦ技術に応じ
て選、択した。このことは、表面層の単位面積当りの全
ドーピング濃度（ＮＸ（１）を約１０１２原子／ｃｍＱ
程度とすることを意味する。本例では、エピタキシアル
表面層１８のドーピングレベルを約１０原、子／　Ｃｍ
８とし、厚さを約１０ミクロンとする。
バイポーラトランジスター電界効果トランジスタ組合せ
ＲＥＳＵＲＦ装置の能動領域はエピタキシアル表面層１
８の上側表面に形成する。ドー、ビンダレベルを約１０
１７原子／　Ｃｍ８とし、導電型をｐ型とした表面瞬接
ベース領域２０にはベース電極２２と、ｎ＋導則、型の
半導体材料より成る表面隣接ソース／エミッタ領域２４
とを設ける。この領域２４はバイポーラトランジスター
ＩＪＬＷ効果）ランジスタ組合せ装置のソースおよびエ
ミッタの双方として作用する。領域２４にはその上側Ｗ
１に接続したソース／エミッタ電極２６　’ｊ：　設け
る。
ｎ”４’！ｆｆｉのドレイン／コレクタ領域２８Ｇ４．
１ビタキシアル表面層１８の表面に隣接させて且つベー
ス領域２０から分離させて設け、このドレイン／コレク
タ領域の上側面にドレイン／′コレクタ、電極８０企接
続する。これによりラテラルｎｐｎバー　イボーラトラ
ンジスタがラテラルＭＯ８ｉ界効果トランジスタと一体
に形成される。
ソース／エミッタ領域２４とドレイン／コレクタ領域２
８との間には表面隣接チャネル領域８２が位置し、この
チャネル領域は、ベース領域ノうちドレイン／コレクタ
領域に近接する部分に少くとも部分的に位置する。チャ
ネル領域８２の上記の部分は二酸化珪素その他の適当な
絶縁材料より成る絶縁層８４により被覆し、この絶縁層
８４上には、少くとも前記のベース領域２ｏ内にあるチ
ャネル領域の前記の部分の上方に位置するようにゲート
成極３６を設ける。上述した装置の種々の能動領域は通
常のようにして形成されるため、これらの能動領域を詳
細に説明しない。
本発明の改善された動作上のｖｊ徴は、導電率変調のた
めに少数キャリアを用い、且つオン状態時の比抵抗を低
くしまた所定の電流および電圧定格に・対する歩留りを
高めるためにラテラルＲＲ：５ＵＲＦ装置に代表的な縦
方向のベース広がり効果を利用す・ることにより得られ
る。更に、この装置ではその構造形状の点で低人方容量
の属性とこの一般的な型の装置の特徴である集積化の容
易性とが妥協しない。
第１図の装置では、π層１６は電圧を阻止する目的で基
板として作用し、６オ７″状態中この層は完全に空乏化
される。第１図の装置がターン・オンすると、９層１１
および１６と、ｎ層１８と、ｐ偵域ｇｏとの領域を以っ
てパーティカル１）ｎｐ）ランジスタが形成される。１
オン°°状態では層１６および１８が少数キャリアによ
り導電率変調される。
第１ＦＡの装置をターン・オンさせるために、ベースお
よびゲート駆動信号ごそれぞれ電極２２および８６に供
給する。これによりまず最初電界効果トランジスタを作
動させ、次に短時間遅延してラテラルバイポーラトラン
ジスタが６オン帥状態に切換わる。装置の表面に沿って
低抵抗チャネル領域が存在するため、ラテラルバイポー
ラトランジスタはベース−エミッタ接合およびベース−
コルフタ接合の双方が順方向にバイアスされて直ちニ飽
和状態に切換わる。このベース−コレクタ接合の順方向
バイアスにより前述したパーティカルｐｎｐ　）ランジ
スタをトリガし、正孔電流が基板に流れる。
層１６のドーピングレベルがその下側の基板ノド−ピン
グレベルに対し適切に選択されている場合には、ベース
電流が比較的低い場合でもこれらの層にまたがって電位
降下が生じる。この電位降下カバーティカルｐｎｐ　ト
ランジスタのコレクターベース接合の内部拡散電位（ビ
ルトイン電位）に匹敵しうるようになる場合には、この
トランジスタも飽和する。この時点で電子がエピタキシ
アル表面ＪＩ７１８から高抵抗層１６内に注入され、パ
ーティカルｐｎｐ　）ランジスタのベースを有効に広ｔ
−ｔ’る。層１６中の゛電界は比較的小さいため、ベー
ス広がり現象はｐ−π接合１２に急速に広がり、ここで
正孔も層１６内に注入される。層１６内にはエピタキシ
アル表面層１８および基板１１の双方から、すなわち上
方および下方から多数のキャリ・アが注入されるため、
この中間層１６の領域は著しく導電率変調される。この
場合、この状態を維持するのに必要な電圧は基板の抵抗
のみの両端間で降下するだけである。ベース電流が更に
増大すると１ベース広がり現象がπ層を経て横方向に広
がる。更に、ラテラルｎｐｎバイポーラトランジスタに
おける横方向のベース広がり効果が大きくなるため、場
合によっては縦方向および横方向の双方のベース広がり
効果の組合せにより全体に延在するエピタキシアル層（
層１６および１８）か更に変調されるようになる。
従って、層１６が実際上エピタキシアル表面層を延長さ
せる作用をするために装置の実効断面積が増大する。更
に全体に延在するエピタキシアル層（１６，１８）が導
電重度、１１！ｌされる。従って、これらの２つの効果
はこれらが装置の４通（オン）状態の抵抗に及ぼす影箒
に関してほぼ相乗的となるため、装置のオン状態の抵抗
が著しく減少する。
装置かこの導通状態にある間、変調された１９１１１６
およびエピタキシアル表面層１８におけるキャリ・アは
ベース領域２ｏからの再結合電流によって維持される。
高抵抗性領域の寿命は長いため、再結合電流は外部負荷
に供給される電流に比べて小さく１従って装置の効率を
高める。
前述したように装置の有効面積を大きくし且つオン状態
での全抵抗値を減少せしめることに加え、本発明によれ
ばキャリア放出領域およびキャリア収集領域の位置にお
ける設計上の融通性を一層高めることもできる。その理
由は、これらの領域を通常のラテラルトランジスタを設
計する場合のようにもはや交替する必要がないためであ
る。埋込み層１６はベース広がり現象によりｎ導電型に
変換され゛るため、この層１６は低抵抗の埋込みコレク
タ領域として作用し、従ってキャリア放出領域を最適な
効率、最大のキャリア放出表面積および最大の実装密度
が得られるように配置することができる。また第１図に
示す構造の装置によれば、高電界を受ける領域の個数を
減少せしめ、これにより装広全体の歩留りを高めるとい
う利点が得られる。
第１図に示す装置を６オフ”状態に戻すためには、まず
最初、電極２２に加えたベース駆動電圧を除去する。こ
の場合、正孔は変調された層１６からベース領域２０お
よび基板１１を経て流れ、電子は層１６からドレイン／
コレクタ領域２８に流れる。正孔および′電子の双方に
対する通路は比較的低抵抗の通路であるため、ターン・
オフ時間が極めて早いという本発明の利点が得られる。
変調された層１６が高抵抗率の”オフ”状態に変換され
ると、電流の流れはエピタキシアル表面層１８に制限さ
れるようになり、この電流は装置の電界効果トランジス
タ部分のみによって処理される。Ｈｇ１６の変換が終了
した後に、電界効果トランジスタを゛オフ”′状態に切
換え、装置をその零入力状態に戻す。
バイポーラトランジスター電界効果トランジスタ組合せ
ＲＥＳＵＲＦ装置の第２実施例を第２図に示す。　、こ
の装置は、多量にドーピングされたｐ＋導電型の埋込み
層１４が主表面１２で基板１１内に設けられているとい
う点で第１図に示す装置と異なる。
・他の点では第２図の装置は第１図につき前述した装置
に一致し、これらの両図で同様な領域を示すのに同一符
号を用いた。従って第２図の説明は、多量にドーピング
された埋込み層とその装置作動時の影響とのみにとどめ
る。
第２図において、多足にドーピングしたｐ＋埋込み層１
４．を基板１１の主表面１２に設ける。この埋込み層］
４のドーピングレベルは約１０原子／　ｃｍ８とし、厚
きは約５ミクロンとする。この埋込み層′−１４はエピ
タキシアル表面層１８の注入効率に比べて基板１１の注
入効率を高め、これによりＩ？７１６の導電率変調を茜
めるとともに基板中への電子の流れに対する障壁を形成
し、これによりベース広がり現象をこれが最も有効とな
る層１６に規制するようにする作用をする。これにより
、装置の動作速度が改善され、横方向分離が一′　層良
好となる。
本発明による数個の実験的装置に関して予備的な試験を
行なったところ、装置の動作を著しく改善しうるという
ことが分った。例えば、従来のバ！゛□イボ−ラドラン
シスター亀界嫡果トランジスタ組合せ装置に比べて°゛
オン状態の抵抗値を−〜−８１０ に減少せしめることができ、この場合の動作特性はほぼ
一定に維持されている。この動作上の著しい改善を前述
した他の利点と組合せると、本発明により可成りの商業
上の技術進歩が得られるということが分る。
埋込みＮ１４は第２および８図にのみ水工も、第１．４
および５図に示す装置すべてをこの埋込み層を設けて或
いは設けずに造ることができることに注意すべきである
。
第３図は本発明による装置の第８実施例を示す。
この装置は、多量にドーピングした埋込み領域１９をベ
ース領域２０の下方に位置させ、これを表面１７でエピ
タキシアル埋込み層１６とエピタキシアル表面層１８と
の間にはさんだという点で第２図に示す装置と相違する
。他の点では第８図の装置は第２図につき前述した装置
に一致し、これら両図間で対応する領域および対応する
部分に同一符号を付した。
・　本例では、埋込み領域１９をｎ千尋電型とし、その
ドーピングレベルを約１０１８〜１０２０原子／Ｃｍ”
の［１１内とし、厚さを約１〜２ミクロンの範囲内とす
る。
多量にドーピングしたｎ＋埋込み領域１９は正孔に対す
る障壁として作用するため、正孔濃度勾配はベースの領
域で増大し、ペース族がり効果が高まる。
また埋込み領域１９を追加しただＡ／）、パーティカル
トランジスタのβが減少し、従って基板への正孔の流れ
が最小となる。このようにしてオン状態の所望の抵抗値
に対するベース駆動電流の世が減少し、不所望な内部電
力消費が低減化される。
これと同時に横方向における所望の正孔の流れが多くな
り、従って横方向の導電率を改善し、オン状態の抵抗ｌ
ｉ＆を減少させる。特に埋込み層１９を追加することに
よりオン状態の抵抗値の所定の値に対し必要とするベー
ス駆動電流を−に低減せしめうるため、可成り小さなベ
ース駆動電力源を用いうる。史に、縦方向の導電率を減
少させ、横方、向の導電率を高めることにより動作速度
および装置の分離の双方が改善される。
本発明による数個の実験的装置に対して予備的な試験を
行なったところ、多量にドーピングしたｎ＋埋込み領域
１９を導入することにより駆動に必要とするベース電流
がＴに減少するということが分った。
第４図においては、前述した装置に加えて、多量にドー
ピングされた埋込み領域１９の周りに且つこれに接触さ
せて埋込み環状領域２１を設けた。。
本例では、埋込み環状領域２１をｐ導電型とし１そのド
ーピングレベルを約３×１０　〜ｌ　Ｘ　１０１６原子
／Ｃｌ１１８の範囲内とし、厚さを約１〜２ミクロンの
範囲内とする。
この環状領域は幾つかの機能を呈する。“オン門状態中
、この環状領域は等電位領域として作用し１工ピタキシ
アル表面層１８の導電率変調を均一にする０環状領域２
１か順方向にバイアスされると、ベース領域２０からの
正孔はこの環状領域内に集められ、再注入によりエピタ
キシアル表面層内に、戻される。これにより装置の注入
効率を改善し１更に所定の値のオン状態抵抗値を得るの
に必要とするベース駆動電流の値を土〜１に低減させ、
同８ じ基板を共有する他の装置に対する分離を改善する。更
に”オーツ”状態中は、環状領域が埋込み領域１９の電
界集中傾向を相殺する傾向にあり、これにより降服特性
を改善する。
第５図では、上述したように埋込み領域１９および２１
を有する装置に更に、ベース領域２ｏに近接する表面隣
接環状領域２８を設ける。本例ではこのパイ状領域２８
をｐ導電型とし、そのドーピングレベルを約１０”　電
子／　０ｍ８とし、厚さを約１ミクロンとした。
領域２１の場合のように、表面ＩＩ！ｉ接環状鎖環状領
域幾つかの機能を呈する。この環状領域は追加の電界整
形層として装置の高゛亀圧谷量企改善する。
更に°゛オン°゛状態中、この環状領域はエピタキシア
ル表面層の４電率変調を均一にし、またドレイン領域に
一層近づいた追加の注大正孔源としで作用する。
・　本発明は上述した例のみに限定されず幾多の変更を
加えうろこと勿論である。
、４、図面の簡単な説明 第１図は、本発明によるバイポーラトランジスター電界
効果トランジスタ組合せＲＥＳＵＲＦ装置の第１実施例
を示す断面図、 第２図は、本発明によるバイポーラトランジスター電界
効果トランジスタ組合せＲＥＳＵＲＦ装置の第２実施例
を示す断面図、 第８図は、本発明によるバイポーラトランジスター電界
効果トランジスタ組合せＲＥＳＵＲＦ装置の第８実施例
を示す断面図、 第４図は、本発明によるバイポーラトランジスター電界
効果トランジスタＲＥＳＵＲＦ装凹の第４実施例を示す
断面図、 第５図は、本発明によるバイポーラトランジスター電界
効果トランジスタＲＥＳＵＲＦ装置の第５実施例を示す
断面図である。
１０・・・バイポーラトランジスター電界効果トランジ
スタ組合せＲＥＳＵＲＦ装置 １１・・・半導体基板　１２・・・１１の主表面１８・
・・基板電極　１４・・・ｐ＋埋込み層・１６・・・エ
ピタキシアル埋込み層 １７・・・１６の上側表面 １８・・・エピタキシアル表面層 １９・・・？埋込み領域 ２０・・・表面隣接ベース領域 ２１・・・埋込み環状領域 ２８・・・表面隣接環状領域 ２４・・・表面隣接ソース／エミッタ領域２６・・・ソ
ース／エミッタ電極 ２８・・・ドレイン／コレクタ領域 ８０・・・ドレイン／コレクタ電極 ８２・・・表面隣接チャネル領域 ８４・・・絶縁層 ８６・・・ゲート電極 第１頁の続き 優先権主張　［相］１彊Ｃ杢１２月１６日０米国（Ｕ　
Ｓ）［株］５６２１４５＠発　明　者　ラジュセクハー
・ジャ　アメリカ合衆国マヤラマン　マサチューセッツ サチューセツッ州０２１３９ケンブリッジアベニュー７
フルーム１３−２０６２

Claims (1)

  1. 【特許請求の範囲】 Ｌ　主表面を有する。第１導電型の半導体基板であって
    、前記の主表面とは反対側の面に基板電極が接続されて
    いる当該半導体基板と、前記の第１導電型とは反対の第
    ２導電型であり、ドーピング濃度および厚さが表面電界
    減少（リサ−７）技術に応じて選択されているエピタキ
    シアル表面層と１ このエピタキシアル表面層内に設けられ、ベース電極が
    接続されている前記の第１導電型の表面隣接ベース領域
    と、 この表面隣接ベース領域内に設けられ、ソースおよびエ
    ミッタの双方として作用する前記の第２導電型の表面隣
    接ソース／エミッタ領域と、 コ１７）　７−　ス／　ｘミッタ領域に接続されたソー
    ス／エミッタ電極と、 前記のエピタキシアル表面層内に前記のベース領域から
    離間して設けられ、ドレインおよびコレクタの双方とし
    て作用する前記の第２導電型の表面隣接ドレイン／コレ
    クタ領域と、 このドレイン／コレクタ領域に接続されたドレイン／コ
    レクタ電極と１ 前記のベース領域のうち前記のドレイン／コレクタ領域
    に近接する部分内に少くとも部分的に位置する表面隣接
    チャネル領域と、前記のエピタキシアル表面層上に設け
    られ、前記のチャネル領域のうち少くとも゛前記のベー
    ス領域内にある部分を被覆する絶縁層と、この絶縁層上
    に且つ前記のチャネル領域のうち少くとも前記のペース
    領域内にある部分の上方に位置するゲート１！極と を具えるバイポーラトランジスター電界効果トランジス
    タ組合せリサーフ装置において、わずかにドーピングし
    た前記の第１導Ｍｌ型のエピタキシアル埋込み層を前記
    の基板の前記１の主表面上に設け、このエピタキシアル
    埋込み層のドーピングレベルを前記の基板のドーピング
    レベルよりも少くとも１桁小さくしたことを特徴とする
    バイポーラトランジスター電界効果トランジスタ組合せ
    リサー７装置。 ２、特許請求の範囲１に記載のバイポーラトランジスタ
    ー電界効果トランジスタ組合せリサー７装置において、
    前記の基板内にはその前記の主表面で、多量にドーピン
    グされた前記の第１導電型の埋込み層が設けられており
    、この多量にドーピングされた埋込み１層のドーピング
    レベルは約８　Ｘ　１０”　ｉ子／ｃｍ８でその厚さは
    約３０ミクロンであることを特徴とするバイポーラトラ
    ンジスター電界効果トランジスタ組合せリサーフ装置。 ＆　特許請求の範囲ｌに記載のバイポーラトランジスタ
    ー電界効果トランジスタ組合せリサー７装置において、
    前記の基板内にはその前記の主表面で、多量にドーピン
    グされた前記の第１導電型の埋込み層が設けられており
    、この多量にドーピングされた埋込み層のドーピングレ
    ベルが前記の基板のドーピングレベルよりも高いことを
    特徴とするバイポーラトランジスター電界効果トランジ
    スタ組合せリサー７装置。 表　特許請求の範囲１〜８のいずれか１つに記載のバイ
    ポーラトランジスター電界効果トランジスタ組合せリサ
    ー７装置において、前記のベース領域の下方に位置し且
    つ第１導電型の前記のエピタキシアル埋込み層と第２導
    電型の前記のエピタキシアル表面層との間にはさまれ、
    多量にドーピングされた第２導電型の埋込み領域が設け
    られていることを特徴とするバイポーラトランジスター
    電界効果トランジスタ組合せリサーフ装置。 ＆　特許請求の範囲４に記載のバイポーラトランジスタ
    ー電界効果トランジスタ組合せリサー７装置において、
    前記の多量にドーピングされた埋込み領域はｎ＋導電型
    であり、そのドーピングレベルは約１０１８〜１０２０
    原子／ｃｍ”の範囲にあり、その厚さは約１〜２ミクロ
    ンの範囲にあることを特徴とするバイポーラトランジス
    ター電界効果トランジスタ組合せリサーフ装置。 ａ　特許請求の範囲２に記載のバイポーラトランジスタ
    ー電界効果トランジスタ組合せリサー７装置において、
    前記の基板内にはその前記の主表面で、多量にドーピン
    グされた前記の第１導電型の埋込み層が設けられており
    、この多量にドーピングされ、た埋込み層のドーピング
    レベルが前記の基板のドーピングレベルよりも高く、前
    記の多量にドーピングされた埋込み領域はｎ＋導電型で
    あり、そのドーピングレベルは約１０１８〜１０”Ｉｎ
    ／。Ｔｎ８ノ範囲にあり、その厚さは約１〜２ミクロン
    の“範囲にあり、前記の多量にドーピングされた埋込み
    層はＰ＋導電型であり、そのドーピングレベルは約１０
    １８原子／　ｃｍ８１で・そ・の厚さは約５ミクロンで
    あることを特徴とするバイポーラトランジスター電界効
    果トランジスタ組合せリサーフ装置。 フ、　特許請求の範囲４〜６のいずれか１つに記載のバ
    イポーラトランジスター電界効果トランジスタ組合せリ
    サーフ装置Ｏこおいて、前記の多量にドーピングされた
    第２導電型の埋込み領域を囲んで且つこれに°接触して
    第１導電型の埋込み環状領域が設けられていることを特
    徴とするバイポーラトランジスター″亀界効果トランジ
    スタ組合せリサーフ装置。 ＆　特許請求の範囲７＆こ記載のバイポーラトランジス
    ター電界効果トランジスタ組合せリサーフ装置において
    、前記の埋込み環状領域はｐ導電型であり、そのドーピ
    ングレベルハ約８　Ｘ　１０”〜Ｉ　Ｘ　１０１６原子
    ／。、Ｉ＋８の範囲内にありその厚さは約１〜２ミクロ
    ンの範囲内にあることを特徴とするバイポーラトランジ
    スター？４Ｅ界効果トランジスタ組合せリサーフ装置。 ９、　特許請求の範［７に記載のパイボーラトランシス
    ター電界効果トランジスタ組合せリサー７装置において
    、前記のベース領域に近接して第１導電型の表面隣接環
    状領域が設けられていることを特徴とするバイポーラト
    ランジスター電界効果トランジスタ組合せリサー７装置
    。 １０、特許請求の範囲 ンジスター′亀界効果トランジスタ組合せリサー７装置
    において、前記の表面隣接環状領域はｐ導電型であり、
    そのドーピングレベルハ約１０１６原子／。Ａ８でその
    厚さは約１ミクロンであることを特徴とするバイポーラ
    トランジスター′亀界効果トランジスタ組合せリサー７
    装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63157477A (ja) * 1986-12-22 1988-06-30 Nissan Motor Co Ltd 電導度変調形ｍｏｓｆｅｔ
JP2005057028A (ja) * 2003-08-04 2005-03-03 Sanken Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4609929A (en) * 1984-12-21 1986-09-02 North American Philips Corporation Conductivity-enhanced combined lateral MOS/bipolar transistor
US4939566A (en) * 1987-10-30 1990-07-03 North American Philips Corporation Semiconductor switch with parallel DMOS and IGT
US4926074A (en) * 1987-10-30 1990-05-15 North American Philips Corporation Semiconductor switch with parallel lateral double diffused MOS transistor and lateral insulated gate transistor
GB2237930A (en) * 1989-11-01 1991-05-15 Philips Electronic Associated A semiconductor device and method of manufacturing a semiconductor device
US5061652A (en) * 1990-01-23 1991-10-29 International Business Machines Corporation Method of manufacturing a semiconductor device structure employing a multi-level epitaxial structure
JPH06163907A (ja) * 1992-11-20 1994-06-10 Hitachi Ltd 電圧駆動型半導体装置
DE9419617U1 (de) * 1994-12-07 1996-04-04 Ic Haus Gmbh MOS-Leistungstransistor
US6747332B2 (en) * 2002-04-01 2004-06-08 Motorola, Inc. Semiconductor component having high voltage MOSFET and method of manufacture
CN107910367A (zh) * 2017-11-13 2018-04-13 广东美的制冷设备有限公司 绝缘栅双极晶体管及其制作方法、ipm模块、以及空调器
CN112509983B (zh) * 2019-09-13 2023-03-24 杭州士兰集昕微电子有限公司 半导体器件及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4266238A (en) * 1977-03-11 1981-05-05 Zaidan Hojin Handotai Kenkyu Shinkokai Semiconductor device having high-speed operation and integrated circuit using same
JPS56110264A (en) * 1980-02-04 1981-09-01 Oki Electric Ind Co Ltd High withstand voltage mos transistor
US4344081A (en) * 1980-04-14 1982-08-10 Supertex, Inc. Combined DMOS and a vertical bipolar transistor device and fabrication method therefor
US4300150A (en) * 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63157477A (ja) * 1986-12-22 1988-06-30 Nissan Motor Co Ltd 電導度変調形ｍｏｓｆｅｔ
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