JPS63157477A - 電導度変調形ｍｏｓｆｅｔ - Google Patents
電導度変調形ｍｏｓｆｅｔInfo
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- JPS63157477A JPS63157477A JP30401486A JP30401486A JPS63157477A JP S63157477 A JPS63157477 A JP S63157477A JP 30401486 A JP30401486 A JP 30401486A JP 30401486 A JP30401486 A JP 30401486A JP S63157477 A JPS63157477 A JP S63157477A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、電導度変調形ＭＯ８ＦＥＴに関し、ラッチ
アップ耐量を改善したものである。
アップ耐量を改善したものである。
（従来の技術）
従来の電導度変調形ＭＯ８ＦＥＴとしては、例えば第４
図に示すようなものがある（ Ｕ Ｓ Ｐ ４． 。
図に示すようなものがある（ Ｕ Ｓ Ｐ ４． 。
３６４．０７３）。
第４図中、２１はホール注入源となる第１導電形のｐ＋
アノード領域、２３は実質的にドレインとして作用する
第２導電形のｎベース領域であり、ｐ＋アノード領域２
１とｎベース領域２３との間には、当該ｐ＋７ノード＠
域２１からｎベース領域２３へのホールの注入効率を抑
えるためのｎ＋バッファ層２２が形成されている。
アノード領域、２３は実質的にドレインとして作用する
第２導電形のｎベース領域であり、ｐ＋アノード領域２
１とｎベース領域２３との間には、当該ｐ＋７ノード＠
域２１からｎベース領域２３へのホールの注入効率を抑
えるためのｎ＋バッファ層２２が形成されている。
上記のようにｐ形を第１導電形としたとき、これと反対
ＩＪｆｆｉ形のｎ形は第２導電形となる。
ＩＪｆｆｉ形のｎ形は第２導電形となる。
ｎベース領域２３の表面側には、ＤＳＡ（ＤＢｆｕｓｉ
ｏｎ ５ｅｌｆ Ａ１１ｏｒ＋ｍｅｒＨ＞技術によ
ってｎベース領域２４およびｎ“ソース領域２５が形成
されている。またｎ＋ソース領域２５とｎベース領１ｉ
ｉ！２３との間におけるｎベース領域２４上には、その
ｎベース領域２４にチャネル２６を誘起させるゲート電
極２８がゲート酸化膜（絶縁ｌ１ｌ）２７を介して設け
られている。
ｏｎ ５ｅｌｆ Ａ１１ｏｒ＋ｍｅｒＨ＞技術によ
ってｎベース領域２４およびｎ“ソース領域２５が形成
されている。またｎ＋ソース領域２５とｎベース領１ｉ
ｉ！２３との間におけるｎベース領域２４上には、その
ｎベース領域２４にチャネル２６を誘起させるゲート電
極２８がゲート酸化膜（絶縁ｌ１ｌ）２７を介して設け
られている。
２９はソース電極であり、ソース電極２９はｎ１ソース
領域２５およびｎベース領域２４に接続されている。、
３０はアノード電極である。
領域２５およびｎベース領域２４に接続されている。、
３０はアノード電極である。
上述のように電導度変調形ＭＯ８ＦＥＴは、通常の縦形
ＭＯ８Ｆ Ｅ Ｔに対して、そのドレイン相当領域にｐ
＋アノード領域２１を付加した構造とみることができる
。
ＭＯ８Ｆ Ｅ Ｔに対して、そのドレイン相当領域にｐ
＋アノード領域２１を付加した構造とみることができる
。
そしてアノード電極３０に所要値の正電圧が加えられ、
ゲート電極２８に閾ｌｉａ電圧以上のゲート電圧が加え
られると、ゲート電極２８直下にチャネル２６が誘起さ
れてｐベース＃ｉ１１！ ２４の表面層が導通し、ｎ１
ソースｆｆ１ｉｉｉ！２５７１）１らチャネル２６を通
ってｎベース領域２３に電子電流が流入される。一方、
Ｄ”アノード領域２１からは、ｎベース領Ｌｉｔ２３に
多量のホール（少数キャリヤ）が注入される。このとき
ｎ＋バッファ層２２は、その注入効率を抑えるように作
用する。
ゲート電極２８に閾ｌｉａ電圧以上のゲート電圧が加え
られると、ゲート電極２８直下にチャネル２６が誘起さ
れてｐベース＃ｉ１１！ ２４の表面層が導通し、ｎ１
ソースｆｆ１ｉｉｉ！２５７１）１らチャネル２６を通
ってｎベース領域２３に電子電流が流入される。一方、
Ｄ”アノード領域２１からは、ｎベース領Ｌｉｔ２３に
多量のホール（少数キャリヤ）が注入される。このとき
ｎ＋バッファ層２２は、その注入効率を抑えるように作
用する。
ｎベース領域２３に注入されたホールは、チャネル２６
から流れ込んだ電子と再結合しながら一部はｎベース領
域２４へ流れ込み、ソース電極２９へ抜ける。しかしｎ
ベースγ１域２３には、なお多量のキャリヤ蓄積が生じ
て電導度変調が起き、動作時のオン抵抗が低減する。
から流れ込んだ電子と再結合しながら一部はｎベース領
域２４へ流れ込み、ソース電極２９へ抜ける。しかしｎ
ベースγ１域２３には、なお多量のキャリヤ蓄積が生じ
て電導度変調が起き、動作時のオン抵抗が低減する。
このように電導度変調形ＭＯ８ＦＥＴは、動作時のオン
抵抗が非常に低くなり、且つ高耐圧であるという特性を
有している。
抵抗が非常に低くなり、且つ高耐圧であるという特性を
有している。
しかるに電導度変調形ＭＯ８ＦＥＴは、前述のようにｐ
１アノード領＃ｉ２１を有し、このｐ＋アノード領域２
１上にｎ“バッファ層２２、ｎベース領域２３が存在し
、ｎベース領域２３にはｎベース領域２４およびｎ＋ソ
ース領域２５が形成されている。
１アノード領＃ｉ２１を有し、このｐ＋アノード領域２
１上にｎ“バッファ層２２、ｎベース領域２３が存在し
、ｎベース領域２３にはｎベース領域２４およびｎ＋ソ
ース領域２５が形成されている。
このような構造から、その内部には、第５図の等両回路
に示すように、ｐｎｐ形のトランジスタＱ１およＵｎｐ
ｎ形のトランジスタＱ２が寄生的に生じ、この両トラン
ジスタＱ１、Ｑ２の結合により、ｐ ｎ ｐ ｎサイリ
スタが形成されている。第５図中、Ｒｂはｎｐｎ形のト
ランジスタＱ２のベース抵抗で、ｎベース領域２４の部
分に生じる。
に示すように、ｐｎｐ形のトランジスタＱ１およＵｎｐ
ｎ形のトランジスタＱ２が寄生的に生じ、この両トラン
ジスタＱ１、Ｑ２の結合により、ｐ ｎ ｐ ｎサイリ
スタが形成されている。第５図中、Ｒｂはｎｐｎ形のト
ランジスタＱ２のベース抵抗で、ｎベース領域２４の部
分に生じる。
このため、トランジスタＱ１のエミッタに相当するｐ＋
アノード領域２１から注入されたホールのうら、そのコ
レクタに相当するｎベース領域２４に達する電流を１ｂ
とすると、ｎベース領域２４にＩｂ−Ｒｂなる電圧降下
が生じ、この電圧降下がトランジスタＱ２のベースｖ１
２値電圧（−〇。
アノード領域２１から注入されたホールのうら、そのコ
レクタに相当するｎベース領域２４に達する電流を１ｂ
とすると、ｎベース領域２４にＩｂ−Ｒｂなる電圧降下
が生じ、この電圧降下がトランジスタＱ２のベースｖ１
２値電圧（−〇。
６Ｖ）を超えると、当該トランジスタＱ２がオン状態に
転じて、そのコレクタ電流、即ち他のトランジスタＱ１
のベース電流の増加を引き起す。この結果、トランジス
タＱ１のコレクタ電流であるｌｂが増加してトランジス
タＱ２のベース電流が増加するという正帰還ループがで
きてラッチアップ現象が発生する。ラッチアップ現象が
発生すると、サイリスタ動作が生じるので電源を一旦切
らない限り元の状態に復帰しない。
転じて、そのコレクタ電流、即ち他のトランジスタＱ１
のベース電流の増加を引き起す。この結果、トランジス
タＱ１のコレクタ電流であるｌｂが増加してトランジス
タＱ２のベース電流が増加するという正帰還ループがで
きてラッチアップ現象が発生する。ラッチアップ現象が
発生すると、サイリスタ動作が生じるので電源を一旦切
らない限り元の状態に復帰しない。
したがってラッチアップ現象の発生を防止するためには
、ｎベース領域２４部分の抵抗Ｒｂおよびこれに流れる
電流Ｉｔ）をできる限り小さくすることが重要となる。
、ｎベース領域２４部分の抵抗Ｒｂおよびこれに流れる
電流Ｉｔ）をできる限り小さくすることが重要となる。
このため、従来の電導度変調形ＭＯ８ＦＥＴにあっては
、ｐ＋アノード領ｔｌ！２１に接するようにｎ＋バッフ
１層２２を設けてホールの注入効率を落したり、ＡＵ拡
散や電子線照射を行なうことによりｎベース領域２３中
にライフタイムキラーを導入して寄生トランジスタＱ＋
、Ｑ２の電流増幅率を落すことが行なわれていた。
、ｐ＋アノード領ｔｌ！２１に接するようにｎ＋バッフ
１層２２を設けてホールの注入効率を落したり、ＡＵ拡
散や電子線照射を行なうことによりｎベース領域２３中
にライフタイムキラーを導入して寄生トランジスタＱ＋
、Ｑ２の電流増幅率を落すことが行なわれていた。
（発明が解決しようとする問題点）
しかしながら、ｐ１アノード領滅２１に接するようにｎ
＋バッファ層２２を設けてＭ導度変調領域であるｎベー
ス領域２３へのホールの注入効率を落すと、動作時のオ
ン抵抗を十分低くすることができない。またＡＬＪ拡散
や電子線照射を行なうことによりｎベースｍ Ｍ、 ２
３中にライフタイムキラーを導入すると、ライフタイム
キラーは基板全体に分布するので、これがＭＯ８ＦＥＴ
本来の動作に影響してゲート閾値電圧にばらつきが生じ
易く、製造の歩留りを低下させるという問題点があった
。
＋バッファ層２２を設けてＭ導度変調領域であるｎベー
ス領域２３へのホールの注入効率を落すと、動作時のオ
ン抵抗を十分低くすることができない。またＡＬＪ拡散
や電子線照射を行なうことによりｎベースｍ Ｍ、 ２
３中にライフタイムキラーを導入すると、ライフタイム
キラーは基板全体に分布するので、これがＭＯ８ＦＥＴ
本来の動作に影響してゲート閾値電圧にばらつきが生じ
易く、製造の歩留りを低下させるという問題点があった
。
この発明は、このような従来の問題点に着目してなされ
たもので、ラッチアップ耐量が高く且つ動作時のオン抵
抗を十分に低くすることができ、さらに製造の歩留りを
向上させることのできる電導度変調形ＭＯ８ＦＥＴを提
供することを目的とする。
たもので、ラッチアップ耐量が高く且つ動作時のオン抵
抗を十分に低くすることができ、さらに製造の歩留りを
向上させることのできる電導度変調形ＭＯ８ＦＥＴを提
供することを目的とする。
［発明の構成コ
（問題点を解決するための手段）
この発明は上記目的を達成するために、第１導電形の高
濃度領域と、該高濃度領域上に形成され当該高濃度領域
からの少数キャリヤ注入により電導間が変調される第２
導電形のベース領域と、該第２導電形のベース領域上に
形成され実質的にドレインとして作用するとともに表面
側から漸次低濃度となる不純物濃度分布を有し該不純物
濃度分布により前記第２導電形のベース領域からの少数
キャリヤの拡散を抑制する電界が形成される第２導電形
のウェル領域と、該ウェル領域の表面側に形成された第
１導電形のベース領域と、該第１導電形のベース領域の
表面側に形成された第２導電形のソース領域と、該ソー
ス領域と前記ウェル領域との間の前記第１導電形のベー
ス領域上にゲート絶縁膜を介して設けられ当該第１導電
形のベース領域にチャネルを誘起させるゲート電極とを
有することを要旨とする。
濃度領域と、該高濃度領域上に形成され当該高濃度領域
からの少数キャリヤ注入により電導間が変調される第２
導電形のベース領域と、該第２導電形のベース領域上に
形成され実質的にドレインとして作用するとともに表面
側から漸次低濃度となる不純物濃度分布を有し該不純物
濃度分布により前記第２導電形のベース領域からの少数
キャリヤの拡散を抑制する電界が形成される第２導電形
のウェル領域と、該ウェル領域の表面側に形成された第
１導電形のベース領域と、該第１導電形のベース領域の
表面側に形成された第２導電形のソース領域と、該ソー
ス領域と前記ウェル領域との間の前記第１導電形のベー
ス領域上にゲート絶縁膜を介して設けられ当該第１導電
形のベース領域にチャネルを誘起させるゲート電極とを
有することを要旨とする。
（作用） ′
第２導電形のベース領域に第１導電形の高濃度領域から
少数キャリヤが注入され十分に電導間変調が生じて電導
度変調形ＭＯ８ＦＥＴのオン抵抗が低下される。また第
２導電形のベース領域に電導間変調を生じさせた少数キ
ャリヤは、第２導電形のウェル領域内に形成された電界
により拡散が抑制されて第１導電形のベース領域への少
数キャリヤの流入が阻止され、ラッチアップ現象の発生
が防止される。
少数キャリヤが注入され十分に電導間変調が生じて電導
度変調形ＭＯ８ＦＥＴのオン抵抗が低下される。また第
２導電形のベース領域に電導間変調を生じさせた少数キ
ャリヤは、第２導電形のウェル領域内に形成された電界
により拡散が抑制されて第１導電形のベース領域への少
数キャリヤの流入が阻止され、ラッチアップ現象の発生
が防止される。
（実施例）
以下、この発明の実施例を図面に基づいて説明する。
第１図および第２図は、この発明の一実施例を示す図で
ある。
ある。
まず構成を説明すると、第１図中、１はホール注入源と
なる高濃度領域としてのｐ＋アノード領域であり、ｐ＋
アノード領域１上には、当該ｐ＋アノード領域１からの
ホール（少数キャリヤ）注入により電導間変調が起きる
ｎベース領域２が形成されている。
なる高濃度領域としてのｐ＋アノード領域であり、ｐ＋
アノード領域１上には、当該ｐ＋アノード領域１からの
ホール（少数キャリヤ）注入により電導間変調が起きる
ｎベース領域２が形成されている。
ｎベース領域２上には、実質的にドレインとして作用す
るｎウェル領域３が形成されている。ｎウェル領域３は
、オン抵抗を小さくするため、その厚さが可能な範囲で
薄く設定され、またその不純物濃度は、ｎベース領域２
の不純物濃度よりも平均的に高く設定されているが、次
に述べるように表面側から漸次低濃度となるような所要
の不純物濃度分布とされている。この不純物濃度分布に
より、ｎベース領域２に電導間変調を生じさせたホール
の拡散を抑制する作りつけ電界（ビルトインフィールド
）が形成される。
るｎウェル領域３が形成されている。ｎウェル領域３は
、オン抵抗を小さくするため、その厚さが可能な範囲で
薄く設定され、またその不純物濃度は、ｎベース領域２
の不純物濃度よりも平均的に高く設定されているが、次
に述べるように表面側から漸次低濃度となるような所要
の不純物濃度分布とされている。この不純物濃度分布に
より、ｎベース領域２に電導間変調を生じさせたホール
の拡散を抑制する作りつけ電界（ビルトインフィールド
）が形成される。
第２図は、上記のｎウェル領域３の不純物濃度分布の一
例を、他の領域の不純物濃度分布とともに示したもので
ある。ｎウェル領域３は、表面からのｎ形不純物の拡散
で形成されて、その不純物！１１度分布はほぼガウス分
布をしており、次式で表わされる。
例を、他の領域の不純物濃度分布とともに示したもので
ある。ｎウェル領域３は、表面からのｎ形不純物の拡散
で形成されて、その不純物！１１度分布はほぼガウス分
布をしており、次式で表わされる。
Ｎ （Ｘ）＝Ｎａ −ｅＸｐ（−（Ｘ／ａ）２）・・
・（１） ここに、 Ｘ：表面からの距離で、後述するゲート酸化膜との界面
がＸ＝Ｏである。
・（１） ここに、 Ｘ：表面からの距離で、後述するゲート酸化膜との界面
がＸ＝Ｏである。
ＮＯ＝表面の濃度
ａニ一定の係数
そして上記０）式で示される不純物濃度分布により、ｎ
ウェル領域３内には、次式で示されるような作りつけ電
界Ｅｏが形成される。
ウェル領域３内には、次式で示されるような作りつけ電
界Ｅｏが形成される。
Ｅｏ ＝ −（ｋＴ／ｑ） ・ （１／Ｎ （Ｘ
））・ （ｄＮ （ｘ）／ｄｘ） ＝ （ｋＴ／ｃ＋）−（２ｘ／ａ２ ） −（２
）ここに に：ボルツマン定数 Ｔ：絶対温度 ｑ：電子の電荷 上記（２）式から、作りつけ電界Ｅｏの強度は、表面か
らの距ｌ１１１Ｘに比例してｎウェル領域３の底面部で
最も強く、またその方向は、ｎベース領域２からのホー
ルの拡散を減速して、これを阻止するような向きに形成
される。
））・ （ｄＮ （ｘ）／ｄｘ） ＝ （ｋＴ／ｃ＋）−（２ｘ／ａ２ ） −（２
）ここに に：ボルツマン定数 Ｔ：絶対温度 ｑ：電子の電荷 上記（２）式から、作りつけ電界Ｅｏの強度は、表面か
らの距ｌ１１１Ｘに比例してｎウェル領域３の底面部で
最も強く、またその方向は、ｎベース領域２からのホー
ルの拡散を減速して、これを阻止するような向きに形成
される。
そして、上記のように形成されたｎウェル領域３の表面
側に、寄生トランジスタのベース抵抗Ｒｂを下げるため
のｐ＋ウェル領域４が形成され、さらにｎベース領域５
およびｎ＋ソース領域６が形成されている。ｎ＋ソース
領域６とｎウェル領域３との間におけるｎベース領域５
上には、そのｎベース領域５にチャネル７を誘起させる
ためのゲート電極９がゲート酸化膜（絶縁膜）８を介し
て設けられている。
側に、寄生トランジスタのベース抵抗Ｒｂを下げるため
のｐ＋ウェル領域４が形成され、さらにｎベース領域５
およびｎ＋ソース領域６が形成されている。ｎ＋ソース
領域６とｎウェル領域３との間におけるｎベース領域５
上には、そのｎベース領域５にチャネル７を誘起させる
ためのゲート電極９がゲート酸化膜（絶縁膜）８を介し
て設けられている。
１０はＰ＋ガードリング、１１はフィールド酸化膜、１
２はＰＳＧの堆積により形成された層間絶縁膜、１４は
ソース電極であり、ソース電極１４は、ｎ＋ソース領域
６およびｐ＋ウェル領１ｌｌｔ４を介してｎベース領域
５に接続されている。１５はアノード電極である。
２はＰＳＧの堆積により形成された層間絶縁膜、１４は
ソース電極であり、ソース電極１４は、ｎ＋ソース領域
６およびｐ＋ウェル領１ｌｌｔ４を介してｎベース領域
５に接続されている。１５はアノード電極である。
次に作用を説明する。
アノードＮ極１５に所要値の正電圧が加えられ、ゲート
電極９に閾値電圧以上のゲート電圧が加えられると、ゲ
ート電極９直下のｎベース領域５の表面層が反転してチ
ャネル７が誘起され、ｎ＋ソース領域６とドレインとし
て作用するｎウェル領域３とが導通する。
電極９に閾値電圧以上のゲート電圧が加えられると、ゲ
ート電極９直下のｎベース領域５の表面層が反転してチ
ャネル７が誘起され、ｎ＋ソース領域６とドレインとし
て作用するｎウェル領域３とが導通する。
一方、ｐ＋アノード領域１からｎベース領域２に多量の
ボールく少数キャリヤ）が注入され、ｎベース領域２に
電導原変調が起き、このｎベース領域２の部分の抵抗が
十分に低くなる。そして電導原変調を生じさせたホール
はｎベース領域２を拡散してｎウェル領域３の底部に達
する。
ボールく少数キャリヤ）が注入され、ｎベース領域２に
電導原変調が起き、このｎベース領域２の部分の抵抗が
十分に低くなる。そして電導原変調を生じさせたホール
はｎベース領域２を拡散してｎウェル領域３の底部に達
する。
ｒ）ウェル領域３には、電界強度がその底面部で最も強
く、且つ電界方向がｎベース領域２から拡散してくるホ
ールに対し、これを底面部に押し戻すような方向の作り
つけ電界が形成されている。
く、且つ電界方向がｎベース領域２から拡散してくるホ
ールに対し、これを底面部に押し戻すような方向の作り
つけ電界が形成されている。
このためホールの殆んどはｎベース領域２に押し戻され
て、ｎベース領ｔｉｉ！２に蓄積されるホールの濃度が
高くなり、この領域２内での再結合が促進される。した
がってｐ＋アノード領域１から注入されてｎベース領域
２に電導原変調を生じさせたホールの殆んどは、ｎベー
ス領域２内で電子と再結合して消滅し、ｎウェル領域３
へのホールの抜（プ出しが抑制されて、ｎベース領域５
へのホールの流入が避けられる。
て、ｎベース領ｔｉｉ！２に蓄積されるホールの濃度が
高くなり、この領域２内での再結合が促進される。した
がってｐ＋アノード領域１から注入されてｎベース領域
２に電導原変調を生じさせたホールの殆んどは、ｎベー
ス領域２内で電子と再結合して消滅し、ｎウェル領域３
へのホールの抜（プ出しが抑制されて、ｎベース領域５
へのホールの流入が避けられる。
これを前記第５図の等価回路で説明すると、ｐｎｐトラ
ンジスタＱ１のコレクタとｎｐｎトランジスタＱ２のベ
ースとの間が切離されたことに相当する。このため奇生
サイリスタが構成されなくなり、ｐ＋ウェル領域４の形
成によりベース抵抗Ｒｂの低下が図られていることとも
相まって電導原変調形ＭＯ８ＦＥＴはラッチアップフリ
ーとなる。
ンジスタＱ１のコレクタとｎｐｎトランジスタＱ２のベ
ースとの間が切離されたことに相当する。このため奇生
サイリスタが構成されなくなり、ｐ＋ウェル領域４の形
成によりベース抵抗Ｒｂの低下が図られていることとも
相まって電導原変調形ＭＯ８ＦＥＴはラッチアップフリ
ーとなる。
また動作時における電導原変調形Ｍ ＯＳ Ｆ Ｅ Ｔ
全体のオン抵抗に関しては、ｎベース領域２、ｎウェル
領域３およびチャネル７等の各部分の抵抗が、これに関
与するが、前述のようにｎベース領域２の部分は、電導
原変調により抵抗が十分に低くされるので、オン抵抗は
、ｎウェル領域３およびチャネル７の部分の抵抗により
左右される。このためｎウェル領域３は、可能な範囲で
薄く形成され、またその不純物１度はｎベース領域２部
分のそれよりも平均的に高く設定されている。
全体のオン抵抗に関しては、ｎベース領域２、ｎウェル
領域３およびチャネル７等の各部分の抵抗が、これに関
与するが、前述のようにｎベース領域２の部分は、電導
原変調により抵抗が十分に低くされるので、オン抵抗は
、ｎウェル領域３およびチャネル７の部分の抵抗により
左右される。このためｎウェル領域３は、可能な範囲で
薄く形成され、またその不純物１度はｎベース領域２部
分のそれよりも平均的に高く設定されている。
耐圧に関しては、ｎベース領域２およびｎウェル領域３
の不純物濃度プロファイルを適宜に選択することにより
規定することができる。ｎベース領［２の不純物濃度を
低くしてｎウェルｆａ １４ｉｉ ３の不純物濃度を平
均的に高く設定すると、前述のように低オン抵抗とする
ことができるとともに、高耐圧化される。
の不純物濃度プロファイルを適宜に選択することにより
規定することができる。ｎベース領［２の不純物濃度を
低くしてｎウェルｆａ １４ｉｉ ３の不純物濃度を平
均的に高く設定すると、前述のように低オン抵抗とする
ことができるとともに、高耐圧化される。
次いで第３図には、この発明の伯の実施例を示す。
この実施例は、ｎウェル領域１３の形成領域をｎベース
領域５の部分に限定して、ｐ＋ウェル領域４の底部がｎ
ベース領域２に直接接するようにしたものである。その
他の部分の構成は、ｎウェル領域１３の不純物濃度分布
も含めて一実施例である前記第１図および第２図のもの
とほぼ同様である。
領域５の部分に限定して、ｐ＋ウェル領域４の底部がｎ
ベース領域２に直接接するようにしたものである。その
他の部分の構成は、ｎウェル領域１３の不純物濃度分布
も含めて一実施例である前記第１図および第２図のもの
とほぼ同様である。
この実施例では、ｎベース領域２に電導度変調を生じさ
せたホールが、ｐ＋ウェル領域４では吸収されるように
作用するので、ｎベース領域５へのホールの流入が一層
少なくなってラッチアップ耐化が一層向上される。
せたホールが、ｐ＋ウェル領域４では吸収されるように
作用するので、ｎベース領域５へのホールの流入が一層
少なくなってラッチアップ耐化が一層向上される。
なお、上述の各実施例ではｎチャネルの電導原変調形Ｍ
Ｏ８ＦＥＴについて述べてきたが、ｎチャネルの電導原
変調形ＭＯ８ＦＥＴにも同様に適用できる。このとぎ高
濃度領域はカソードとなる。
Ｏ８ＦＥＴについて述べてきたが、ｎチャネルの電導原
変調形ＭＯ８ＦＥＴにも同様に適用できる。このとぎ高
濃度領域はカソードとなる。
［発明の効果］
以上説明したように、この発明によれば第１導電形の高
濃度領域上に、この高濃度領域からの少数キャリヤ注入
によって電導度が変調される第２導電形のベース領域を
形成し、この第２′４電形のベース領゛域上に、実質的
にドレインとして作用するとともに表面側から漸次低濃
度となる不純物濃度分布を有しこの不純物濃度分布によ
り第２導電形のベース領域からの少数キャリヤの拡散を
抑制する電界が形成される第２導電形のウェル領域を設
け、この第２導電形のウェル領域の表面側に第１導電形
のベース領域を形成し、さらにこの第１導電形のベース
領域の表面側に第２導電形のソース領域を形成したので
、第２導電形のベース領域は、高濃度領域からの少数キ
ャリＶ注入により十分に電導度変調が生じて動作時のオ
ン抵抗が低くなり、またこれとともに、この第２導電形
のベース領域に電導度変調を生じさせた少数キトリヤは
、第２導電形の作りつけ電界により拡散が抑制されて第
１導電形のベース領域への少数キャリヤの流入が阻止さ
れ、ラッチアップ現象の発生が防止される。さらに基板
中にライフタイムキラーを導入することなくラッチアッ
プ耐量が改善されるので製造上のばらつきが少なくなっ
て歩留りが向上するという利点がある。
濃度領域上に、この高濃度領域からの少数キャリヤ注入
によって電導度が変調される第２導電形のベース領域を
形成し、この第２′４電形のベース領゛域上に、実質的
にドレインとして作用するとともに表面側から漸次低濃
度となる不純物濃度分布を有しこの不純物濃度分布によ
り第２導電形のベース領域からの少数キャリヤの拡散を
抑制する電界が形成される第２導電形のウェル領域を設
け、この第２導電形のウェル領域の表面側に第１導電形
のベース領域を形成し、さらにこの第１導電形のベース
領域の表面側に第２導電形のソース領域を形成したので
、第２導電形のベース領域は、高濃度領域からの少数キ
ャリＶ注入により十分に電導度変調が生じて動作時のオ
ン抵抗が低くなり、またこれとともに、この第２導電形
のベース領域に電導度変調を生じさせた少数キトリヤは
、第２導電形の作りつけ電界により拡散が抑制されて第
１導電形のベース領域への少数キャリヤの流入が阻止さ
れ、ラッチアップ現象の発生が防止される。さらに基板
中にライフタイムキラーを導入することなくラッチアッ
プ耐量が改善されるので製造上のばらつきが少なくなっ
て歩留りが向上するという利点がある。
第１図はこの発明に係る電導原変調形ＭＯ８ＦＥＴの一
実施例を示す縦断面図、第２図は同上一実施例における
ｎウェル領域の部分を含む表面からの距離に対する不純
物濃度分布を示す分布特性図、第３図はこの発明の他の
実施例を示す縦断面図、第４図は従来の電導原変調形Ｍ
Ｏ８ＦＥＴを示す縦断面図、第５図は同上従来例におけ
る寄生トランジスタを含む等価回路を示す回路図である
。 １：ｐ＋アノード領域（高濃度領１ｇり、２：ｎベース
領域、 ３．１３：ｎウェル領域、 ５：ｎベース領域、 ６：ｎ＋ソース領域、 ７：ヂヤネル、 ８：ゲート酸化膜（絶縁膜）、 ９：ゲート電極、 １４：ソース電極、 １５ニアノード電極。 【
実施例を示す縦断面図、第２図は同上一実施例における
ｎウェル領域の部分を含む表面からの距離に対する不純
物濃度分布を示す分布特性図、第３図はこの発明の他の
実施例を示す縦断面図、第４図は従来の電導原変調形Ｍ
Ｏ８ＦＥＴを示す縦断面図、第５図は同上従来例におけ
る寄生トランジスタを含む等価回路を示す回路図である
。 １：ｐ＋アノード領域（高濃度領１ｇり、２：ｎベース
領域、 ３．１３：ｎウェル領域、 ５：ｎベース領域、 ６：ｎ＋ソース領域、 ７：ヂヤネル、 ８：ゲート酸化膜（絶縁膜）、 ９：ゲート電極、 １４：ソース電極、 １５ニアノード電極。 【
Claims (1)
- 【特許請求の範囲】 第１導電形の高濃度領域と、 該高濃度領域上に形成され当該高濃度領域からの少数キ
ャリヤ注入により電導度が変調される第２導電形のベー
ス領域と、 該第２導電形のベース領域上に形成され実質的にドレイ
ンとして作用するとともに表面側から漸次低濃度となる
不純物濃度分布を有し該不純物濃度分布により前記第２
導電形のベース領域からの少数キャリヤの拡散を抑制す
る電界が形成される第２導電形のウェル領域と、 該ウェル領域の表面側に形成された第１導電形のベース
領域と、 該第１導電形のベース領域の表面側に形成された第２導
電形のソース領域と、 該ソース領域と前記ウェル領域との間の前記第１導電形
のベース領域上にゲート絶縁膜を介して設けられ当該第
１導電形のベース領域にチャネルを誘起させるゲート電
極と を有することを特徴とする電導度変調形ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304014A JP2751926B2 (ja) | 1986-12-22 | 1986-12-22 | 電導度変調形ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304014A JP2751926B2 (ja) | 1986-12-22 | 1986-12-22 | 電導度変調形ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63157477A true JPS63157477A (ja) | 1988-06-30 |
| JP2751926B2 JP2751926B2 (ja) | 1998-05-18 |
Family
ID=17928026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61304014A Expired - Fee Related JP2751926B2 (ja) | 1986-12-22 | 1986-12-22 | 電導度変調形ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751926B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2662025A1 (fr) * | 1990-05-09 | 1991-11-15 | Int Rectifier Corp | Dispositif a transistor de puissance ayant une region a concentration accrue ultra-profonde. |
| FR2695253A1 (fr) * | 1990-05-09 | 1994-03-04 | Int Rectifier Corp | Dispositif à transistor de puissance ayant une région à concentration accrue ultra-profonde. |
| EP0696062A3 (en) * | 1994-07-28 | 1996-12-11 | Hitachi Ltd | CMOS semiconductor device and associated manufacturing method |
| EP0837508A2 (en) * | 1996-10-18 | 1998-04-22 | Hitachi, Ltd. | Semiconductor device and electric power conversion apparatus therewith |
| US5766966A (en) * | 1996-02-09 | 1998-06-16 | International Rectifier Corporation | Power transistor device having ultra deep increased concentration region |
| JP2015233141A (ja) * | 2014-06-09 | 2015-12-24 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | パワー半導体デバイス |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742164A (en) * | 1980-08-27 | 1982-03-09 | Hitachi Ltd | Semiconductor device |
| JPS60153163A (ja) * | 1983-12-16 | 1985-08-12 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | バイポ―ラトランジスタ―電界効果トランジスタ組合せ装置 |
-
1986
- 1986-12-22 JP JP61304014A patent/JP2751926B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742164A (en) * | 1980-08-27 | 1982-03-09 | Hitachi Ltd | Semiconductor device |
| JPS60153163A (ja) * | 1983-12-16 | 1985-08-12 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | バイポ―ラトランジスタ―電界効果トランジスタ組合せ装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5661314A (en) * | 1990-05-09 | 1997-08-26 | International Rectifier Corporation | Power transistor device having ultra deep increased concentration |
| FR2695253A1 (fr) * | 1990-05-09 | 1994-03-04 | Int Rectifier Corp | Dispositif à transistor de puissance ayant une région à concentration accrue ultra-profonde. |
| FR2662025A1 (fr) * | 1990-05-09 | 1991-11-15 | Int Rectifier Corp | Dispositif a transistor de puissance ayant une region a concentration accrue ultra-profonde. |
| US6806130B2 (en) | 1994-07-28 | 2004-10-19 | Renesas Technology Corp. | Process for manufacturing a semiconductor wafer, a semiconductor wafer, process for manufacturing a semiconductor integrated circuit device, and semiconductor integrated circuit device |
| US6368905B1 (en) | 1994-07-28 | 2002-04-09 | Hitachi, Ltd. | Process for manufacturing a semiconductor wafer, a semiconductor wafer, process for manufacturing a semiconductor integrated circuit device, and semiconductor integrated circuit device |
| US6630375B2 (en) | 1994-07-28 | 2003-10-07 | Hitachi, Ltd. | Process for manufacturing a semiconductor wafer, a semiconductor wafer, process for manufacturing a semiconductor integrated circuit device, and semiconductor integrated circuit device |
| EP0696062A3 (en) * | 1994-07-28 | 1996-12-11 | Hitachi Ltd | CMOS semiconductor device and associated manufacturing method |
| US5766966A (en) * | 1996-02-09 | 1998-06-16 | International Rectifier Corporation | Power transistor device having ultra deep increased concentration region |
| EP0837508A2 (en) * | 1996-10-18 | 1998-04-22 | Hitachi, Ltd. | Semiconductor device and electric power conversion apparatus therewith |
| EP0837508A3 (en) * | 1996-10-18 | 1999-01-20 | Hitachi, Ltd. | Semiconductor device and electric power conversion apparatus therewith |
| EP1895595A2 (en) | 1996-10-18 | 2008-03-05 | Hitachi, Ltd. | Semiconductor device and electric power conversion apparatus therewith |
| EP1895595A3 (en) * | 1996-10-18 | 2008-06-04 | Hitachi, Ltd. | Semiconductor device and electric power conversion apparatus therewith |
| JP2015233141A (ja) * | 2014-06-09 | 2015-12-24 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | パワー半導体デバイス |
| US9577080B2 (en) | 2014-06-09 | 2017-02-21 | Infineon Technologies Ag | Power semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2751926B2 (ja) | 1998-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |