JP2015233141A - パワー半導体デバイス - Google Patents

パワー半導体デバイス Download PDF

Info

Publication number
JP2015233141A
JP2015233141A JP2015116912A JP2015116912A JP2015233141A JP 2015233141 A JP2015233141 A JP 2015233141A JP 2015116912 A JP2015116912 A JP 2015116912A JP 2015116912 A JP2015116912 A JP 2015116912A JP 2015233141 A JP2015233141 A JP 2015233141A
Authority
JP
Japan
Prior art keywords
region
doped region
semiconductor device
power semiconductor
doping concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015116912A
Other languages
English (en)
Inventor
シュルツェ，　ハンス−ヨアヒム
Schulze Hans-Joachim
ハンス−ヨアヒム シュルツェ，
フランク ディーター フィルシュ，
Dieter Pfirsch Frank
フランク ディーター フィルシュ，
ホルガー フースケン，
Huesken Holger
ホルガー フースケン，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2015233141A publication Critical patent/JP2015233141A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Abstract

【課題】 パワー半導体デバイスを提供する。
【解決手段】 本発明は、第２導電型の下部半導体層と、下部半導体層上の第１導電型の上部半導体層とを有する半導体基板と；半導体基板の上部に位置する、第２導電型を有するボディ領域と；ボディ領域の上部に位置する、第１導電型を有するソース領域と；少なくとも部分的にボディ領域の下に位置しており、かつ少なくとも部分的に上部半導体層の上にあり、ドーピング濃度が上部半導体層のドーピング濃度よりも高く、かつ垂直延伸が相対的に小さい第１導電型の第１ドープ領域と；前記ソース領域に電気的に接続されたエミッタ電極と；前記エミッタ電極に接続されるシールド電極を含む、半導体基板の上部から下向きに延びるトレンチと；少なくとも一部のソース領域およびボディ領域の上方に少なくとも部分的に形成され、かつ前記シールド電極とは電気的に絶縁されたゲートと、を備えたパワー半導体デバイスに関する。
【選択図】 図１

Description

本発明は、パワー半導体デバイスに関し、特に、改良された絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に関する。
パワー半導体デバイスは、消費者向け電子製品、産業用機械、自動車、および高速鉄道等における電力変換のデバイスとして幅広く用いられている。構造上の改良によって、性能の向上も年を追って実現されている。平面型デバイスに比べ、トレンチ技術を用いたパワーデバイスは、単位面積ごとに著しい増加を有するチャネル幅を提供している。また、トレンチ技術を用いた半導体デバイスは、極めて優れたスイッチング特性を提供しており、かつ、高速スイッチングを要求する応用に用いられる。
（特許文献１）によると、トレンチ内の、ゲート電極と絶縁されかつソース端子に接続されたシールド電極を具現しているＩＧＢＴであって、平面ゲートを有するＩＧＢＴについて記述している。また、このＩＧＢＴはドリフト領域の上部に、ドリフト領域のドーピング濃度よりも高いドーピング濃度のｎ層を有する。
さらに、（特許文献２）によると、トレンチ内の、ゲート電極と絶縁されかつソース端子に接続されたシールド電極を同様に具現しているパワーデバイスであって、平面ゲートを有する金属酸化物半導体（ＭＯＳ）が制御するパワーデバイスについて記述している。
しかしながら、従来技術のＩＧＢＴデバイスは、導通状態における電圧降下が比較的大きくかつブロック能力が低い。このため、良好なブロック能力と、デバイスの導通状態における低い電圧降下とを有するデバイスに対するニーズが存在する。
米国特許出願公開第２０１２／０１０４５５５Ａ１号明細書 独国特許発明第１０００７４１５Ｃ２号明細書
本発明の目的の一つは、良好なブロック能力と、デバイスの導通状態における低い電圧降下とを有するデバイスを実現することである。本発明の一態様によると、シールド電極を有する、追加ｎドープ層がｐボディ領域の下に位置するデバイスにおいて、この追加ｎドープ層のドープがドリフト領域のドープレベルよりも高く、かつこの追加ｎドープ層の垂直延伸が相対的に小さいデバイスを実現することを提起している。
本発明は、第２導電型の下部半導体層を有する第１導電型の半導体ベース層と；アクティブ領域であって、第２導電型のボディ領域と；ボディ領域に位置する、第１導電型のソース領域と；少なくとも部分的にボディ領域の下に位置しており、ドーピング濃度が不均一であり、かつ最高ドーピング濃度領域がボディ領域の下に位置しており、かつ最高ドーピング濃度が少なくとも半導体ベース層のドーピング濃度よりも高い、第１導電型の第１ドープ領域と；前記ソース領域に電気的に接続されたエミッタ電極と；前記エミッタ電極に電気的に接続されたシールド電極を備え、第１ドープ領域よりも深い深さまでベース層へ下向きに延びるトレンチと；少なくとも一部のソース領域およびボディ領域の上方に少なくとも部分的に形成され、かつ前記シールド電極とは電気的に絶縁されたゲートとを備えたアクティブ領域とを備えたパワー半導体デバイスを開示している。
一実施形態においては、前記第１ドープ領域のドーピング濃度が、少なくとも垂直方向においてボディ領域と前記第１ドープ領域との間の表面から前記第１ドープ領域とベース層との間の表面に向けて増加する。
もう１つの実施形態においては、前記第１ドープ領域のドーピング濃度が、ボディ領域の下の第１深さにおいて最大値を有する。
もう１つの実施形態においては、前記第１ドープ領域がボディ領域の下にのみ位置する。
もう１つの実施形態においては、前記第１ドープ領域の垂直延伸が、５００ｎｍ〜５μｍの範囲内にある。
もう１つの実施形態においては、前記第１ドープ領域の垂直延伸が、１μｍ〜３μｍの範囲内にある
もう１つの実施形態においては、前記第１ドープ領域のドーピング濃度が、半導体デバイス中の第２深さにおいて少なくとも１つの最低点を有する。
もう１つの実施形態においては、第１導電型のドーピング濃度の前記少なくとも１つの最低点が第２導電型の有効ドーピングを有する。
もう１つの実施形態においては、第１導電型のドーピング濃度の前記少なくとも１つの最低点が島の形式を有する。
もう１つの実施形態においては、幅および距離が横向き方向において一定であるかまたは変化する隙間を有する複数のリボンを形成するために、前記第１ドープ領域が横向き方向において中断されている。
もう１つの実施形態においては、ボディ領域と前記第１ドープ領域との間で形成されたｐｎ結合の、高い曲率を有する位置で、前記第１ドープ領域が省略されるかまたは前記第１ドープ領域のドーピング濃度が相対的に低い。
もう１つの実施形態においては、前記パワー半導体デバイスは、前記第１ドープ領域に位置するかまたは前記第１ドープ領域に近接する、第２導電型を有する追加ドープ領域をさらに備える。
もう１つの実施形態においては、前記パワー半導体デバイスは、ボディ領域に位置しており、かつエミッタ電極に電気的に接続された、第２導電型を有する第２ドープ領域をさらに備える。
もう１つの実施形態においては、前記パワー半導体デバイスは、ボディ領域に位置しており前記ソース領域の下にある、ドーピング濃度がボディ領域のドーピング濃度よりも高い、第２導電型を有する第２ドープ領域をさらに備える。
もう１つの実施形態においては、前記半導体デバイスが垂直型パワーデバイスであり、かつ、半導体ベース層の底部に位置するコレクタ電極を備え、かつ、前記ゲートは、平面ゲート、垂直ゲート、またはその組み合わせのうち少なくとも１つを含む。
図面は、本発明に対するさらなる理解を提供するために備えられ、図面は、本明細書に結び付けられるとともに本明細書の一部を構成する。図面は本発明の実施形態を示すとともに、記述と共に、本発明の原理を説明するために用いられる。本発明の他の実施形態および多くの所期の利点は容易に認識されるものであるため、以下の詳細な説明を参照することにより、より理解しやすくなる。図面の部品は、互いに対して比率が正しいとは限らない。類似した参照符号は、対応する類似部分を表す。
図１Ａ、図１Ｂ、および図１Ｃを含む図１は、本発明の一実施形態に基づくＩＧＢＴの概略断面図であり、ｎ型ドープ領域のドープされる最大値はボディ領域の下に位置しており、図１Ｂは、図１ＡのＩＧＢＴの、矢印Ｉに沿った断面図であり、図１Ｃは、図１ＡのＩＧＢＴの、矢印ＩＩに沿った断面図である。 図２Ａ、図２Ｂ、および図２Ｃを含む図２は、本発明の一実施形態に基づく、ウェル状のｎ型ドープ領域がボディ領域を取り囲んでいるＩＧＢＴの概略断面図であり、図２Ｂは、図２ＡのＩＧＢＴの、矢印Ｉに沿った断面図であり、図２Ｃは、図２ＡのＩＧＢＴの、矢印ＩＩに沿った断面図である。 図３Ａ、図３Ｂ、および図３Ｃを含む図３は、本発明の一実施形態に基づく、ｎ型ドープ領域がｐ型ボディ領域の下に位置するＩＧＢＴの概略断面図であり、図３Ｂは、図３ＡのＩＧＢＴの、矢印Ｉに沿った断面図であり、図３Ｃは、図３ＡのＩＧＢＴの、矢印ＩＩに沿った断面図である。 図４Ａ、図４Ｂ、および図４Ｃを含む図４は、本発明の一実施形態に基づく、ｎ型ドープ領域がｐ型ボディ領域の下に位置しかつｐ型ボディ領域に隣接するＩＧＢＴの概略断面図であり、図４Ｂは、図４ＡのＩＧＢＴの、矢印Ｉに沿った断面図であり、図４Ｃは、図４ＡのＩＧＢＴの、矢印ＩＩに沿った断面図である。 図５Ａ、図５Ｂ、および図５Ｃを含む図５は、本発明の一実施形態に基づく、ブロック能力を強化する追加ｐ領域を有するＩＧＢＴの概略断面図であり、図５Ｂは、図５ＡのＩＧＢＴの、矢印Ｉに沿った断面図であり、図５Ｃは、図５ＡのＩＧＢＴの、矢印ＩＩに沿った断面図である。
以下の詳細な説明において、その一部をなす図面を参照するとともに、図面において、本発明を実践可能な特定の実施形態を、説明の方式によって示している。本発明の範囲から逸脱しない限り、他の実施形態を利用することができ、かつ、構造の、もしくはロジックの変更を行うことができることを理解するべきである。例えば、一実施形態の一部として示されるかまたは記述された特徴は、他の実施形態と結び付けて使用することでもう１つの実施形態を生成することができる。本発明は、このような修正と変形を含むことが意図される。実例は、添付の特許請求の範囲を限定すると解釈されるべきではない特定の用語を用いて記述される。図面は比率が正しいものではなく、説明的な目的にのみ用いられる。明確にするために、別途説明がない場合には、異なる図面で同一の参照符号を用いることで同一の部品または製造過程を表す。
本明細書で使用される「電気的結合」という用語は、部品が必ず直接結合されなければならないことを、限定することなく指す。任意選択的に、「電気的に結合」された部品の間に中間部品を提供することができる。１つの実例として、中間部品のうち一部、全部、または中間部品がない場合について、「電気的に結合」された部品の間に制御可能に低オーム接続を提供するとともに、別の時間に非低オーム連接を提供することができる。電気的接続」という用語は、金属および／または高度ドープを介した半導体の接続など、電気的に接続された部品の間の低オームの電気的接続を表すことを意図している。
複数の図面は、ドープタイプの傍に「−」または「＋」を示すことで相対ドーピング濃度を指す。例えば、「ｎ−」は、「ｎ」ドープ領域のドーピング濃度未満のドーピング濃度を指し、「ｎ＋」ドープ領域は、「ｎ」ドープ領域よりも高いドーピング濃度を有する。同一の相対ドーピング濃度を有するドープ領域は、同一の絶対ドーピング濃度を有してもまたは有さなくてもよい。例えば、２つの異なるｎ＋ドープ領域は、異なる絶対ドーピング濃度を有することができる。これは、ｎ−ドープ領域やｐ＋ドープ領域などにも適用される。以下に記述する実施形態では、示される半導体領域の導電タイプがｎ型またはｐ型と表され、さらに詳しくは、ｎ−型、ｎ型、ｎ＋型、ｐ−型、ｐ型、およびｐ＋型のうちの１つである。示される各々の実施形態において、示される半導体領域の導電タイプは逆であってもよい。換言すれば、以下に記述するいずれか１つの実施形態の代替的な実施形態において、示されるｐ型領域はｎ型であってよく、かつ、示されるｎ型領域はｐ型であってよい。
「第１」や「第２」等の用語は、各種構造、部品、領域、区間等を表すために用いられ、かつ、限定することは意図していない。類似した用語は、すべての記述において、類似した部品を指す。
「有する」、「含む」、「備える」、「備える」等の用語はオープンなものであり、かつ、前記用語は前記部品または特徴の存在を示すが、追加的な部品または特徴を除外しない。「１つの」、「１つの」および「前記」という冠詞は、前後に別途明確に示されている場合を除き、複数および単数を含むことを意図する。
以下の記述で使用する「基板」または「半導体基板」という用語は、半導体表面を有する半導体に基づく何らかの構造を含むことができる。これらの構造は、シリコン、絶縁体上シリコン（ＳＯＩ）、サファイア上シリコン（ＳＯＳ）、ドープされた半導体およびドープされていない半導体、ベース半導体の基部により支持されたシリコンの外延層、他の半導体構造を含むものと理解されるべきである。半導体は、シリコンをベースとするものとは限らない。半導体は、シリコン−ゲルマニウム、ゲルマニウム、またはヒ化ガリウムであってよい。本出願の実施形態によると、通常、炭化ケイ素（ＳｉＣ）または窒化ガリウム（ＧａＮ）は、半導体基板材料のさらなる例である。
以下、ＩＧＢＴを例に、本発明について詳細に記述する。
図１Ａ、図１Ｂ、および図１Ｃを含む図１は、本発明の一実施形態に基づくＩＧＢＴ１００の概略断面図であり、ｎ型ドープ領域４０のドープされる最大値４１はボディ領域５０の下に位置しており、図１Ｂは、図１ＡのＩＧＢＴ１００の、矢印Ｉに沿った断面図であり、図１Ｃは、図１ＡのＩＧＢＴ１００の、矢印ＩＩに沿った断面図である。
図１Ａに示すように、ｎ型など第１導電タイプを有するシリコンを含むがそれのみに限定されない半導体ベース層３０を提供する。半導体ベース層３０は例えば、外延層または基板層であってよい。半導体ベース層３０は、ｐ型などの第２導電タイプを有する下半導体層２０であってよい。下半導体層２０は基板層であってもよく、もしくは、半導体ベース層３０に埋め込まれてもよい。ボディ領域は、ベース層の中またはベース層上に形成され得る。
本例においては、ｐ型下半導体層２０がＩＧＢＴデバイスのコレクタ電極領域であり、かつｎ−型ベース層３０がＩＧＢＴデバイスのドリフト領域である。ｎ−型ドリフト領域３０の上にｎ型ドープ領域４０を設け、さらには、ｎ型ドープ領域４０にｐ型ボディ領域５０を設けるとともに、ｐ型ボディ領域５０にｎ＋ソース領域５１およびｎ＋ソース領域５１に隣接する任意のｐ＋領域５２を形成する。図１Ａに示すように、ＩＧＢＴは、コレクタ電極１０がデバイスの底面すなわちコレクタ電極領域２０に堆積し、エミッタ電極９０がデバイスの上面すなわちｎ＋ソース領域５１および任意のｐ＋領域５２に堆積する、垂直なＩＧＢＴデバイスである。例えば、フォトリソグラフィ、エッチング、酸化および注入等の半導体プロセスにより上記の個々の領域を形成する。また、図１Ａに示すように、デバイスの上面に、絶縁層７５によりｐ型ボディ領域５０およびｎ型ドープ領域４０と絶縁されるゲート電極７０を設ける。
図１Ｂを参照すると、図１ＡのＩＧＢＴ１００の、矢印Ｉに沿った断面図を示している。図１Ｂに示すように、ＩＧＢＴ１００のセル領域に、例えば、上面からドリフト領域３０に延びるトレンチ７６をさらに設けており、かつ、トレンチ７６内に、絶縁層７５によりゲート電極７０と絶縁されておりエミッタ電極９０に接続された（図示せず）シールド電極７７を設けており、図１Ａにおける２本の破線が、トレンチ７６とシールド電極７７の、デバイス中での深さ位置をそれぞれ示している。トレンチ７６に、例えば、酸化物等の誘電体層がライニングされていてもよいことに留意されたい。誘電体層（トレンチ絶縁構造とも呼ぶ）はシールド電極７７とゲート電極７０とを互いに絶縁するとともに、シールド電極７７をｎ型ドープ領域４０およびｎ−型ドリフト領域３０と絶縁する。さらに、絶縁層７５は水平に延び、デバイス上部に位置しており、少なくとも一部のソース領域５１、ボディ領域５０、およびｎ型ドープ領域４０を、ゲート電極７０と絶縁する。絶縁層７５は、例えば層間誘電体層（ＩＬＤ）であってよい。トレンチ絶縁構造７４は、例えばフィールド酸化物を備えることができる。
図１Ｃは、図１ＡのＩＧＢＴ１００の、矢印ＩＩに沿った断面図である。上部構造にわずかな相違がある以外は、図１Ｃは構造上、図１Ｂと概ね類似している。具体的には、図１Ｃにおいては上から下へそれぞれ、エミッタ電極９０、任意のｐ＋領域５２、ボディ領域５０、ｎ型ドープ領域４０等であり、図１Ｂ中においては上から下へそれぞれ、ゲート電極７０、絶縁層７５、ｎ＋ソース領域５１、ｎ型ドープ領域４０等である。
また、図１Ａに示すように、ｎ型ドープ領域４０のうち最高ドーピング領域４１が、好ましくは、このｎ型ドープ領域４０とｐ型ボディ領域５０とにより創出されたｐｎ結合に近接するか、または、このｐｎ結合の下方に位置することに留意されたい。一実施形態においては、この追加ｎ型ドープ領域４０のドーピング濃度は、最高ドーピング領域４１の下における深さが深まるにつれて減少する。もう１つの実施形態においては、前記ドープ領域４０のドーピング濃度は、少なくとも垂直方向において、ボディ領域５０と前記ドープ領域４０との間の表面から前記ドープ領域とベース層との間の表面に向かって増加する。例えば、一実施形態においては、この追加ｎ型ドープ領域４０の垂直延伸が、好ましくは５００ｎｍ〜５μｍの範囲内にあり、かつ、より好ましくは、１μｍ〜３μｍの範囲内にある。一実施形態においては、最高ドーピング領域４１のドナー濃度は、好ましくは、ｎ−型ドリフト領域３０のドープレベルの３倍〜５０倍の範囲内にあり、かつ、より好ましくは、ｎ−型ドリフト領域３０のドープレベルの５倍〜２０倍の範囲内にある。
図１に示すデバイス構造を利用して、空孔がｐ型ボディ領域５０におけるポテンシャル障壁まで透過し十分に高く選択されることができると同時に、他方、ブロック電圧の悪化が回避されるか、または、少なくとも著しく減少し得る。以下にさらに記述する通り、この効果は、図３に示すデバイス構造において、より優れている。
一実施形態においては、エミッタ電極９０とコレクタ電極１０は、主成分であるアルミニウムＡｌ、銅Ｃｕ、またはアルミニウムもしくは銅の合金（例えばＡｌＳｉ、ＡｌＣｕ、またはＡｌＳｉＣｕ）から構成されるか、または、主成分であるアルミニウムＡｌ、銅Ｃｕまたはアルミニウムもしくは銅の合金（例えばＡｌＳｉ、ＡｌＣｕ、またはＡｌＳｉＣｕ）を含むことができる。他の実施形態によると、エミッタ電極９０とコレクタ電極１０は、主成分であるニッケルＮｉ、チタンＴｉ、銀Ａｇ、金Ａｕ、白金Ｐｔおよび／またはパラジウムＰｄを含むことができる。例えば、エミッタ電極９０とコレクタ電極１０は、２つの、またはより多くのサブ層を備えることができ、各々のサブ層はいずれも、主成分であるＮｉ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄおよび／またはその合金のうち１つまたは複数を含む。一実施形態においては、ゲート電極７０とシールド電極７７の材料は、例えば、ドープ半導体材料やドープ多結晶シリコンなどの高導電性材料であってよい。
一実施形態においては、絶縁層７５は、例えば、粘着層、緩衝層および／または拡散阻止層などの、１つまたはより多くのサブ層を備えることができる。一実施形態によると、絶縁層７５は、熱成長する酸化ケイ素層を備える。絶縁層７５は、例えば窒化ケイ素または酸窒化ケイ素層などの拡散阻止層をさらに備えることができる。例えばＴＥＯＳを前駆体材料として使用して、堆積した酸化物が提供する酸化ケイ素薄膜、または、例えば非ドープケイ酸ガラスのケイ酸ガラスから、粘着層または緩衝層を形成することができる。絶縁層７５は、ＢＳＧ（ホウケイ酸ガラス）、ＰＳＧ（リンケイ酸ガラス）またはＢＰＳＧ（ホウリンケイ酸ガラス）から提供される主誘電体層をさらに備えることができる。他の実施形態は、より少ないかまたはより多くのサブ層を提供することができる。
図２Ａ、図２Ｂ、および図２Ｃを含む図２は、ウェル状のｎ型ドープ領域２４０がｐ型ボディ領域２５０を取り囲む、本発明の一実施形態に基づくＩＧＢＴ２００の概略断面図であり、図２Ｂは、図２ＡのＩＧＢＴの、矢印Ｉに沿った断面図であり、図２Ｃは、図２ＡのＩＧＢＴの、矢印ＩＩに沿った断面図である。簡潔明瞭にするため、ここでは、図１中の対応する部分についての記述を省略している。
図２のＩＧＢＴ２００は図１のＩＧＢＴ１００に比べ：エミッタ電極２９０に接続されるパッド２９１において、パッシベーション層２７１によってゲート電極２７０と絶縁されるパッド２９１をさらに備えており；ｎ型ドープ領域２４０がウェル状でありかつｐ型ボディ領域２５０を取り囲んでいるという点が異なる。さらに、ｎ型ドープ領域２４０の垂直延伸が相対的に短く、例えば、図２Ａに示すように、トレンチ７６またはシールド電極７７の垂直延伸よりもはるかに短い。また、ｎ型ドープ領域２４０は、好ましくは、厚さが均一である。任意のｐ＋領域２５２は、図１に類似して設けられる以外に、ボディ領域２５０において前記ソース領域２５１の下に位置することもできる（図２Ａではこのような状況を示していない）という点に留意されたい。
一実施形態においては、ゲート電極２７０とシールド電極２７７の材料は、例えば、ドープ半導体材料やドープ多結晶シリコンなどの高導電性材料であってよい。絶縁層２７５の材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素または別の絶縁酸化物もしくは窒化物であってよく、または、これらを含んでいてもよい。パッシベーション層２７１の材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素および／または別の絶縁酸化物もしくは窒化物であってよく、または、これらを含んでいてもよい。エミッタ電極２９０、パッド２９１などの金属化接触は、高ドープの多結晶シリコン、金属または金属化合物（例えば銅Ｃｕ、アルミニウムＡｌ、タングステンＷ）または高導電性化合物の構造であってよい。他の実施形態によると、エミッタ電極２９０、パッド２９１などの金属化接触は、２つの、またはより多くの異なる材料（例えば金属ケイ化物、金属窒化物、拡散ポテンシャル障壁材料および／または純金属）の層を備える。
一実施形態においては、パッシベーション層２７１が、粘着層、緩衝層および／または拡散阻止層など、１つまたはより多くのサブ層を備えることができる。一実施形態によると、パッシベーション層２７１は、熱成長する酸化ケイ素層を備える。パッシベーション層２７１は、窒化ケイ素または酸窒化ケイ素層などの拡散阻止層をさらに備えることができる。例えばＴＥＯＳを前駆体材料として使用して、堆積した酸化物が提供する酸化ケイ素薄膜、または、例えば非ドープケイ酸ガラスのケイ酸ガラスから、粘着層または緩衝層を形成することができる。パッシベーション層２７１は、ＢＳＧ（ホウケイ酸ガラス）、ＰＳＧ（リンケイ酸ガラス）またはＢＰＳＧ（ホウリンケイ酸ガラス）から提供される主誘電体層をさらに備えることができる。他の実施形態は、より少ないかまたはより多くのサブ層を提供することができる。
図３Ａ、図３Ｂ、および図３Ｃを含む図３は、本発明の一実施形態に基づくＩＧＢＴ３００の概略断面図であり、ｎ型ドープ領域３４０がｐ型ボディ領域３５０の下にのみ位置し、図３Ｂは、図３ＡのＩＧＢＴの、矢印Ｉに沿った断面図であり、図３Ｃは、図３ＡのＩＧＢＴの、矢印ＩＩに沿った断面図である。簡潔明瞭にするため、ここでは、図２中の対応する部分についての記述を省略している。
図３のＩＧＢＴ３００は図２のＩＧＢＴ２００に比べ、ｎ型ドープ領域３４０がｐ型ボディ領域３５０の下にのみ位置しており、かつ、ｎ型ドープ領域３４０の厚さが横方向において変化する、すなわち均一ではないという点が異なる。例えば、図３Ａに示すように、ｎ型ドープ領域３４０は両端で徐々に薄くなっている。さらに、図３Ｂと３Ｃに示すように、図３Ｂ中のｎ型ドープ領域３４０の厚さは、図３Ｃ中のｎ型ドープ領域３４０の厚さよりも薄く、このことも、ｎ型ドープ領域３４０の厚さが変化することをさらに表している。
完全なｎドープ層を結合した、（特許文献１）で開示された構造と比べ、図３の実施形態の利点は、電気的優位性（すなわちプラズマ濃度の増加）を得ており、特にＨＶ終端領域において、所定の必要なブレークダウン電圧に対する高電界という欠陥がないという点にある。
本発明の一実施形態によると、本発明の構造（すなわちｐ型ボディ領域３５０の下に位置する追加ｎ型ドープ領域３４０）は、ドナー原子の内部拡散によって実現することができ、これにより、これらのドナー原子の実施方式は、例えば、ｐ型ボディ領域３５０を創出するためにｐ型原子を注入するための注入エネルギーよりも注入エネルギーが高いイオン注入によって実現することができる。また、もしくは任意選択的に、これらのドナー原子の拡散係数は、ｐ型ボディ領域３５０を製造するためのアクセプター原子の拡散係数よりも高くてよい。任意選択的に、注入エネルギーは十分であり、注入されるイオンの終了範囲（ｅｎｄ−ｏｆ−ｒａｎｇｅ）を、ｐ型ボディ領域３５０とドナー濃度が増加する領域との間のｐｎ結合の下に位置させることにより、著しい内部拡散が不要である。このため、例えばプロトン照射を使用することができるため、このような方法については、相対的に低い注入エネルギーで十分であり；このプロトン照射後のアニールステップにおける温度は、好ましくは３８０℃〜４２０℃の範囲内にある。
本発明の一実施形態によると、この追加ｎ型ドープ領域は、例えば横向き方向において中断することでブロック能力を改良することができる。１つまたは複数の中断は、予測可能であり；例えば、境目が明らかな隙間を有するいくつかの小リボンは、予測可能である。これらの隙間の幅と距離は、横向き方向において一定であってよいか、または変更することができる。
図４Ａ、図４Ｂ、および図４Ｃを含む図４は、本発明の一実施形態に基づくＩＧＢＴ４００の概略断面図であり、少なくとも１つのｎ型ドープ領域４４０がｐ型ボディ領域４５０の下に位置しており、かつ少なくとも１つのｎ型ドープ領域４４０がｐ型ボディ領域４５０の側面に隣接しており、図４Ｂは、図４ＡのＩＧＢＴ４００の、矢印Ｉに沿った断面図であり、図４Ｃは、図４ＡのＩＧＢＴ４００の、矢印ＩＩに沿った断面図である。簡潔明瞭にするため、ここでは、図２または図３中の対応する部分についての記述を省略している。
好ましい実施形態においては、ｐ型ボディ領域４５０と追加ｎ型ドープ領域４４０との間のｐｎ結合に沿って発生する最高電界強度の領域において、この追加ｎ型ドープ領域４４０を省略しているか、または、少なくとも比較的少ないドナー量でこの追加ｎ型ドープ領域４４０を製造する。典型的には、上記最高電界強度の領域は、高い曲率のｐｎ結合を有する領域である。このような方法は、ｐｎ結合の、表面に平行な領域においてｐ型ボディ領域４５０の下における相対的に高い追加ｎ型濃度と、ｐ型ボディ領域４５０の下における自由電荷キャリア濃度の相対的に大きな増加を実現している。
重要なのは、この追加ドナー濃度の限界が存在しており、この限界に達すればブロック電圧が減少することはないため、終端領域のブロック電圧は通常、ｐ型ボディ領域のブロック電圧よりも低く；すなわちこの限界に達すれば、Ｖｃｅｓａｔの減少は可能であり、ブロック電圧は減少しないと指摘することである。
図５Ａ、図５Ｂ、および図５Ｃを含む図５は、本発明の一実施形態に基づく、ブロック能力を強化する追加ｐ領域５４２を有するＩＧＢＴ５００の概略断面図であり、図５Ｂは、図５ＡのＩＧＢＴの、矢印Ｉに沿った断面図であり、図５Ｃは、図５ＡのＩＧＢＴの、矢印ＩＩに沿った断面図である。簡潔明瞭にするため、ここでは、図１または図２中の対応する部分についての記述を省略している。
図５のＩＧＢＴ５００は図１のＩＧＢＴ１００または図２のＩＧＢＴ２００に比べ、追加ｐ型領域５４２が、この追加ｎ型ドープ領域５４０に実施されるか、またはこの追加ｎ型ドープ領域５４０に近接することで、強化されたｎ型ドープに対する補償を最適化するという点が異なる。１つまたは複数の実施形態においては、追加ｐ型領域５４２の数、形状、および位置は、変化することができる。
上記では、ＩＧＢＴの実施形態により本発明を記述したが、本発明は同様に、ＭＯＳＦＥＴなど他のタイプのパワーデバイスに応用することもでき、１つ異なるのは、コレクタ電極層が、ドリフト層と同一の導電型を有する点である。
各図面を参照すると、各領域の典型的な形状は長尺状であるが、取り囲む設計であるかまたは正方形、長方形、環状もしくはその組み合わせであってもよい。
本明細書に記載される各種実施形態の特徴は、具体的に別途指摘されていない限り、互いに組み合わされてもよいことを理解されたい。
本明細書において既に具体的な実施形態を説明し、記述したが、当業者は、本発明の範囲から逸脱しない限り、各種の置き換え可能なそして／または均等な実現が、示され、記述された具体的な実施形態と代替可能であることを理解するはずである。本出願は、本明細書に記載される具体的な実施形態のいかなる修正または変更も包含することが意図される。このため、本発明は、請求項およびその均等物のみにより限定されることが意図される。
２０、２２０ 下部半導体層
２３０ 第１導電型の半導体ベース層
５０、２５０ 第２導電型のボディ領域
５１、２５１ 第１導電型のソース領域
４０、２４０、３４０ 第１導電型の第１ドープ領域
９０、２９０ エミッタ電極
７７、２７７ シールド電極
７６、２７６ トレンチ
７０、２７０ ゲート
１００、２００ パワー半導体デバイス
５４２ 第２導電型の追加ドープ領域
２５２ 第２導電型を有する第２ドープ領域
１０、２１０ コレクタ電極
３０ 半導体ベース層
４１ 最高ドーピング領域
５２ ｐ＋領域
７５ 絶縁層
２７１ パッシベーション層
２９１ パッド
３５０、４５０ ｐ型ボディ領域
４４０、５４０ ｎ型ドープ領域

Claims (15)

  1. 第２導電型の下部半導体層（２０、２２０）を有する第１導電型の半導体ベース層（２３０）と；
    アクティブ領域であって、
    第２導電型のボディ領域（５０、２５０）と；
    ボディ領域（５０、２５０）に位置する、第１導電型のソース領域（５１、２５１）と；
    少なくとも部分的にボディ領域の下に位置しており、ドーピング濃度が不均一であり、かつ最高ドーピング濃度領域がボディ領域の下に位置しており、かつ最高ドーピング濃度が少なくとも半導体ベース層（２３０）のドーピング濃度よりも高い、第１導電型の第１ドープ領域（４０、２４０、３４０）と；
    前記ソース領域（５１、２５１）に電気的に接続されたエミッタ電極（９０、２９０）と；
    前記エミッタ電極（９０、２９０）に電気的に接続されたシールド電極（７７、２７７）を備え、第１ドープ領域よりも深い深さまでベース層へ下向きに延びるトレンチ（７６、２７６）と；
    少なくとも一部のソース領域およびボディ領域の上方に少なくとも部分的に形成され、かつ前記シールド電極とは電気的に絶縁されたゲート（７０、２７０）と
    を備えるアクティブ領域と、
    を備えることを特徴とするパワー半導体デバイス（１００、２００）。
  2. 前記第１ドープ領域（４０、２４０、３４０）のドーピング濃度が、少なくとも垂直方向において、ボディ領域（５０、２５０）と前記第１ドープ領域（４０、２４０、３４０）との間の表面から前記第１ドープ領域とベース層との間の表面に向けて増加することを特徴とする請求項１に記載のパワー半導体デバイス。
  3. 前記第１ドープ領域のドーピング濃度が、ボディ領域の下の第１深さにおいて最大値を有することを特徴とする請求項２に記載のパワー半導体デバイス。
  4. 前記第１ドープ領域がボディ領域の下にのみ位置することを特徴とする請求項１に記載のパワー半導体デバイス。
  5. 前記第１ドープ領域の垂直延伸が、５００ｎｍ〜５μｍの範囲内にあることを特徴とする請求項１に記載のパワー半導体デバイス。
  6. 前記第１ドープ領域の垂直延伸が、１μｍ〜３μｍの範囲内にあることを特徴とする請求項５に記載のパワー半導体デバイス。
  7. 前記第１ドープ領域のドーピング濃度が、半導体デバイス中の第２深さにおいて少なくとも１つの最低点を有することを特徴とする請求項１に記載のパワー半導体デバイス。
  8. 第１導電型のドーピング濃度の前記少なくとも１つの最低点が第２導電型の有効ドーピングを有することを特徴とする請求項７に記載のパワー半導体デバイス。
  9. 第１導電型のドーピング濃度の前記少なくとも１つの最低点が島の形式を有することを特徴とする請求項７または８に記載のパワー半導体デバイス。
  10. 幅および距離が横向き方向において一定であるかまたは変化する隙間を有する複数のリボンを形成するために、前記第１ドープ領域が横向き方向において中断されていることを特徴とする請求項１に記載のパワー半導体デバイス。
  11. ボディ領域と前記第１ドープ領域との間で形成されたｐｎ結合の、高い曲率を有する位置で、前記第１ドープ領域が省略されるかまたは前記第１ドープ領域のドーピング濃度が相対的に低いことを特徴とする請求項１に記載のパワー半導体デバイス。
  12. 前記第１ドープ領域に位置するかまたは前記第１ドープ領域に近接する第２導電型の追加ドープ領域（５４２）をさらに備えることを特徴とする請求項１に記載のパワー半導体デバイス。
  13. ボディ領域に位置しており、かつエミッタ電極（２９０）に電気的に接続された、第２導電型を有する第２ドープ領域（２５２）をさらに備えることを特徴とする請求項１に記載のパワー半導体デバイス。
  14. ボディ領域に位置しており、前記ソース領域の下にある、ドーピング濃度がボディ領域のドーピング濃度よりも高い、第２導電型を有する第２ドープ領域（２５２）をさらに備えることを特徴とする請求項１に記載のパワー半導体デバイス。
  15. 前記半導体デバイスが垂直型パワーデバイスであり、かつ、半導体ベース層の底部に位置しており下部半導体層（２０、２２０）と接触するコレクタ電極（１０、２１０）を備え、かつ、前記ゲートは、平面ゲート、垂直ゲート、またはそれらの組み合わせのうち少なくとも１つを含むことを特徴とする請求項１〜８および１０〜１４のいずれか一項に記載のパワー半導体デバイス。
JP2015116912A 2014-06-09 2015-06-09 パワー半導体デバイス Pending JP2015233141A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201420302039.4 2014-06-09
CN201420302039.4U CN204067367U (zh) 2014-06-09 2014-06-09 功率半导体器件

Publications (1)

Publication Number Publication Date
JP2015233141A true JP2015233141A (ja) 2015-12-24

Family

ID=52208822

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015116912A Pending JP2015233141A (ja) 2014-06-09 2015-06-09 パワー半導体デバイス

Country Status (3)

Country Link
US (1) US9577080B2 (ja)
JP (1) JP2015233141A (ja)
CN (1) CN204067367U (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018112866B4 (de) * 2018-05-29 2020-07-02 Infineon Technologies Ag Halbleitervorrichtung mit elektrischem Widerstand
GB2592927A (en) * 2020-03-10 2021-09-15 Mqsemi Ag Semiconductor device with fortifying layer

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63157477A (ja) * 1986-12-22 1988-06-30 Nissan Motor Co Ltd 電導度変調形ｍｏｓｆｅｔ
JPS6439774A (en) * 1987-08-06 1989-02-10 Fuji Electric Co Ltd Manufacture of field-effect transistor
JPH01117363A (ja) * 1987-10-30 1989-05-10 Nec Corp 縦型絶縁ゲート電界効果トランジスタ
JPH0778978A (ja) * 1993-09-07 1995-03-20 Toyota Central Res & Dev Lab Inc 縦型ｍｏｓ電界効果トランジスタ
JPH09326486A (ja) * 1996-06-04 1997-12-16 Fuji Electric Co Ltd 絶縁ゲートバイポーラトランジスタ
JP2011049267A (ja) * 2009-08-26 2011-03-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2011060930A (ja) * 2009-09-09 2011-03-24 Toshiba Corp 半導体装置および半導体装置の製造方法
US20120104555A1 (en) * 2010-10-31 2012-05-03 Alpha And Omega Semiconductor Incorporated Topside structures for an insulated gate bipolar transistor (IGBT) device to achieve improved device performances
JP2013149798A (ja) * 2012-01-19 2013-08-01 Fuji Electric Co Ltd 炭化珪素半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10007415C2 (de) 2000-02-18 2002-01-24 Infineon Technologies Ag Halbleiterbauelement
DE102006061994B4 (de) * 2006-12-21 2011-05-05 Infineon Technologies Austria Ag Ladungskompensationsbauelement mit einer Driftstrecke zwischen zwei Elektroden und Verfahren zur Herstellung desselben
US10686062B2 (en) * 2010-10-31 2020-06-16 Alpha And Omega Semiconductor Incorporated Topside structures for an insulated gate bipolar transistor (IGBT) device to achieve improved device performances
JP5343984B2 (ja) * 2011-01-17 2013-11-13 株式会社デンソー 化合物半導体基板およびその製造方法
KR101106535B1 (ko) * 2011-04-15 2012-01-20 페어차일드코리아반도체 주식회사 전력용 반도체 소자 및 그 제조방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63157477A (ja) * 1986-12-22 1988-06-30 Nissan Motor Co Ltd 電導度変調形ｍｏｓｆｅｔ
JPS6439774A (en) * 1987-08-06 1989-02-10 Fuji Electric Co Ltd Manufacture of field-effect transistor
JPH01117363A (ja) * 1987-10-30 1989-05-10 Nec Corp 縦型絶縁ゲート電界効果トランジスタ
JPH0778978A (ja) * 1993-09-07 1995-03-20 Toyota Central Res & Dev Lab Inc 縦型ｍｏｓ電界効果トランジスタ
JPH09326486A (ja) * 1996-06-04 1997-12-16 Fuji Electric Co Ltd 絶縁ゲートバイポーラトランジスタ
JP2011049267A (ja) * 2009-08-26 2011-03-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2011060930A (ja) * 2009-09-09 2011-03-24 Toshiba Corp 半導体装置および半導体装置の製造方法
US20120104555A1 (en) * 2010-10-31 2012-05-03 Alpha And Omega Semiconductor Incorporated Topside structures for an insulated gate bipolar transistor (IGBT) device to achieve improved device performances
JP2013149798A (ja) * 2012-01-19 2013-08-01 Fuji Electric Co Ltd 炭化珪素半導体装置

Also Published As

Publication number Publication date
CN204067367U (zh) 2014-12-31
US20150357449A1 (en) 2015-12-10
US9577080B2 (en) 2017-02-21

Similar Documents

Publication Publication Date Title
US10079230B2 (en) Double-sided vertical semiconductor device with thinned substrate
US8138581B2 (en) Semiconductor device with channel stop trench and method
JP5539355B2 (ja) 電力用半導体装置およびその製造方法
US9837530B2 (en) Semiconductor device and method of manufacturing the same
US10396067B2 (en) Semiconductor device having a load current component and a sensor component
JP2018078283A (ja) ストライプ状トレンチゲート構造とゲートコネクタ構造とを有する半導体装置
JP2016136618A (ja) ストライプ状トレンチゲート構造、トランジスタメサおよびダイオードメサを有する半導体素子
CN107978633B (zh) 包含晶体管器件的半导体器件
US10418358B2 (en) Semiconductor device having an electrostatic discharge protection structure
US10354925B2 (en) Semiconductor device including at least one lateral IGFET and at least one vertical IGFET and corresponding manufacturing method
US9515149B2 (en) Power semiconductor device
JP2015233141A (ja) パワー半導体デバイス
JP2015201604A (ja) 炭化珪素半導体装置およびその製造方法
US9741805B2 (en) Semiconductor device and method for manufacturing the semiconductor device
US20140077255A1 (en) Semiconductor device
JP2007053226A (ja) 半導体装置およびその製造方法
US20160307884A1 (en) Semiconductor Device Comprising Electrostatic Discharge Protection Structure
US8618576B1 (en) Semiconductor device with back side metal structure
US9960269B2 (en) Semiconductor device and method of manufacturing the same
CN111564488B (zh) 半导体装置及其制造方法
TWI678728B (zh) 半導體裝置及其製造方法
CN204011431U (zh) 功率半导体器件
CN204011429U (zh) 功率半导体器件
JP2016048735A (ja) 半導体装置および半導体装置の製造方法
JP4876418B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160620

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160628

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20160928

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20161125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170131

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170829