JPH0478169B2 - - Google Patents

Info

Publication number
JPH0478169B2
JPH0478169B2 JP59234989A JP23498984A JPH0478169B2 JP H0478169 B2 JPH0478169 B2 JP H0478169B2 JP 59234989 A JP59234989 A JP 59234989A JP 23498984 A JP23498984 A JP 23498984A JP H0478169 B2 JPH0478169 B2 JP H0478169B2
Authority
JP
Japan
Prior art keywords
layer
electrode
emitter
collector
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP59234989A
Other languages
English (en)
Other versions
JPS61114574A (ja
Inventor
Susumu Murakami
Teruyuki Kagami
Tsutomu Yao
Masaaki Takahashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP59234989A priority Critical patent/JPS61114574A/ja
Priority to US06/795,464 priority patent/US4691223A/en
Priority to EP85114227A priority patent/EP0181002B1/en
Priority to DE8585114227T priority patent/DE3577949D1/de
Publication of JPS61114574A publication Critical patent/JPS61114574A/ja
Publication of JPH0478169B2 publication Critical patent/JPH0478169B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/905—Plural dram cells share common contact or common trench

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)
  • Thyristors (AREA)
  • Formation Of Insulating Films (AREA)

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特に少くともnpn
またはpnpの３層トランジスタ構造を有する半導
体基体の高耐圧化、高信頼性化された表面安定化
膜構造に関する。
〔発明の背景〕
従来、半導体装置の高耐圧化の方法として、例
えば特公昭52−24833号公報に示されるように、
半導体基体のpn接合露出端上の絶縁膜表面にお
いて、ｐ型、ｎ型半導体層に接する電極の間に抵
抗材料シートを被着するものが知られている。ま
た、他の例として、IEEE Electron Device
Letters，VOL.EDL−２，No.9，213（1981年）
におけるF.A.SELIMによる“High−Voltage，
Large−Area Planar Devices”と題する文献に
おいても特公昭52−24833号公報に開示されてい
るものと同様の構造で抵抗材料シートとして半絶
縁性（高抵抗）多結晶シリコン膜（SIPOS）を
用いてpn2層ダイオード構造の半導体基体におけ
る高耐圧化を図つている。しかし、これらの技術
はpn接合が一つだけのダイオードの場合であり、
npnまたはpnpのトランジスタ構造でのエミツ
タ・コレクタ間耐圧の問題を認識していない。即
ち、トランジスタのコレクタ・ベース両層間に上
記従来技術を適用すると、コレクタ・ベース間耐
圧は向上するが、エミツタ・コレクタ間縁層の第
１の層と第２の層との間に形成されるpn接合上
までの略全面を被う第２の電極と、 絶縁層を貫通して第４の層に接触する第３の電
極と、 絶縁層上の少なくも第１の層上に設けられ一端
が第２の電極に他端が第３の電極にそれぞれ電気
的に接続された抵抗材料シートとを設けることに
ある。
〔発明の実施例〕
以下、本発明を図面を用いて詳細に説明する。
第１図は本発明を説明するに必要な従来技術と
本発明との中間に位置する技術を適用した半導体
装置を示すもので、第１図ａはその一表面からみ
た平面パターン図、第１図ｂ，ｃはそれぞれ第１
図ａにおけるＡ−Ａ切断部、Ｂ−Ｂ切断部の断面
図である。
１００は半導体基体で、その上下主表面間にｎ
＋エミツタ層１、表面で不純物濃度が高く、内部
に向うにつれて不純物濃度が低くなつているｐベ
ース層２、高抵抗ｎコレクタ層３、ｎ＋コレクタ
層４、ｎ＋チヤネルカツト層５を有している。６
はｎ＋エミツタ層１と接触しているエミツタ電
極、７はｐベース層２と接触しているベース電
極、８はｎ＋コレクタ層４と接触しているコレク
タ電極、９はｎ＋チヤネルカツト層５と接触して
いるチヤネルカツト電極、１０はSiO2膜、PSG
膜、Si3N4膜等の如き絶縁膜である。１１は絶縁
膜１０上に設けた高抵抗の酸素を含むアモルフア
スシリコン膜（OCAS）であり、第１図ｂ，ｃに
示すようにエミツタ電極６、チヤネルカツト電極
９を介してｎ＋エミツタ層１と高抵抗ｎコレクタ
層３を連結しており、第１図ａ，ｂに示すように
ベース電極７とは接触していない。尚、第１図ａ
は平面図であるが、各電極６，７，９にはハツチ
ングを施し、OCAS１１には点を付けてある。
このような構成からなる半導体装置の動作を第
２図を用いて説明する。第２図ａは第２図ｂに示
す要部断面各部の電位を示している。第２図の符
号のうち第１図と同様のものは説明を省略する。
先ず、ベース・コレクタ間耐圧BVCBOが向上す
る理由について説明する。エミツタ電極６とコレ
クタ電極８との間にエミツタ電極がアースとなる
ようエミツタ・コレクタ間電圧VCEを印加する。
そうするとOCAS１１中にリーク電流が流れ、エ
ミツタ電極６とチヤネルカツト電極９間の位置ｘ
におけるOCAS１１中の電位VSは両電極６，９
の端部位置をx2，x1とすると略次のように近似で
きる。
VS＝VCE（１−ｘ−x1／x2−x1） …(1) ただし、ｘ＞x1 OCAS１１中の電位によりｎコレクタ層３、ｐ
ベース層２が反転する場合のしきい値電圧をそれ
ぞれVtho，Vthpとする。OCAS１１の電位がｎコ
レクタ層３表面に印加される実効的な電圧ΔVoは
VS−VCE＜０であり、｜ΔVo｜＞｜Vtho｜となる
ところでｎコレクタ層３表面は空乏化される。
OCAS１１がない場合には、電位VSが与えられ
ないから、ｎコレクタ層３表面ではエミツタ・コ
レクタ間電圧VCEで空乏化されるだけであり、従
つてOCAS１１を設けることによつて、ｎコレク
タ層３表面では、電位VSのためにより空乏層DL
は拡がり、表面電界が緩和されて高耐圧化が可能
となる。
一方、ｐベース層２の表面側では、OCAS１１
の電位がｐベース層２の表面に印加される実効的
な電圧ΔVpはｎ＋エミツタ層１とｐベース層２か
らなるpn接合の内蔵電位Vbiを無視して考えると、
VS＞０であり、VS＞Vthpとなるところでｐベー
ス層２表面は空乏化する。たとえばｐベース層２
を拡散で形成すると選択的にデポジシヨンされた
場所は不純物濃度が高く、半導体基体１００内部
もしくは横方向にいくに従つて不純物濃度は低下
する。たとえば不純物濃度はガウス分布している
とすると の如くなる。
ここでQOは最初に表面にデポジシヨンされた
不純物の総量である。Ｄは拡散定数でありｙは拡
散距離である。
また、しきい値電圧Vthpは不純物濃度の関数で
あり、(3)式で略近似される。
Vthp＝VFB＋2φFP＋√2εSεOqNA
（2φFP）／CO…(3) ここでVFBはフラツトバンド電圧、FPはフエル
ミポテンシヤル、εS，εOはそれぞれシリコン、真
空の比誘電率である。ｑは素電荷、NAはｐベー
ス層２表面の不純物濃度、COはOCAS１１の下地
の絶縁膜１０の単位面積あたりの容量である。第
２図ａに近似的なVthpを示したが、不純物濃度が
高いところでVthpは高くなつている。
ここでVthp＞VSとなつているｐベース層２表面
は蓄積型となつており、OCAS１１の電位VSの
影響を全く受けず、エミツタ・コレクタ間電圧
VCEを印加しても中性領域のままである。従つ
て、ｐベース層２の表面不純物濃度が高いところ
があればnpnタランジスタはパンチスルー降伏は
起きない。たとえば、NA＝１×1019／cm3、絶縁
膜１０がSiO2であつて厚さが1.5μｍあればVFB
0Vと仮定するとVthp 1100Vとなり、容易に反転
は生じない。
以上により、OCAS１１によりベース・コレク
タ間耐圧BVCBOの向上することは明らかである。
次に、エミツタ・コレクタ間耐圧の向上につい
て説明する。
エミツタ・コレクタ間耐圧BVCEOはトランジス
タ作用の影響を受け、次式で示される。
ここでｎは２〜５の値の定数、hFEはエミツタ
接地の電流増幅率である。
電流増幅率hFEはコレクタ電流ICによつて変化
し、第３図に示すような関係がある。即ち、コレ
クタ電流ICが小さければ電流増幅率hFEは小さく、
コレクタ電流ICの増大に伴い大きくなり、ある値
IC＊で最大値hFEnaxをとる。
第１図のトランジスタのコレクタ電流IC1は次
式のようになる。
IC1＝（１＋hFE1）ICBO1＋IS1 …(5) ここで、ICBO1はベース・コレクタ接合でのリー
ク電流、IS1はOCAS１１を流れるリーク電流であ
る。
さて、第４図は、従来の考えに従つて、
SIPOS１１をベース電極７とチヤネルカツト電
極９を介してベース・コレクタ接合に跨つて設け
たトランジスタであり、ベース・コレクタ接合で
のリーク電流、SPOS１１を流れるリーク電流を
ICBO2，IS2とすると、このトランジスタのコレクタ
電流IC2は下式で示される。尚第４図中、第１図
に示すものと同一物、相当物に同一符号を付けて
いる。
IC2＝（１＋hFE2）ICBO2＋hFE2・IS2 …(6) (5)式、(6)式で、ICBO1＝ICBO2，IS1＝IS2とすると、
従来の考えに従つたトランジスタではリーク電流
IS2がベース電流となるのでIC2＞IC1であると考え
られる。
そこで、確実にIC2＞IC1であるかどうか確認す
る。
第３図より IC2＝IC1＋ΔIC …(7) hFE2＝hFE1＋ΔhFE …(8) としてΔhFEがどのようなものか(5)〜(8)式を用い
て求めると次式で表わされる。
ΔhFE＝ΔIC＋IS1（１−hFE1）／ICBO1＋IS1＞０…(9
) 電流増幅率hFE＜１であり、(9)式は、ΔhFEが正
の値を持つていることを示しているのでIC2＞IC1
とみたのは正しく、また、hFE2＞hFE1であること
は疑いがない。
さて、(4)式に電流増幅率hFE1，hFE2を代入する
と、 BVCBO1＝BVCBO2とするとBVCEO1＞BVCEO2とな
り、第１図によれば、コレクタ・ベース間耐圧
BVCBOとともにコレクタ・エミツタ間耐圧BVCBO
も高くできることが分かる。
以上述べたように、ISすなわちOCAS１１を流
れるリーク電流がトランジスタ作用をもたらすベ
ース電流となる第４図のトランジスタではベー
ス・コレクタ間耐圧BVCBOは高くなつても、エミ
ツタ・コレクタ間耐圧BVCEOはかえつて低下して
しまうという問題を生じる。これに対し、第１図
ではOCAS１１がベース電極７と接触せず、エミ
ツタ電極６とチヤネルカツト電極９とに直結する
構造となつているのでOCAS１１を流れるリーク
電流ISが引き起こすトランジスタ作用によるエミ
ツタ・コレクタ間耐圧BVCEOの低下は防止でき
る。
第５図は、第１図の変形例を示し、第５図ａ，
ｂはそれぞれ第１図ｂ，ｃに相当する。
第５図に示す符号１〜１１は第１図に示すもの
と同一物を示すが、半導体基体２００のｐベース
層２の表面に選択的に高不純物濃度のｐ＋層１２
が挿入されているところに特徴がある。通常ｐベ
ース層２を選択拡散で形成すれば表面で不純物濃
度が高く、内部に向うにつれて不純物濃度は低く
なるが、エミツタ・ベース間耐圧を高くしたり、
トランジスタの動作状態すなわちオン・オフ特性
を良好なものにするためにはｐベース層２の不純
物濃度は低い方が良い場合がある。つまりエミツ
タ・ベース間のpn接合で絶縁膜１０と接するｐ
ベース層２の不純物濃度を低くするとエミツタ・
ベース間耐圧BVEBOは高くでき、ｎ＋エミツタ層
１直下でのｐベース層２の不純物濃度を低くする
と特に大電流のICのところでのhFEの増大をもた
らしスイツチング性能を良くする場合がある。と
ころが、ｐベース層２の表面ではnpnトランジス
タがパンチスルー降伏を起こさないようできるだ
け不純物濃度は高くする方が良い。
したがつて第５図に示したように内部では不純
物濃度を低くし、表面の一部のみ高くするｐ＋層
１２を付加すればベース・コレクタ間耐圧BVCBO
は一層高くなつて本発明の特長はさらに発揮でき
る。
第６図は本発明の第１実施例で、第６図ａ，ｂ
はそれぞれ第５図ａ，ｂに対応しており、符号の
意味は第５図と同じである。
第６図と第５図との相違点は半導体基体３００
上のｎエミツタ電極６がｐベース層２とｎコレク
タ層３からなるpn接合が絶縁膜１０と接触して
いる部分を越えて、チヤネルカツト電極９側に近
づけ該pn接合全体をエミツタ電極６で覆つてい
ることである。第６図においてエミツタ・コレク
タ両電極６，８間に電圧VCEを印加しても、ｎ＋
エミツタ層１とｐベース層２からなるpn接合に
加わる電圧は略エミツタ・ベース接合の内蔵電位
Vbi程度でありエミツタ電極６とｐベース層２と
の間で考えられる電界効果作用による第２図で説
明したｐベース層２表面の反転現象もしくは空乏
化現象を伴うことはなく、したがつてnpnトラン
ジスタにおいてｐベース層２のパンチスルーによ
る耐圧低下は防止できる。第６図で示した高不純
物濃度のｐ＋層１２は原理的にはなくてもさしつ
かえないがあれば一層耐圧向上、信頼性向上に寄
与するものである。
次に発明者等の実験結果により、本発明のよる
構造がエミツタ・コレクタ間耐圧VCEOの高耐圧化
に効果があることを説明する。
第７図は本発明の第６図に示した構造と第４図
に示した構造を有するトランジスタのエミツタ・
コレクタ間耐圧BVCEO、ベース・コレクタ間耐圧
BVCBOを示したものである。本発明に用いる
OCASの形成には常圧の下でベルジヤーの内に置
いたサセプタ上に試料をのせて、亜酸化窒素N2
ＯとモノシランSiH4を熱分解することによつて、
基板温度が650℃で成長させたものである。その
ときの原料ガス比（γ＝N2Ｏ／SiH4）と耐圧の
関係をみたものである。第４図、第６図に示した
トランジスタのｎコレクタ層３の抵抗率は36Ω・
cmである。
第７図が示すようにベース・コレクタ間耐圧
BVCBOは曲線Ａが示すように、第４図、第６図の
トランジスタとも変わらないが、第４図のトラン
ジスタでは曲線Ｂで示すようにγの値が小さいと
SIPOS１１の抵抗が下がり、OCAS１１を流れる
リーク電流ISが多くなり、リーク電流ISによつて
もたらされるトランジスタ作用によつてエミツ
タ・コレクタ間耐圧BVCEOは大きく低下する。こ
のことは(4)，(6)式及び第４図を用いて詳細に説明
したのでここでは省略する。本発明によれば曲線
ｃで示すようにエミツタ・コレクタ間耐圧BVCEO
はリーク電流ISによるトランジスタ作用による耐
圧低下を起こさず、シリコン内部で決定されるエ
ミツタ・コレクタ間耐圧BVCEOとなり、各γに対
するエミツタ・コレクタ間耐圧BVCEOとベース・
コレクタ間耐圧BVCBOの割合は略等しくおおよそ
BVCEO／BVCBO＝0.8となつた。この結果、本発明
によればベース・コレクタ間耐圧BVCBO、エミツ
タ・コレクタ間耐圧はBVCEOともに高くなる優れ
た特徴を発揮できることが理解されよう。
次に本発明をサイリスタに適用した例について
述べる。
第８図はアノード側エミツタ接合が短絡されて
いるゲートターンオフサイリスタ（GTO）に適
用した本発明の第２実施例であり、第８図ａはカ
ソード側からみた平面電極パターン、同図ｂはａ
におけるＣ−Ｃ部断面図である。
第８図において半導体基体４００はpnpn4層構
造で、櫛歯状のｎ＋エミツタ層２１、ｐベース層
２２、ｎベース層２３、ｐエミツタ層２４、ｎ＋
短絡層２５及びｐ＋層３２を有し、ｎ＋エミツタ
層２１にカソード電極２６、ｐベース層２２にゲ
ート電極２７、ｐエミツタ層２４とｎ＋短絡層２
５にアノード電極２８がそれぞれ設けられてい
る。その他の符号は第１図に記載したものと同様
である。OCAS１１はチヤネルカツト電極９を介
してｎベース層２３と接続されている。これは、
ｎベース層２３がｎ＋短絡層２５を介してｐエミ
ツタ層２４、アノード電極２８と実質的に等電位
となるためである。
第８図の構成からなるGTOの阻止状態の動作
について説明する。
ゲート電極２７を開放にしたまま、アノード電
極２８が正、カソード電極２６が負になるようア
ノード電圧VAKを印加する。ｎ＋短絡層２５、ｎ
ベース層２３及びｎ＋チヤネルカツト層５は同導
電形のｎ＋nn＋接合になつており、阻止状態つ
まり少数キヤリヤがｎ＋エミツタ層２１、ｐエミ
ツタ層２４からｐベース層２２、ｎベース層２３
に注入されない状態においては上記ｎ＋nn＋接
合は略々等電位となる。言い換えればアノード電
極２８とチヤネルカツト９とは同電位である訳で
アノード電圧VAKはチヤネルカツト９とカソード
電極２６間に印加されていると考えてよい。その
ようなアノード電圧VAKが印加されていると
OCAS１１を流れるリーク電流ISはチヤネルカツ
ト電極９からカソード電極２６へ流れ込みゲート
電極２７へ流れ込むことはない。従つてｎ＋エミ
ツタ層２１、ｐベース層２２及びｎベース層２３
からなるnpnトランジスタ部はリーク電流ISによ
つては動作しないので、第１図のところで詳細に
説明したようにnpnトランジスタ作用による耐圧
低下を起こさないことは明らかである。また、ア
ノード、カソード両電極２８，２６間に立上り
dv／dtの急峻な電圧が加わつた時、リーク電流IS
はカソード電極２６へ直接流れ込むため、リーク
電流ISによつて誤点弧を起すことはない。ター
ン・オン、ターン・オフ時にゲート・カソード両
電極２７，２６間に加えられるゲート信号は
OCAS１１を介して流れることはないので、ター
ン・オン、ターン・オフ両特性は低下しいない。
第９図は他のサイリスタに本発明を適用した第
３実施例について示す。この応用例ではユニサー
フエス型のサイリスタを例にしている。第９図ａ
はカソード電極２６がある面からみた平面パター
ン、ｂ及びｃはそれぞれａのＤ−Ｄ部断面、Ｅ−
Ｅ部断面を示す。
第９図において半導体基体５００はｐエミツタ
層２４がカソード面に露出しその部分とOCAS１
１が第２のアノード電極８２により接続されてい
る。他の符号は第８図に記載したものと同様であ
る。
第９図に示した実施例の動作について説明す
る。
ゲート電極２７を開放にしておき、アノード電
極２８が正、カソード電極２６が負となるアノー
ド電圧VAK1が印加された場合、すなわちこのサ
イリスタに順方向に電圧が印加された阻止状態に
ついてみると、VAK1はｐベース層２２とｎベー
ス層２３からなるpn接合J2に印加されており空乏
層はpn接合J2から主にｎベース層２３へと拡が
る。第２のアノード電極８２の端部８２aを上表
面でｐエミツタ層２４とｎベース層２３からなる
pn接合J1の露出端を跨ぐように形成しておけば第
２のアノード電極８２はフイールド・プレートと
して働き、上記空乏層は第２のアノード電極８２
の端部８２aを超えることはなく、ｐベース層２
２、ｎベース層２３及びｐエミツタ層２４からな
るpnp部がパンチスルーすることはない。しかも
本発明のこれまでの実施例で説明したのと同様
に、OCAS１１は第２のアノード電極８２とカソ
ード電極２６とに直結しており、ゲート電極２７
と接触していないことから、OCAS１１を流れる
リーク電流ISがｎ＋エミツタ層２１、ｐベース層
２２及びｎベース層２３からなるnpnトランジス
タ作用を引き起こさないので、理想的なnpnトラ
ンジスタ部の耐圧を確保できる。また、アノード
電極８２が負、カソード電極２６が正となるよう
なアノード電圧VAK2が印加されている場合、即
ちこのサイリスタに逆方向に電圧が印加された阻
止状態でも順方向での阻止状態で説明したのと同
様の効果があり、本発明は順方向および逆方向共
阻止できるサイリスタに適用できることが明白で
ある。
第１０図は第９図に示した順方向、逆方向共に
阻止能力を持つユニサーフエス型サイリスタの変
形になる第４実施例を示す。第９図ａはカソード
側平面パターン、ｂ，ｃはそれぞれａのＦ−Ｆ，
Ｇ−Ｇ両断面部を示している。
第９図に示した実施例と大きく異なるところは
半導体基体６００がｎベース層２３の表面におい
てpn接合J1，J2からほぼ等距離に位置する箇所に
ｎ＋チヤネルカツト層５を設けていることであ
る。またこのｎ＋チヤネルカツト層５の上の絶縁
膜１０の一部に開孔部１００が設けられOCAS１
１とｎ＋チヤネルカツト層５が接触していること
である。尚、第９図に示したものと同一物には同
一符号を付けてある。
第１０図に示したサイリスタにおける動作につ
いて説明をする。まず、順阻止状態、即ちゲート
電極２７を開放したままアノード電極２８が正、
カソード電極２６が負となるアノード電圧VAK1
が印加されている場合について説明する。pn接
合J1は順バイアス、pn接合J2は逆バイアスされて
おり、ｐエミツタ層２４、ｎベース層２３、ｎ＋
チヤネルカツト層５からなるpnn＋構造でのｐエ
ミツタ層２４とｎ＋チヤネルカツト層５間の電位
差はJ1接合におけるpn接合部での内蔵電位Vbi
（0.7V）であり、アノード電圧VAK1はほとんどpn
接合J2に印加されているとしてよい。このことを
言い換えると、アノード電圧VAK1はｐベース層
２２、ｎベース層２３、ｎ＋チヤネルカツト層５
からなるpnn＋ダイオード部に逆バイアスされて
いるとみなすことができ、実質的にｐエミツタ層
２４とｎ＋チヤネルカツト層５の間に位置するｎ
ベース層２３の表面は空乏層とはならず中性領域
となつている。この中性領域となる表面のｎベー
ス幅は広くしておけば横方向でのpnpトランジス
タ部の電流増幅率は小さくすることができるの
で、ｎ＋チヤネルカツト層５とｎ＋エミツタ層２
１の間でOCAS１１中をリーク電流ISが流れても
横方向でのpnpトランジスタ作用による耐圧低下
を防止することができる。また第１図に説明した
ような本発明の効果は第１０図に示しているよう
に、OCAS１１を流れるリーク電流ISがｐベース
層２２を通過しないのでnpnトランジスタ動作に
よる耐圧低下がリーク電流ISによつて加速されな
いことは明白である。また、アノード電極２８が
負、カソード電極２６が正となるようなアノード
電圧VAK2が印加されている場合、すなわちこの
サイリスタに逆方向に電圧が印加された逆阻止状
態においては逆バイアス接合がpn接合J1であるだ
けで、順阻止状態における動作と同様の効果があ
る。
第１１図は第１０図に示したサイリスタの変形
による第５実施例で、第１１図ａはカソード側平
面パターン、ｂ，ｃはそれぞれａのＨ−Ｈ断面
部、Ｉ−Ｉ断面部を示している。半導体基体７０
０のｎ＋チヤネルカツト層５にチヤネルカツト電
極９が接触している。またチヤネルカツト電極９
は第２のアノード電極８２と接触しているOCAS
１１とカソード電極と接触しているOCAS１１と
にそれぞれ接している点が第１０図の実施例と異
なつている。基本的な動作については第１０図で
説明したのと同様であるのでここでは詳細は略す
が、第２アノード電極８２とカソード電極２６の
ほぼ中間の距離に位置するOCAS１１の電位をｎ
＋チヤネルカツト層５と同一するものでｎ＋エミ
ツタ電極２６、ゲート電極２７、第２アノード電
極８２の形成方法と同じに行えるという利点があ
る。
第１２図は双方向サイリスタに適用した第６実
施例で、第１２図ａ，ｂは第１図ｂ，ｃに相当す
る。
半導体基体８００はｎ＋エミツタ層４１、ｐベ
ース層４２、ｎベース層４３、ｐエミツタ層４
４、第２のｎ＋エミツタ層４５、ｎ＋補助エミツ
タ層４６を有し、ｎ＋エミツタ層４１とｐベース
層４２にT1電極４７、ｐエミツタ層４４と第２
のｎ＋エミツタ層４５にT2電極４８、ｐベース
層４２とｎ＋補助エミツタ層４６にゲート電極４
９が設けられ、ｐエミツタ層４４は上主表面に露
出して第２のT2電極５０が設けられている。半
導体基体８００の上主表面で各電極が設けられて
いない部分は絶縁膜１０で覆われている。そし
て、T1電極４７と第２のT2電極５０の間の絶縁
膜１０上に本発明に従つてOCAS１１が設けられ
ている。
第１２図の双方向サイリスタはユニサーフエイ
ス・センターゲート構造であり、pn接合J1，J2で
順逆両方向の電圧をそれぞれ阻止する。OCAS１
１はｐベース層４２、ｎベース層４３、ｐエミツ
タ層４４のpnp3層間に跨つて設けられているか
ら、T1電極４７とT2電極４８の間にいずれが正
電位となる電圧が加わつても、OCAS１１を流れ
るリーク電流ISのトランジスタ作用に伴う耐圧低
下の問題は生じない。また、第８図に示す実施例
で説明したのと同様な理由により、立上りdv／
dtの急峻な電圧が加わつても誤点弧することはな
い。
以上説明したように、本発明はトランジスタ、
サイリスタ、ゲートターンオフサイリスタ、双方
向サイリスタ等制御電極が設けられる半導体基体
がpnpまたはnpnの３層以上の各種の半導体装置
に適用できるものであり、実施例における導電型
を反転させたものにも適用が可能である。
抵抗材料シートとして、実施例ではOCASを挙
げたが、その他、半絶縁性のSIPOS等、抵抗材
料ならなんでも良い。
以上、本発明によれば高耐圧が得られることに
ついて説明したが、高温逆バイアス寿命試験によ
り、耐圧、リーク電流、電流増幅率等の特性値の
安定性をみたが、大きな変動はみられず、また、
プレツシヤークツカー試験や高温高湿放置試験に
より耐湿性の変化をみたが特性変化はみられず、
信頼性の高いものであることが認められた。
〔発明の効果〕
以上説明したように、本発明によれば、高耐圧
化、高信頼化を図ることができる半導体装置を得
ることができる。
【図面の簡単な説明】
第１図は従来技術と本発明との中間に位置する
技術を適用した半導体装置を示す概略図、第２
図、第３図は第１図に示す半導体装置の動作の説
明図、第４図は従来技術に従つて作つたトランジ
スタを示す概略断面図、第５図は第１図に示す半
導体装置の変形例を示す概略断面図、第６図は本
発明の第１実施例を示す概略断面図、第７図は第
６図に示す半導体装置の効果を説明する図、第８
図〜第１２図はそれぞれ本発明の第２実施例〜第
６実施例を示す概略図である。 １……ｎ＋エミツタ層、２……ｐベース層、３
……ｎコレクタ層、４……ｎ＋コレクタ層、５…
…ｎ＋チヤネルカツト層、６……エミツタ電極、
７……ベース電極、８……コレクタ電極、９……
チヤネルカツト電極、１０……絶縁膜、１１……
酸素を含むアモルフアスシリコン膜。

Claims (1)

  1. 【特許請求の範囲】 １ 少なくとも１個の主表面を有し、主表面に隣
    接する一方導電型の第１の層、主表面から第１の
    層内に延びる第１の層より高不純物濃度を有する
    他方導電型の第２の層、主表面から第２の層内に
    延びる第２の層より高不純物濃度を有する一方導
    電型の第３の層、第２の層から離れて主表面から
    第１の層内に延びる第１の層より高不純物濃度を
    有する第４の層を有する半導体基体と、 半導体基体の主表面上に形成した絶縁層と、 絶縁層を貫通して第２の層に接触する第１の電
    極と、 絶縁層を貫通して第３の層に接触すると共に絶
    縁層の第１の層と第２の層との間に形成される
    pn接合上までの略全面を被う第２の電極と、 絶縁層を貫通して第４の層に接触する第３の電
    極と、 絶縁層上の少なくも第１の層上に設けられ一端
    が第２の電極に他端が第３の電極にそれぞれ電気
    的に接続された抵抗材料シートとを具備すること
    を特徴とする半導体装置。 ２ 特許請求の範囲第１項において、第４の層が
    一方導電型を有し、第３の電極は絶縁層上を第１
    の層上まで延びていることを特徴とする半導体装
    置。 ３ 特許請求の範囲第１項において、第４の層が
    他方導電型を有し、第３の電極は絶縁層上を第１
    の層上まで延びていることを特徴とする半導体装
    置。
JP59234989A 1984-11-09 1984-11-09 半導体装置 Granted JPS61114574A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP59234989A JPS61114574A (ja) 1984-11-09 1984-11-09 半導体装置
US06/795,464 US4691223A (en) 1984-11-09 1985-11-06 Semiconductor device having high breakdown voltage
EP85114227A EP0181002B1 (en) 1984-11-09 1985-11-08 Semiconductor device having high breakdown voltage
DE8585114227T DE3577949D1 (de) 1984-11-09 1985-11-08 Halbleiterbauelement mit hoher durchschlagspannung.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59234989A JPS61114574A (ja) 1984-11-09 1984-11-09 半導体装置

Publications (2)

Publication Number Publication Date
JPS61114574A JPS61114574A (ja) 1986-06-02
JPH0478169B2 true JPH0478169B2 (ja) 1992-12-10

Family

ID=16979403

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59234989A Granted JPS61114574A (ja) 1984-11-09 1984-11-09 半導体装置

Country Status (4)

Country Link
US (1) US4691223A (ja)
EP (1) EP0181002B1 (ja)
JP (1) JPS61114574A (ja)
DE (1) DE3577949D1 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61158177A (ja) * 1984-12-28 1986-07-17 Toshiba Corp 半導体装置
DE3542166A1 (de) * 1985-11-29 1987-06-04 Telefunken Electronic Gmbh Halbleiterbauelement
JPS62199062A (ja) * 1986-02-27 1987-09-02 Toshiba Corp 半導体装置
US4962411A (en) * 1986-03-21 1990-10-09 Nippondenso Co., Ltd. Semiconductor device with current detecting function
JPH0654795B2 (ja) * 1986-04-07 1994-07-20 三菱電機株式会社 半導体集積回路装置及びその製造方法
US4918509A (en) * 1986-04-12 1990-04-17 Licentia Patent-Verwaltungs-Gmbh Gate turn-off thyristor
JPH061831B2 (ja) * 1986-07-08 1994-01-05 株式会社日立製作所 ゲ−トタ−ンオフサイリスタ
DE3855922T2 (de) * 1987-02-26 1998-01-02 Toshiba Kawasaki Kk An-Steuertechnik für Thyristor mit isolierter Steuerelektrode
US4901120A (en) * 1987-06-10 1990-02-13 Unitrode Corporation Structure for fast-recovery bipolar devices
USH665H (en) * 1987-10-19 1989-08-01 Bell Telephone Laboratories, Incorporated Resistive field shields for high voltage devices
US5072312A (en) * 1988-03-15 1991-12-10 Siemens Aktiengesellschaft Thyristor with high positive and negative blocking capability
JP2715399B2 (ja) * 1990-07-30 1998-02-18 株式会社デンソー 電力用半導体装置
US5637908A (en) * 1994-09-28 1997-06-10 Harris Corporation Structure and technique for tailoring effective resistivity of a SIPOS layer by patterning and control of dopant introduction
US5859465A (en) * 1996-10-15 1999-01-12 International Rectifier Corporation High voltage power schottky with aluminum barrier metal spaced from first diffused ring
JP5195186B2 (ja) * 2008-09-05 2013-05-08 三菱電機株式会社 半導体装置の製造方法
JP5750723B2 (ja) * 2011-03-28 2015-07-22 国立研究開発法人産業技術総合研究所 半導体デバイスの増幅率の電流変化に対する変化の抑制方法、光電変換素子および半導体デバイスの製造方法
US8679863B2 (en) 2012-03-15 2014-03-25 International Business Machines Corporation Fine tuning highly resistive substrate resistivity and structures thereof
WO2015097581A1 (en) * 2013-12-23 2015-07-02 Hkg Technologies Limited Power semiconductor devices having semi-insulating field plate
JP7354937B2 (ja) * 2020-06-16 2023-10-03 株式会社デンソー 半導体装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1539877A1 (de) * 1965-11-19 1969-12-11 Itt Ind Gmbh Deutsche Schaltbares Halbleiterbauelement
BE785747A (fr) * 1971-07-02 1973-01-02 Philips Nv Dispositif semiconducteur
US3890698A (en) * 1971-11-01 1975-06-24 Motorola Inc Field shaping layer for high voltage semiconductors
JPS5513426B2 (ja) * 1974-06-18 1980-04-09
GB2011178B (en) * 1977-12-15 1982-03-17 Philips Electronic Associated Fieldeffect devices
DE2944937A1 (de) * 1979-11-07 1981-06-04 Siemens AG, 1000 Berlin und 8000 München Halbleiterbauelement
JPS57160159A (en) * 1981-03-28 1982-10-02 Toshiba Corp High breakdown voltage planar type semiconductor device
DE3117804A1 (de) * 1981-05-06 1982-11-25 Robert Bosch Gmbh, 7000 Stuttgart "planare transistorstruktur"
JPS5939066A (ja) * 1982-08-27 1984-03-03 Hitachi Ltd 半導体集積回路

Also Published As

Publication number Publication date
DE3577949D1 (de) 1990-06-28
JPS61114574A (ja) 1986-06-02
EP0181002B1 (en) 1990-05-23
EP0181002A3 (en) 1988-09-21
US4691223A (en) 1987-09-01
EP0181002A2 (en) 1986-05-14

Similar Documents

Publication Publication Date Title
US4199774A (en) Monolithic semiconductor switching device
US4963951A (en) Lateral insulated gate bipolar transistors with improved latch-up immunity
JPH0478169B2 (ja)
US5202750A (en) MOS-gated thyristor
US4009483A (en) Implementation of surface sensitive semiconductor devices
US4345265A (en) MOS Power transistor with improved high-voltage capability
US4969028A (en) Gate enhanced rectifier
US5089864A (en) Insulated gate type semiconductor device
GB945249A (en) Improvements in semiconductor devices
US4989058A (en) Fast switching lateral insulated gate transistors
US4409606A (en) High breakdown voltage semiconductor device
US5631483A (en) Power device integrated structure with low saturation voltage
CN111048585B (zh) 一种含有背面槽型介质及浮空区的逆导型igbt
CA1252225A (en) Lateral insulated gate transistors with coupled anode and gate regions
US4611235A (en) Thyristor with turn-off FET
US5079607A (en) Mos type semiconductor device
US5587595A (en) Lateral field-effect-controlled semiconductor device on insulating substrate
EP0146181B1 (en) Semiconductor device comprising a combined bipolar-field effect transistor
EP0454201B1 (en) A semiconductor device comprising a thyristor
CN110911481B (zh) 一种含有浮空区及终止环的逆导型igbt
US6111278A (en) Power semiconductor devices having discontinuous emitter regions therein for inhibiting parasitic thyristor latch-up
JP3180875B2 (ja) 絶縁ゲート型サイリスタ
US4987469A (en) Lateral high-voltage transistor suitable for use in emitter followers
JP2988000B2 (ja) 絶縁ゲート型バイポーラトランジスタ
RU2037237C1 (ru) Транзистор с защитой от перенапряжений

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term