JPH08293565A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08293565A JPH08293565A JP12075295A JP12075295A JPH08293565A JP H08293565 A JPH08293565 A JP H08293565A JP 12075295 A JP12075295 A JP 12075295A JP 12075295 A JP12075295 A JP 12075295A JP H08293565 A JPH08293565 A JP H08293565A
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- film
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Abstract
(57)【要約】
【目的】ゲート絶縁膜をエッチングすることにバラツキ
の発生を抑止する構造の分割ゲートＭＦＳＦＥＴの形
成。 【構成】強誘電体であるＰＺＴ膜３の上に白金２を形成
してから、ゲートのパターニングを行い、ゲート絶縁膜
の一部に用いている白金５を絶縁するため酸化膜４を一
度全面に形成し、ゲート側面だけに残るようにエッチバ
ックを行い、ゲート電極となるポリシリコン１と白金２
と、ゲート側面の酸化膜４をマスクにイオン注入を行う
ことによりソース、ドレイン領域９、１０が形成され、
強誘電体形成時に厚さのバラツキの原因となるフィール
ド酸化膜８によるフィールド域とトランジスタ形成域の
段差部とゲート部の距離を大きく設定できる。
の発生を抑止する構造の分割ゲートＭＦＳＦＥＴの形
成。 【構成】強誘電体であるＰＺＴ膜３の上に白金２を形成
してから、ゲートのパターニングを行い、ゲート絶縁膜
の一部に用いている白金５を絶縁するため酸化膜４を一
度全面に形成し、ゲート側面だけに残るようにエッチバ
ックを行い、ゲート電極となるポリシリコン１と白金２
と、ゲート側面の酸化膜４をマスクにイオン注入を行う
ことによりソース、ドレイン領域９、１０が形成され、
強誘電体形成時に厚さのバラツキの原因となるフィール
ド酸化膜８によるフィールド域とトランジスタ形成域の
段差部とゲート部の距離を大きく設定できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に強誘電体と導体または半導体とをゲー
ト絶縁膜の一部に用いた電界効果トランジスタ（「ＦＥ
Ｔ」という）の分割ゲート構造の半導体装置及びその製
造方法に関する。
方法に関し、特に強誘電体と導体または半導体とをゲー
ト絶縁膜の一部に用いた電界効果トランジスタ（「ＦＥ
Ｔ」という）の分割ゲート構造の半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型電界効果トランジスタ
（metal oxide semiconductor field effect transisto
r、「ＭＯＳＦＥＴ」という）のゲート絶縁膜として強
誘電体を用いた電界効果トランジスタ（metal ferroele
ctric semiconductor field effect transistor、「Ｍ
ＦＳＦＥＴ」という）を不揮発性記憶装置のメモリセル
として用いたものが提案されている。
（metal oxide semiconductor field effect transisto
r、「ＭＯＳＦＥＴ」という）のゲート絶縁膜として強
誘電体を用いた電界効果トランジスタ（metal ferroele
ctric semiconductor field effect transistor、「Ｍ
ＦＳＦＥＴ」という）を不揮発性記憶装置のメモリセル
として用いたものが提案されている。
【０００３】図３に、従来のＭＦＳＦＥＴの構成の一例
を示す。
を示す。
【０００４】図３を参照して、シリコン基板上にゲート
絶縁膜である強誘電体膜３が形成され、その上にゲート
電極１が形成されＭＦＳ構造となっている。図３におい
て、ゲート絶縁膜部分は強誘電体単体の他に、強誘電体
と常誘電体の積層構造、あるいは強誘電体と常誘電体と
導電体との積層構造としてもよい。
絶縁膜である強誘電体膜３が形成され、その上にゲート
電極１が形成されＭＦＳ構造となっている。図３におい
て、ゲート絶縁膜部分は強誘電体単体の他に、強誘電体
と常誘電体の積層構造、あるいは強誘電体と常誘電体と
導電体との積層構造としてもよい。
【０００５】強誘電体は電圧を加えることにより分極を
起こすため、ゲート電極とシリコン基板、またはソース
領域９またはドレイン領域１０との間に電圧を加えるこ
とにより、ゲート絶縁膜の強誘電体膜３を分極させるこ
とができる。その際、分極の極性によりシリコン基板表
面に電荷が引きつけられたり、退けられたりするため、
ＭＦＳＦＥＴのしきい値電圧が変化する。
起こすため、ゲート電極とシリコン基板、またはソース
領域９またはドレイン領域１０との間に電圧を加えるこ
とにより、ゲート絶縁膜の強誘電体膜３を分極させるこ
とができる。その際、分極の極性によりシリコン基板表
面に電荷が引きつけられたり、退けられたりするため、
ＭＦＳＦＥＴのしきい値電圧が変化する。
【０００６】強誘電体膜３が分極した後に印加電圧を取
り除いても強誘電体の性質として残留分極が残り、しき
い値電圧が変化したままとなる。これを利用して、不揮
発性記憶装置を構成することができる。
り除いても強誘電体の性質として残留分極が残り、しき
い値電圧が変化したままとなる。これを利用して、不揮
発性記憶装置を構成することができる。
【０００７】図４にＭＦＳＦＥＴを用いた不揮発性記憶
装置の回路構成の一例を示す。なお、通常一のＭＦＳＦ
ＥＴを図５に示す記号にて表す。
装置の回路構成の一例を示す。なお、通常一のＭＦＳＦ
ＥＴを図５に示す記号にて表す。
【０００８】図４を参照して、ＭＦＳＦＥＴ４Ａ、４Ｂ
のゲートにはワード線ＷＬ１が、ＭＦＳＦＥＴ４Ｃ、４
Ｄのゲートにはワード線ＷＬ２がそれぞれ接続されてお
り、ＭＦＳＦＥＴ４Ａ、４Ｃのソースとドレインにはビ
ット線ＢＬ１、ＢＬ３が、ＭＦＳＦＥＴ４Ｂ、４Ｄのソ
ースとドレインにはビット線ＢＬ３、ＢＬ４がそれぞれ
接続されている。
のゲートにはワード線ＷＬ１が、ＭＦＳＦＥＴ４Ｃ、４
Ｄのゲートにはワード線ＷＬ２がそれぞれ接続されてお
り、ＭＦＳＦＥＴ４Ａ、４Ｃのソースとドレインにはビ
ット線ＢＬ１、ＢＬ３が、ＭＦＳＦＥＴ４Ｂ、４Ｄのソ
ースとドレインにはビット線ＢＬ３、ＢＬ４がそれぞれ
接続されている。
【０００９】ＭＦＳＦＥＴ４Ａに書き込みを行う場合ワ
ード線ＷＬ１に高電圧、ビット線ＢＬ１、ＢＬ３に低電
圧を印加するか、あるいはワード線ＷＬ１に低電圧、ビ
ット線ＢＬ１、ＢＬ３に高電圧を印加することにより２
方向の分極状態が書き込める。
ード線ＷＬ１に高電圧、ビット線ＢＬ１、ＢＬ３に低電
圧を印加するか、あるいはワード線ＷＬ１に低電圧、ビ
ット線ＢＬ１、ＢＬ３に高電圧を印加することにより２
方向の分極状態が書き込める。
【００１０】しかし、この構造では選択していないワー
ド線ＷＬ２の同じビット線ＢＬ１、ＢＬ３に接続された
ＭＦＳＦＥＴ４Ｃにも電圧がかかってしまう。
ド線ＷＬ２の同じビット線ＢＬ１、ＢＬ３に接続された
ＭＦＳＦＥＴ４Ｃにも電圧がかかってしまう。
【００１１】また、ワード線ＷＬ２を高電圧と低電圧の
中間の電位に設定することにより、ＭＦＳＦＥＴ４Ｃの
強誘電体にかかる電圧を書き込み時の電圧の半分程度に
小さくすることはできるが、この場合、分極状態を壊す
可能性がある。
中間の電位に設定することにより、ＭＦＳＦＥＴ４Ｃの
強誘電体にかかる電圧を書き込み時の電圧の半分程度に
小さくすることはできるが、この場合、分極状態を壊す
可能性がある。
【００１２】他のセルに書き込みをしている際に強誘電
体に電圧がかからないような従来のセル構造の一例とし
て、例えば特開平２−６４９９３号公報には、図６に示
すように、ＭＦＳＦＥＴ６ＣのソースとドレインにＭＯ
ＳＦＥＴ６Ｃ１と６Ｃ２のソース、またはドレインがそ
れぞれ接続されている。ＭＯＳＦＥＴ６Ｃ１と６Ｃ２の
ゲートはワード線ＷＬ１１、ＷＬ１２にそれぞれ接続さ
れている。
体に電圧がかからないような従来のセル構造の一例とし
て、例えば特開平２−６４９９３号公報には、図６に示
すように、ＭＦＳＦＥＴ６ＣのソースとドレインにＭＯ
ＳＦＥＴ６Ｃ１と６Ｃ２のソース、またはドレインがそ
れぞれ接続されている。ＭＯＳＦＥＴ６Ｃ１と６Ｃ２の
ゲートはワード線ＷＬ１１、ＷＬ１２にそれぞれ接続さ
れている。
【００１３】ビット線ＢＬ１に別のワード線のセルに書
き込むため電圧が加わっていても、ワード線ＷＬ１１に
より書き込み制御用ＭＯＳＦＥＴ６Ｃ１をオフ状態にす
ることによりＭＦＳＦＥＴ６Ｃの強誘電体に電圧がかか
らないようにできる。
き込むため電圧が加わっていても、ワード線ＷＬ１１に
より書き込み制御用ＭＯＳＦＥＴ６Ｃ１をオフ状態にす
ることによりＭＦＳＦＥＴ６Ｃの強誘電体に電圧がかか
らないようにできる。
【００１４】しかし、図６に示した構造では、ＭＦＳＦ
ＥＴの他にＭＯＳＦＥＴが必要であり（すなわち３トラ
ンジスタ／セル構造）、セル面積が大きくなってしま
い、不揮発性メモリの集積化には適さない。
ＥＴの他にＭＯＳＦＥＴが必要であり（すなわち３トラ
ンジスタ／セル構造）、セル面積が大きくなってしま
い、不揮発性メモリの集積化には適さない。
【００１５】書き込み制御用のＦＥＴをＭＦＳＦＥＴに
隣接させた構造として特開平５−３２６９７７号公報に
は、図７に示すように、チャネル領域を挟んでソース領
域９とドレイン領域１０が形成された面方位（１００）
のシリコン基板２３と、チャネル領域上に形成された強
誘電体ゲート膜２１と、強誘電体ゲート膜２１上に形成
されたゲート電極１５と、ゲート電極１５上に形成され
たゲート配線１６とからなるＭＦＳＦＥＴを備えてい
る。ソース及びドレイン領域９、１０の直上部にはフィ
ールド酸化膜８が設けられ、フィールド酸化膜８上には
酸化膜１７、１８が形成され、さらにＭＦＳＦＥＴのゲ
ート電極１５のドレイン領域１０側には酸化膜１７を介
して（すなわちゲート電極に隣接して）、導電性物質か
らなる書き込み用サイドウォール２０が半導体基板２３
に対して絶縁状態で形成されている。また、書き込み用
サイドウォール２０をゲート配線１６に接続してゲート
とした書き込み制御用のトランジスタ部（ＭＯＳＦＥ
Ｔ）が形成されている。同様にしてゲート電極１５のソ
ース９側には読み出し用サイドウォール１９が隣接して
設けられている。
隣接させた構造として特開平５−３２６９７７号公報に
は、図７に示すように、チャネル領域を挟んでソース領
域９とドレイン領域１０が形成された面方位（１００）
のシリコン基板２３と、チャネル領域上に形成された強
誘電体ゲート膜２１と、強誘電体ゲート膜２１上に形成
されたゲート電極１５と、ゲート電極１５上に形成され
たゲート配線１６とからなるＭＦＳＦＥＴを備えてい
る。ソース及びドレイン領域９、１０の直上部にはフィ
ールド酸化膜８が設けられ、フィールド酸化膜８上には
酸化膜１７、１８が形成され、さらにＭＦＳＦＥＴのゲ
ート電極１５のドレイン領域１０側には酸化膜１７を介
して（すなわちゲート電極に隣接して）、導電性物質か
らなる書き込み用サイドウォール２０が半導体基板２３
に対して絶縁状態で形成されている。また、書き込み用
サイドウォール２０をゲート配線１６に接続してゲート
とした書き込み制御用のトランジスタ部（ＭＯＳＦＥ
Ｔ）が形成されている。同様にしてゲート電極１５のソ
ース９側には読み出し用サイドウォール１９が隣接して
設けられている。
【００１６】
【発明が解決しようとする課題】しかしながら、この構
造ではＭＦＳＦＥＴのゲート部とドレイン領域１０の間
が書き込み制御用ＦＥＴとなっており、書き込み制御用
ＦＥＴの電流を多くするためにはゲート部とドレイン領
域の距離を短くしなければならない。
造ではＭＦＳＦＥＴのゲート部とドレイン領域１０の間
が書き込み制御用ＦＥＴとなっており、書き込み制御用
ＦＥＴの電流を多くするためにはゲート部とドレイン領
域の距離を短くしなければならない。
【００１７】また、ドレイン領域１０上にはフィールド
酸化膜８が形成されておりゲート部のシリコン面との間
に段差ができてしまう。
酸化膜８が形成されておりゲート部のシリコン面との間
に段差ができてしまう。
【００１８】この段差に強誘電体を形成する時、成膜法
の一つであるゾルゲル法では溶液をスピンコートするた
め、凹部があるとその形状や深さに依存して強誘電体の
厚さが変わるるため均一な膜ができず、ＭＦＳＦＥＴの
特性にバラツキが発生し、設計時に必要なマージンが大
きくなってしまう。
の一つであるゾルゲル法では溶液をスピンコートするた
め、凹部があるとその形状や深さに依存して強誘電体の
厚さが変わるるため均一な膜ができず、ＭＦＳＦＥＴの
特性にバラツキが発生し、設計時に必要なマージンが大
きくなってしまう。
【００１９】ところで、従来、例えば特開平５−３６９
８６号公報には、フローティングゲートを有するＭＯＳ
ＦＥＴと他のＭＯＳＦＥＴが分割ゲート（スプリット・
ゲート）構造で構成したものが提案されている。
８６号公報には、フローティングゲートを有するＭＯＳ
ＦＥＴと他のＭＯＳＦＥＴが分割ゲート（スプリット・
ゲート）構造で構成したものが提案されている。
【００２０】図８に、従来の分割ゲート構造の半導体装
置の製造方法の代表的な工程を工程順に示す。トランジ
スタ形成域上にゲート絶縁膜（酸化膜）６とフローティ
ングゲート１２を形成し（図８（Ａ）参照）、ゲート形
状にパターニングする。
置の製造方法の代表的な工程を工程順に示す。トランジ
スタ形成域上にゲート絶縁膜（酸化膜）６とフローティ
ングゲート１２を形成し（図８（Ａ）参照）、ゲート形
状にパターニングする。
【００２１】その上に、フローティングゲート１２上の
絶縁膜とともに、フローティングゲートを持つＦＥＴに
隣接して形成される他のＦＥＴのゲート絶縁膜となる酸
化膜１４を形成し、酸化膜１４の上に制御ゲート膜１３
を形成し、その上にレジスト１１を塗布しパターニング
し（図８（Ｂ）参照）、分割ゲート構造を作成している
（図８（Ｃ）参照）。図８（Ｃ）を参照して、フローテ
ィングゲート１２はドレイン領域１０に整合され、制御
ゲート１３はフローティングゲート１２の一縁部とソー
ス領域９及びドレイン領域１０とに整合されている。こ
の場合、フローティングゲート１２は酸化膜１４により
制御ゲート膜１３と絶縁される。
絶縁膜とともに、フローティングゲートを持つＦＥＴに
隣接して形成される他のＦＥＴのゲート絶縁膜となる酸
化膜１４を形成し、酸化膜１４の上に制御ゲート膜１３
を形成し、その上にレジスト１１を塗布しパターニング
し（図８（Ｂ）参照）、分割ゲート構造を作成している
（図８（Ｃ）参照）。図８（Ｃ）を参照して、フローテ
ィングゲート１２はドレイン領域１０に整合され、制御
ゲート１３はフローティングゲート１２の一縁部とソー
ス領域９及びドレイン領域１０とに整合されている。こ
の場合、フローティングゲート１２は酸化膜１４により
制御ゲート膜１３と絶縁される。
【００２２】図８の構造では、ゲートをマスクにソース
領域９、ドレイン領域１０が形成されるため、フィール
ド酸化膜の段差とゲートとの距離を、強誘電体成膜、特
に形状依存によるバラツキが現われない程度に設定する
ことができる。従って、このような分割ゲート構造を適
用した場合、書き込み制御用のＦＥＴとＭＦＳＦＥＴを
隣接させた構造においてフィールド酸化膜の段差とゲー
ト部とを離すことが可能であることが想定される。
領域９、ドレイン領域１０が形成されるため、フィール
ド酸化膜の段差とゲートとの距離を、強誘電体成膜、特
に形状依存によるバラツキが現われない程度に設定する
ことができる。従って、このような分割ゲート構造を適
用した場合、書き込み制御用のＦＥＴとＭＦＳＦＥＴを
隣接させた構造においてフィールド酸化膜の段差とゲー
ト部とを離すことが可能であることが想定される。
【００２３】一般に、ゲート絶縁膜に強誘電体が含まれ
る場合、強誘電体の形成温度が高いため（焼成時に高温
とされる）、強誘電体内の元素がまわりに拡散する。
る場合、強誘電体の形成温度が高いため（焼成時に高温
とされる）、強誘電体内の元素がまわりに拡散する。
【００２４】この拡散によりゲート酸化膜が汚染された
り、チャネル領域を汚染されることに起因した特性の劣
化を回避するための手段の一つとして、強誘電体の下に
拡散バリアとなる膜を付けておく方法がある。この場
合、バリア膜が存在する状態で強誘電体を形成すること
が必要とされるため、ゲート形状の加工は強誘電体膜の
形成後に行なわれる。
り、チャネル領域を汚染されることに起因した特性の劣
化を回避するための手段の一つとして、強誘電体の下に
拡散バリアとなる膜を付けておく方法がある。この場
合、バリア膜が存在する状態で強誘電体を形成すること
が必要とされるため、ゲート形状の加工は強誘電体膜の
形成後に行なわれる。
【００２５】しかしながら、図８に示す従来の製造方法
に従いＭＦＳＦＥＴの分割ゲートを構成しようとした場
合、強誘電体の形成後に酸化膜１４（図８のゲート絶縁
膜６、フローティングゲート１２の構成を、ＭＦＳＦＥ
Ｔに置き換えて考える）を形成すると、酸化膜１４がＭ
ＦＳＦＥＴのゲート下にも残るため、強誘電体に印加さ
れる電圧が減少し、分極させるのに大きな電圧が必要と
なり動作電圧や設計マージンが制限されるという問題が
発生することになる。
に従いＭＦＳＦＥＴの分割ゲートを構成しようとした場
合、強誘電体の形成後に酸化膜１４（図８のゲート絶縁
膜６、フローティングゲート１２の構成を、ＭＦＳＦＥ
Ｔに置き換えて考える）を形成すると、酸化膜１４がＭ
ＦＳＦＥＴのゲート下にも残るため、強誘電体に印加さ
れる電圧が減少し、分極させるのに大きな電圧が必要と
なり動作電圧や設計マージンが制限されるという問題が
発生することになる。
【００２６】また、強誘電体上に形成された酸化膜１４
をエッチングしようとすると、酸化膜全部をエッチング
する場合でも、あるいは一部残す場合でも、酸化膜１４
あるいは強誘電体の厚さにバラツキが生じてしまう。
をエッチングしようとすると、酸化膜全部をエッチング
する場合でも、あるいは一部残す場合でも、酸化膜１４
あるいは強誘電体の厚さにバラツキが生じてしまう。
【００２７】これにより、強誘電体にかかる電圧や電界
がばらついたり、分極する電圧など強誘電体特性にバラ
ツキが生じる。このため、設計マージンを大きくとらな
ければならなくなったり、歩留まりが安定しなくなった
りするという問題がある。
がばらついたり、分極する電圧など強誘電体特性にバラ
ツキが生じる。このため、設計マージンを大きくとらな
ければならなくなったり、歩留まりが安定しなくなった
りするという問題がある。
【００２８】従って、本発明の目的は、上記問題点を解
消し、強誘電体膜の特性バラツキを抑止したＭＦＳＦＥ
Ｔの分割ゲート構造を備えた半導体装置及びその製造方
法を提供することにある。
消し、強誘電体膜の特性バラツキを抑止したＭＦＳＦＥ
Ｔの分割ゲート構造を備えた半導体装置及びその製造方
法を提供することにある。
【００２９】
【課題を解決するための手段】前記目的を達成するため
本発明は、チャネル域により分離されたソース領域及び
ドレイン領域を有する基板と、前記チャネル上に形成さ
れた導体膜及び／又は半導体膜と、強誘電体膜との積層
構造を含むゲート強誘電体絶縁膜と、前記ゲート強誘電
体絶縁膜上に形成されたゲート電極と、からなる第１の
ＦＥＴと、前記第１のＦＥＴのゲート電極と電気的に接
続され、前記第１のＦＥＴと隣接して形成された第２の
ＦＥＴと、を備え、前記ゲート強誘電体絶縁膜内の導体
膜及び／又は半導体膜が前記ゲート電極と電気的に絶縁
されたことを特徴とする半導体装置を提供する。ゲート
強誘電体絶縁膜は強誘電体と導電性材料を含むものであ
れば、導体層、又は不純物をドープした半導体であって
もよく、さらに導体層と半導体層を積層した構造と強誘
電体とを積層したもので構成してもよい。
本発明は、チャネル域により分離されたソース領域及び
ドレイン領域を有する基板と、前記チャネル上に形成さ
れた導体膜及び／又は半導体膜と、強誘電体膜との積層
構造を含むゲート強誘電体絶縁膜と、前記ゲート強誘電
体絶縁膜上に形成されたゲート電極と、からなる第１の
ＦＥＴと、前記第１のＦＥＴのゲート電極と電気的に接
続され、前記第１のＦＥＴと隣接して形成された第２の
ＦＥＴと、を備え、前記ゲート強誘電体絶縁膜内の導体
膜及び／又は半導体膜が前記ゲート電極と電気的に絶縁
されたことを特徴とする半導体装置を提供する。ゲート
強誘電体絶縁膜は強誘電体と導電性材料を含むものであ
れば、導体層、又は不純物をドープした半導体であって
もよく、さらに導体層と半導体層を積層した構造と強誘
電体とを積層したもので構成してもよい。
【００３０】また、本発明は、チャネル域により分離さ
れたソース領域及びドレイン領域を有する基板と、前記
チャネル上に形成された導体膜及び／又は半導体膜と、
強誘電体膜と、絶縁体膜との積層構造を含むゲート強誘
電体絶縁膜と、前記ゲート強誘電体絶縁膜上に形成され
たゲート電極と、からなる第１のＦＥＴと、前記第１の
ＦＥＴのゲート電極と電気的に接続され、前記第１のＦ
ＥＴと隣接して形成された第２のＦＥＴと、を備え、前
記ゲート強誘電体絶縁膜内の導体膜及び／又は半導体膜
が前記ゲート電極と電気的に絶縁されたことを特徴とす
る半導体装置を提供する。
れたソース領域及びドレイン領域を有する基板と、前記
チャネル上に形成された導体膜及び／又は半導体膜と、
強誘電体膜と、絶縁体膜との積層構造を含むゲート強誘
電体絶縁膜と、前記ゲート強誘電体絶縁膜上に形成され
たゲート電極と、からなる第１のＦＥＴと、前記第１の
ＦＥＴのゲート電極と電気的に接続され、前記第１のＦ
ＥＴと隣接して形成された第２のＦＥＴと、を備え、前
記ゲート強誘電体絶縁膜内の導体膜及び／又は半導体膜
が前記ゲート電極と電気的に絶縁されたことを特徴とす
る半導体装置を提供する。
【００３１】さらに、本発明は、好ましくは、チャネル
域により分離されたソース領域及びドレイン領域を有す
る基板と、前記チャネル上に絶縁膜、第１の導体層、強
誘電体層が積層されてなるゲート強誘電体絶縁膜と、前
記ゲート強誘電体絶縁膜上に形成されたゲート電極から
なる第１のゲート部と、前記チャネル上において前記第
１のゲート部の側壁に設けられた絶縁層を介して前記第
１のゲート部と相隣る位置に設けられ、絶縁膜、ゲート
電極からなる第２のゲート部と、を備え、前記第１及び
第２のゲート部のゲート電極が互いに電気的に接続され
たことを特徴とする半導体装置を提供する。
域により分離されたソース領域及びドレイン領域を有す
る基板と、前記チャネル上に絶縁膜、第１の導体層、強
誘電体層が積層されてなるゲート強誘電体絶縁膜と、前
記ゲート強誘電体絶縁膜上に形成されたゲート電極から
なる第１のゲート部と、前記チャネル上において前記第
１のゲート部の側壁に設けられた絶縁層を介して前記第
１のゲート部と相隣る位置に設けられ、絶縁膜、ゲート
電極からなる第２のゲート部と、を備え、前記第１及び
第２のゲート部のゲート電極が互いに電気的に接続され
たことを特徴とする半導体装置を提供する。
【００３２】そして、本発明は、チャネル域により分離
されたソース領域及びドレイン領域を有する基板と、前
記チャネル上に第１の強誘電体層、第１の導体層、第２
の強誘電体層が積層されてなるゲート強誘電体絶縁膜
と、前記ゲート強誘電体絶縁膜上に形成されたゲート電
極からなる第１のゲート部と、前記チャネル上において
前記第１のゲート部の側壁に設けられた絶縁層を介して
前記第１のゲート部と相隣る位置に設けられ、絶縁膜、
ゲート電極からなる第２のゲート部と、を備え、前記第
１及び第２のゲート部のゲート電極が互いに電気的に接
続されたことを特徴とする半導体装置を提供する。
されたソース領域及びドレイン領域を有する基板と、前
記チャネル上に第１の強誘電体層、第１の導体層、第２
の強誘電体層が積層されてなるゲート強誘電体絶縁膜
と、前記ゲート強誘電体絶縁膜上に形成されたゲート電
極からなる第１のゲート部と、前記チャネル上において
前記第１のゲート部の側壁に設けられた絶縁層を介して
前記第１のゲート部と相隣る位置に設けられ、絶縁膜、
ゲート電極からなる第２のゲート部と、を備え、前記第
１及び第２のゲート部のゲート電極が互いに電気的に接
続されたことを特徴とする半導体装置を提供する。
【００３３】また、本発明は、(a)半導体基板上にフィ
ールド域、トランジスタ域を形成し、(b)導体膜及び／
又は半導体膜と強誘電体膜との積層構造からなるゲート
強誘電体絶縁膜を形成し、(c)該ゲート強誘電体絶縁膜
上に導体のエッチングストッパー膜を形成し、(d)該エ
ッチングストッパー膜と前記ゲート強誘電体絶縁膜をパ
ターニングしてゲート部を形成し、(e)前記ゲート部を
覆うように絶縁層を形成し、(f)エッチバックにより前
記ゲート部上部のエッチングストッパー膜とソース部と
ドレイン部とを露出させ、ゲート強誘電体絶縁膜内の導
体膜および半導体膜の側面に絶縁層を残し、(g)前記ゲ
ート部と隣接して形成する第２のＦＥＴのためのゲート
絶縁膜と導体膜を形成しパターニングして、分割ゲート
構造を形成することを特徴とする半導体装置の製造方法
を提供する。
ールド域、トランジスタ域を形成し、(b)導体膜及び／
又は半導体膜と強誘電体膜との積層構造からなるゲート
強誘電体絶縁膜を形成し、(c)該ゲート強誘電体絶縁膜
上に導体のエッチングストッパー膜を形成し、(d)該エ
ッチングストッパー膜と前記ゲート強誘電体絶縁膜をパ
ターニングしてゲート部を形成し、(e)前記ゲート部を
覆うように絶縁層を形成し、(f)エッチバックにより前
記ゲート部上部のエッチングストッパー膜とソース部と
ドレイン部とを露出させ、ゲート強誘電体絶縁膜内の導
体膜および半導体膜の側面に絶縁層を残し、(g)前記ゲ
ート部と隣接して形成する第２のＦＥＴのためのゲート
絶縁膜と導体膜を形成しパターニングして、分割ゲート
構造を形成することを特徴とする半導体装置の製造方法
を提供する。
【００３４】本発明においては、前記工程(b)におい
て、導体膜及び／又は半導体膜と、強誘電体膜と、絶縁
膜との積層構造からなるゲート強誘電体絶縁膜を形成し
てもよい。
て、導体膜及び／又は半導体膜と、強誘電体膜と、絶縁
膜との積層構造からなるゲート強誘電体絶縁膜を形成し
てもよい。
【００３５】本発明の製造方法においては、好ましく
は、(a)半導体基板上にフィールド域、トランジスタ域
を形成し、(b)絶縁層、第１の導体層、強誘電体層なる
積層構造のゲート強誘電体絶縁膜を形成し、(c)該ゲー
ト強誘電体絶縁膜上に導体のエッチングストッパー膜を
形成し、(d)該エッチングストッパー膜と前記ゲート強
誘電体絶縁膜をパターニングしてゲート部を形成し、
(e)前記ゲート部を覆うように絶縁層を形成し、(f)エッ
チバックにより前記ゲート部上部のエッチングストッパ
ー膜とソース部とドレイン部とを露出させ、前記ゲート
強誘電体絶縁膜内の導体膜の側面に絶縁層側壁を残し、
(g)前記ゲート部と隣接して形成する第２のＦＥＴのた
めのゲート絶縁膜と導体膜を形成しパターニングして、
分割ゲート構造を形成することを特徴とする。
は、(a)半導体基板上にフィールド域、トランジスタ域
を形成し、(b)絶縁層、第１の導体層、強誘電体層なる
積層構造のゲート強誘電体絶縁膜を形成し、(c)該ゲー
ト強誘電体絶縁膜上に導体のエッチングストッパー膜を
形成し、(d)該エッチングストッパー膜と前記ゲート強
誘電体絶縁膜をパターニングしてゲート部を形成し、
(e)前記ゲート部を覆うように絶縁層を形成し、(f)エッ
チバックにより前記ゲート部上部のエッチングストッパ
ー膜とソース部とドレイン部とを露出させ、前記ゲート
強誘電体絶縁膜内の導体膜の側面に絶縁層側壁を残し、
(g)前記ゲート部と隣接して形成する第２のＦＥＴのた
めのゲート絶縁膜と導体膜を形成しパターニングして、
分割ゲート構造を形成することを特徴とする。
【００３６】
【作用】本発明は分割ゲート構造を有するＭＦＳＦＥＴ
という全く新規な半導体装置を提供するもので、本発明
によれば、強誘電体をゲート絶縁膜として含むＦＥＴの
エッチングストッパー膜上に一度形成した絶縁膜（酸化
膜）は、エッチングストッパー膜までエッチバックする
ため、ゲート電極の下には残らず、ゲート強誘電体絶縁
膜以外の絶縁膜が形成されることはない。
という全く新規な半導体装置を提供するもので、本発明
によれば、強誘電体をゲート絶縁膜として含むＦＥＴの
エッチングストッパー膜上に一度形成した絶縁膜（酸化
膜）は、エッチングストッパー膜までエッチバックする
ため、ゲート電極の下には残らず、ゲート強誘電体絶縁
膜以外の絶縁膜が形成されることはない。
【００３７】また、ゲート強誘電体絶縁膜を形成してか
ら後はその上に導体のエッチングストッパー膜があるた
め、エッチングストッパー膜がエッチングされてもゲー
ト強誘電体絶縁膜の厚さは変化せず、またエッチングス
トッパー膜は導体のためエッチングされて厚さが変わっ
ても強誘電体にかかる電圧や電界、および強誘電体特性
が変わることはない。
ら後はその上に導体のエッチングストッパー膜があるた
め、エッチングストッパー膜がエッチングされてもゲー
ト強誘電体絶縁膜の厚さは変化せず、またエッチングス
トッパー膜は導体のためエッチングされて厚さが変わっ
ても強誘電体にかかる電圧や電界、および強誘電体特性
が変わることはない。
【００３８】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００３９】図１に本発明の一実施例の構成を説明する
図を示す。また図２に本実施例に係る製造方法を代表的
な工程順に説明するための図を示す。
図を示す。また図２に本実施例に係る製造方法を代表的
な工程順に説明するための図を示す。
【００４０】図２を参照して、本実施例においては、半
導体基板２３上にフィールド酸化膜８によるフィールド
域、トランジスタ形成域を形成した後、ゲート酸化膜６
を熱酸化で形成し、次に白金５をスパッタリング法によ
り形成し、白金５の上に強誘電体であるＰＺＴ膜３をゾ
ルゲル法で形成し略６５０℃で形成する。
導体基板２３上にフィールド酸化膜８によるフィールド
域、トランジスタ形成域を形成した後、ゲート酸化膜６
を熱酸化で形成し、次に白金５をスパッタリング法によ
り形成し、白金５の上に強誘電体であるＰＺＴ膜３をゾ
ルゲル法で形成し略６５０℃で形成する。
【００４１】ＰＺＴ膜３上にエッチングストッパー膜と
して白金２を形成する。エッチングストッパー膜である
白金２の上にレジスト１１を形成し、白金２、ＰＺＴ膜
３、白金５、ゲート酸化膜６とをパターニングしてゲー
ト部を形成する（図２（Ａ）参照）。
して白金２を形成する。エッチングストッパー膜である
白金２の上にレジスト１１を形成し、白金２、ＰＺＴ膜
３、白金５、ゲート酸化膜６とをパターニングしてゲー
ト部を形成する（図２（Ａ）参照）。
【００４２】次に全面に酸化膜４をプラズマＣＶＤにて
形成する（図２（Ｂ）参照）。
形成する（図２（Ｂ）参照）。
【００４３】エッチバックによりゲート部上部のエッチ
ングストッパー膜２とゲート下部以外のトランジスタ形
成域の基板を露出させ、酸化膜４がＭＦＳＦＥＴのゲー
ト部の側面にのみ残った状態とし、この側壁（酸化膜
４）にてゲート強誘電体絶縁膜に含まれる白金５を絶縁
する（図２（Ｃ）参照）。その際、エッチングしすぎて
も導体である白金２がエッチングされることから、白金
２が無い場合のようにＰＺＴ膜３がエッチングされ、厚
さが変わり、エッチング量により強誘電体特性のバラツ
キが生じるという現象を回避することができる。
ングストッパー膜２とゲート下部以外のトランジスタ形
成域の基板を露出させ、酸化膜４がＭＦＳＦＥＴのゲー
ト部の側面にのみ残った状態とし、この側壁（酸化膜
４）にてゲート強誘電体絶縁膜に含まれる白金５を絶縁
する（図２（Ｃ）参照）。その際、エッチングしすぎて
も導体である白金２がエッチングされることから、白金
２が無い場合のようにＰＺＴ膜３がエッチングされ、厚
さが変わり、エッチング量により強誘電体特性のバラツ
キが生じるという現象を回避することができる。
【００４４】このゲート部と隣接して形成される他のＦ
ＥＴのための基板表面（基板の露出している表面）にゲ
ート絶縁膜７を熱酸化により形成する。その後、ポリシ
リコン１をＣＶＤにて形成し（図２（Ｄ）参照）、パタ
ーニングして２つのＦＥＴを接続するゲートを形成す
る。
ＥＴのための基板表面（基板の露出している表面）にゲ
ート絶縁膜７を熱酸化により形成する。その後、ポリシ
リコン１をＣＶＤにて形成し（図２（Ｄ）参照）、パタ
ーニングして２つのＦＥＴを接続するゲートを形成す
る。
【００４５】次に、イオン注入を行いドレイン拡散層１
０とソース拡散層９を形成する（図８（Ｅ）参照）。ゲ
ートのパターニングの後にイオン注入を行っておけばＬ
ＤＤ（Lightly Doped Drain）構造の拡散層をつくるこ
ともできる。
０とソース拡散層９を形成する（図８（Ｅ）参照）。ゲ
ートのパターニングの後にイオン注入を行っておけばＬ
ＤＤ（Lightly Doped Drain）構造の拡散層をつくるこ
ともできる。
【００４６】上記工程により図１に示すような分割ゲー
ト構造を備えたＭＦＳＦＥＴ半導体装置が製造される。
本実施例においては、ゲート電極となるポリシリコン１
と白金２と、ゲート側面に残っている酸化膜４をマスク
としてイオン注入を行うことによりソース領域９、ドレ
イン領域１０を形成することができるため、強誘電体形
成時に厚さのバラツキの原因となるフィールド酸化膜８
によるフィールド域とトランジスタ形成域の段差部とＭ
ＦＳＦＥＴのゲート部の距離を大きく設定することがで
き、強誘電体特性のバラツキを抑止している。なお、Ｍ
ＦＳＦＥＴに隣接するＦＥＴは前記従来例で説明したよ
うに、例えば書き込み制御用ＦＥＴとして機能すること
ができる。
ト構造を備えたＭＦＳＦＥＴ半導体装置が製造される。
本実施例においては、ゲート電極となるポリシリコン１
と白金２と、ゲート側面に残っている酸化膜４をマスク
としてイオン注入を行うことによりソース領域９、ドレ
イン領域１０を形成することができるため、強誘電体形
成時に厚さのバラツキの原因となるフィールド酸化膜８
によるフィールド域とトランジスタ形成域の段差部とＭ
ＦＳＦＥＴのゲート部の距離を大きく設定することがで
き、強誘電体特性のバラツキを抑止している。なお、Ｍ
ＦＳＦＥＴに隣接するＦＥＴは前記従来例で説明したよ
うに、例えば書き込み制御用ＦＥＴとして機能すること
ができる。
【００４７】本実施例においては、ＭＦＳＦＥＴのゲー
ト部としては強誘電体と導電性材料を含むものであれ
ば、白金５以外にも導体層、又は不純物をドープした半
導体層であってもよく、導体層と半導体層を積層した構
造であってもよい。また、本実施例では、図１に示すよ
うに、ＭＦＳＦＥＴのゲート部は、基板上に設けられた
ゲート酸化膜６、白金２、強誘電体（ＰＺＴ）膜３、白
金２から成る構成を示したが、基板上に第１の強誘電体
膜、第１の導体層、第２の強誘電体（ＰＺＴ）膜、そし
て白金２から成る構成としてもよい。このような構成に
おいても、ゲート強誘電体絶縁膜を形成してから後の工
程においては、ゲート強誘電体絶縁膜の上に導体のエッ
チングストッパー膜が設けられているため、エッチング
ストッパー膜がエッチングされてもゲート強誘電体絶縁
膜の厚さは変化せず、またエッチングストッパー膜は導
体のためエッチングされて厚さが変わっても強誘電体に
かかる電圧や電界、および強誘電体特性が変わることは
ない。さらに、本実施例では強誘電体膜としてＰＺＴを
用いたが、これと同様なペロブスカイト型結晶構造を有
するＰＬＺＴ等他の強誘電体材料を用いてもよい。
ト部としては強誘電体と導電性材料を含むものであれ
ば、白金５以外にも導体層、又は不純物をドープした半
導体層であってもよく、導体層と半導体層を積層した構
造であってもよい。また、本実施例では、図１に示すよ
うに、ＭＦＳＦＥＴのゲート部は、基板上に設けられた
ゲート酸化膜６、白金２、強誘電体（ＰＺＴ）膜３、白
金２から成る構成を示したが、基板上に第１の強誘電体
膜、第１の導体層、第２の強誘電体（ＰＺＴ）膜、そし
て白金２から成る構成としてもよい。このような構成に
おいても、ゲート強誘電体絶縁膜を形成してから後の工
程においては、ゲート強誘電体絶縁膜の上に導体のエッ
チングストッパー膜が設けられているため、エッチング
ストッパー膜がエッチングされてもゲート強誘電体絶縁
膜の厚さは変化せず、またエッチングストッパー膜は導
体のためエッチングされて厚さが変わっても強誘電体に
かかる電圧や電界、および強誘電体特性が変わることは
ない。さらに、本実施例では強誘電体膜としてＰＺＴを
用いたが、これと同様なペロブスカイト型結晶構造を有
するＰＬＺＴ等他の強誘電体材料を用いてもよい。
【００４８】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
【００４９】
【発明の効果】以上説明したように、本発明によれば、
強誘電体をゲート絶縁膜として含むＦＥＴのエッチング
ストッパー膜上に一度形成した絶縁膜（酸化膜）はエッ
チングストッパー膜までエッチバックされ、ゲート電極
の下には残らず、ゲート強誘電体絶縁膜以外の絶縁膜が
形成されることはないため、前記従来技術で問題とされ
た強誘電体に印加される電圧が減少し、これを分極させ
るために大きな電圧が必要となり動作電圧や設計マージ
ンが制限されるという問題を従来技術の問題点を解消し
ている。
強誘電体をゲート絶縁膜として含むＦＥＴのエッチング
ストッパー膜上に一度形成した絶縁膜（酸化膜）はエッ
チングストッパー膜までエッチバックされ、ゲート電極
の下には残らず、ゲート強誘電体絶縁膜以外の絶縁膜が
形成されることはないため、前記従来技術で問題とされ
た強誘電体に印加される電圧が減少し、これを分極させ
るために大きな電圧が必要となり動作電圧や設計マージ
ンが制限されるという問題を従来技術の問題点を解消し
ている。
【００５０】また、本発明によれば、ゲート強誘電体絶
縁膜を形成した後は、ゲート強誘電体絶縁膜の上に導体
のエッチングストッパー膜が存在するため、エッチング
ストッパー膜がエッチングされてもゲート強誘電体絶縁
膜の厚さは変化せず、またエッチングストッパー膜は導
体のためエッチングされて厚さが変わっても強誘電体に
印加される電圧や電界、および強誘電体特性が変わるこ
とはない。このため、本発明によれば、前記従来技術に
おいて問題とされた、動作電圧や設計マージンが制限を
受けたり、歩留まりが不安定になることを完全に解消し
ている。
縁膜を形成した後は、ゲート強誘電体絶縁膜の上に導体
のエッチングストッパー膜が存在するため、エッチング
ストッパー膜がエッチングされてもゲート強誘電体絶縁
膜の厚さは変化せず、またエッチングストッパー膜は導
体のためエッチングされて厚さが変わっても強誘電体に
印加される電圧や電界、および強誘電体特性が変わるこ
とはない。このため、本発明によれば、前記従来技術に
おいて問題とされた、動作電圧や設計マージンが制限を
受けたり、歩留まりが不安定になることを完全に解消し
ている。
【００５１】さらに、本発明によれば、強誘電体形成時
に厚さのバラツキの原因となるフィールド酸化膜による
フィールド域とトランジスタ形成域の段差部とＭＦＳＦ
ＥＴのゲート部の距離を大きく設定することができ、強
誘電体特性のバラツキを抑止している。このため、本発
明は、動作電圧や設計マージンが制限を受けたり、歩留
まりが不安定になることを回避している。
に厚さのバラツキの原因となるフィールド酸化膜による
フィールド域とトランジスタ形成域の段差部とＭＦＳＦ
ＥＴのゲート部の距離を大きく設定することができ、強
誘電体特性のバラツキを抑止している。このため、本発
明は、動作電圧や設計マージンが制限を受けたり、歩留
まりが不安定になることを回避している。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の製造方法を工程順に説明す
るための図である。
るための図である。
【図３】ＭＦＳＦＥＴを説明するための図である。
【図４】ＭＦＳＦＥＴを用いた従来の不揮発性記憶装置
の回路構成の一例を示す図である。
の回路構成の一例を示す図である。
【図５】ＭＦＳＦＥＴの回路図における記号を示す図で
ある。
ある。
【図６】ＭＦＳＦＥＴを用いた従来のメモリセルの回路
構成を示す図である。
構成を示す図である。
【図７】従来のＭＦＳＦＥＴの構成を示す図である。
【図８】従来の分割ゲート構造の製造方法の代表的な工
程の断面図である。
程の断面図である。
１ ポリシリコン（ゲート電極） ２ 白金（エッチングストッパー膜） ３ ＰＺＴ（強誘電体） ４ 酸化膜 ５ 白金 ６ ゲート酸化膜 ７ ゲート酸化膜 ８ フィールド酸化膜 ９ ソース領域 １０ ドレイン領域 １１ レジスト １２ フローティングゲート １３ 制御ゲート １４ 酸化膜 １５ ゲート電極 １６ ゲート配線 １７ 酸化膜 １８ 酸化膜 １９ 読み出し用サイドウォール ２０ 書き込み用サイドウォール ２１ 強誘電体ゲート膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (8)
- 【請求項１】チャネル域により分離されたソース領域及
びドレイン領域を有する基板と、 前記チャネル上に形成された導体膜及び／又は半導体膜
と、強誘電体膜との積層構造を含むゲート強誘電体絶縁
膜と、 前記ゲート強誘電体絶縁膜上に形成されたゲート電極
と、からなる第１のＦＥＴと、 前記第１のＦＥＴのゲート電極と電気的に接続され、前
記第１のＦＥＴと隣接して形成された第２のＦＥＴと、 を備え、 前記ゲート強誘電体絶縁膜内の導体膜及び／又は半導体
膜が前記ゲート電極と絶縁されたことを特徴とする半導
体装置。 - 【請求項２】チャネル域により分離されたソース領域及
びドレイン領域を有する基板と、 前記チャネル上に形成された導体膜及び／又は半導体膜
と、強誘電体膜と、絶縁体膜との積層構造を含むゲート
強誘電体絶縁膜と、 前記ゲート強誘電体絶縁膜上に形成されたゲート電極
と、からなる第１のＦＥＴと、 前記第１のＦＥＴのゲート電極と電気的に接続され、前
記第１のＦＥＴと隣接して形成された第２のＦＥＴと、 を備え、 前記ゲート強誘電体絶縁膜内の導体膜及び／又は半導体
膜が前記ゲート電極と絶縁されたことを特徴とする半導
体装置。 - 【請求項３】チャネル域により分離されたソース領域及
びドレイン領域を有する基板と、 前記チャネル上に絶縁膜、第１の導体層、強誘電体層が
積層されてなるゲート強誘電体絶縁膜と、前記ゲート強
誘電体絶縁膜上に形成されたゲート電極からなる第１の
ゲート部と、 前記チャネル上において前記第１のゲート部の側壁に設
けられた絶縁層を介して前記第１のゲート部と相隣る位
置に設けられ、絶縁膜、ゲート電極からなる第２のゲー
ト部と、 を備え、 前記第１及び第２のゲート部のゲート電極が互いに電気
的に接続されたことを特徴とする半導体装置。 - 【請求項４】チャネル域により分離されたソース領域及
びドレイン領域を有する基板と、 前記チャネル上に第１の強誘電体層、第１の導体層、第
２の強誘電体層が積層されてなるゲート強誘電体絶縁膜
と、前記ゲート強誘電体絶縁膜上に形成されたゲート電
極からなる第１のゲート部と、 前記チャネル上において前記第１のゲート部の側壁に設
けられた絶縁層を介して前記第１のゲート部と相隣る位
置に設けられ、絶縁膜、ゲート電極からなる第２のゲー
ト部と、 を備え、 前記第１及び第２のゲート部のゲート電極が互いに電気
的に接続されたことを特徴とする半導体装置。 - 【請求項５】(a)半導体基板上にフィールド域、トラン
ジスタ域を形成し、 (b)導体膜及び／又は半導体膜と強誘電体膜との積層構
造からなるゲート強誘電体絶縁膜を形成し、 (c)該ゲート強誘電体絶縁膜上に導体のエッチングスト
ッパー膜を形成し、 (d)該エッチングストッパー膜と前記ゲート強誘電体絶
縁膜をパターニングしてゲート部を形成し、 (e)前記ゲート部を覆うように絶縁層を形成し、 (f)エッチバックにより前記ゲート部上部のエッチング
ストッパー膜とソース部とドレイン部とを露出させ、ゲ
ート強誘電体絶縁膜内の導体膜および半導体膜の側面に
絶縁層を残し、 (g)前記ゲート部と隣接して形成する第２のＦＥＴのた
めのゲート絶縁膜と導体膜を形成しパターニングして、 分割ゲート構造を形成することを特徴とする半導体装置
の製造方法。 - 【請求項６】(a)半導体基板上にフィールド域、トラン
ジスタ域を形成し、 (b)導体膜及び／又は半導体膜と、強誘電体膜と、絶縁
膜との積層構造からなるゲート強誘電体絶縁膜を形成
し、 (c)該ゲート強誘電体絶縁膜上に導体のエッチングスト
ッパー膜を形成し、 (d)該エッチングストッパー膜と前記ゲート強誘電体絶
縁膜をパターニングしてゲート部を形成し、 (e)前記ゲート部を覆うように絶縁層を形成し、 (f)エッチバックにより前記ゲート部上部のエッチング
ストッパー膜とソース部とドレイン部とを露出させ、ゲ
ート強誘電体絶縁膜内の導体膜および半導体膜の側面に
絶縁層を残し、 (g)前記ゲート部と隣接して形成する第２のＦＥＴのた
めのゲート絶縁膜と導体膜を形成しパターニングして、 分割ゲート構造を形成することを特徴とする半導体装置
の製造方法。 - 【請求項７】(a)半導体基板上にフィールド域、トラン
ジスタ域を形成し、 (b)絶縁層、第１の導体層、強誘電体層なる積層構造の
ゲート強誘電体絶縁膜を形成し、 (c)該ゲート強誘電体絶縁膜上に導体のエッチングスト
ッパー膜を形成し、 (d)該エッチングストッパー膜と前記ゲート強誘電体絶
縁膜をパターニングしてゲート部を形成し、 (e)前記ゲート部を覆うように絶縁層を形成し、 (f)エッチバックにより前記ゲート部上部のエッチング
ストッパー膜とソース部とドレイン部とを露出させ、前
記ゲート強誘電体絶縁膜内の導体膜の側面に絶縁層側壁
を残し、 (g)前記ゲート部と隣接して形成する第２のＦＥＴのた
めのゲート絶縁膜と導体膜を形成しパターニングして、 分割ゲート構造を形成することを特徴とする半導体装置
の製造方法。 - 【請求項８】前記第１の導電層、前記エッチングストッ
パー膜を白金としたことを特徴とする請求項７記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12075295A JP2982652B2 (ja) | 1995-04-21 | 1995-04-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12075295A JP2982652B2 (ja) | 1995-04-21 | 1995-04-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08293565A true JPH08293565A (ja) | 1996-11-05 |
| JP2982652B2 JP2982652B2 (ja) | 1999-11-29 |
Family
ID=14794120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12075295A Expired - Fee Related JP2982652B2 (ja) | 1995-04-21 | 1995-04-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982652B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0869557A2 (en) * | 1997-03-07 | 1998-10-07 | Sharp Kabushiki Kaisha | Ferroelectric memory cell and method of making the same |
| US5942776A (en) * | 1997-03-07 | 1999-08-24 | Sharp Laboratories Of America, Inc. | Shallow junction ferroelectric memory cell and method of making the same |
| US5962884A (en) * | 1997-03-07 | 1999-10-05 | Sharp Laboratories Of America, Inc. | Single transistor ferroelectric memory cell with asymmetrical ferroelectric polarization and method of making the same |
| US6018171A (en) * | 1997-03-07 | 2000-01-25 | Sharp Laboratories Of America, Inc. | Shallow junction ferroelectric memory cell having a laterally extending p-n junction and method of making the same |
| US6048738A (en) * | 1997-03-07 | 2000-04-11 | Sharp Laboratories Of America, Inc. | Method of making ferroelectric memory cell for VLSI RAM array |
| KR100304684B1 (ko) * | 1997-05-19 | 2001-11-02 | 클라크 3세 존 엠. | 스위치캐패시터회로에서의클럭피드스루를감소시키는mos스위치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112504A (ja) * | 1992-09-28 | 1994-04-22 | Rohm Co Ltd | 結晶性薄膜製造方法 |
| JPH06112500A (ja) * | 1992-09-30 | 1994-04-22 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JPH06196647A (ja) * | 1992-12-24 | 1994-07-15 | Sharp Corp | 不揮発性半導体記憶装置 |
-
1995
- 1995-04-21 JP JP12075295A patent/JP2982652B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112504A (ja) * | 1992-09-28 | 1994-04-22 | Rohm Co Ltd | 結晶性薄膜製造方法 |
| JPH06112500A (ja) * | 1992-09-30 | 1994-04-22 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JPH06196647A (ja) * | 1992-12-24 | 1994-07-15 | Sharp Corp | 不揮発性半導体記憶装置 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0869557A2 (en) * | 1997-03-07 | 1998-10-07 | Sharp Kabushiki Kaisha | Ferroelectric memory cell and method of making the same |
| EP0869557A3 (en) * | 1997-03-07 | 1999-01-07 | Sharp Kabushiki Kaisha | Ferroelectric memory cell and method of making the same |
| US5942776A (en) * | 1997-03-07 | 1999-08-24 | Sharp Laboratories Of America, Inc. | Shallow junction ferroelectric memory cell and method of making the same |
| US5962884A (en) * | 1997-03-07 | 1999-10-05 | Sharp Laboratories Of America, Inc. | Single transistor ferroelectric memory cell with asymmetrical ferroelectric polarization and method of making the same |
| US6018171A (en) * | 1997-03-07 | 2000-01-25 | Sharp Laboratories Of America, Inc. | Shallow junction ferroelectric memory cell having a laterally extending p-n junction and method of making the same |
| US6048738A (en) * | 1997-03-07 | 2000-04-11 | Sharp Laboratories Of America, Inc. | Method of making ferroelectric memory cell for VLSI RAM array |
| KR100288372B1 (ko) * | 1997-03-07 | 2001-06-01 | 존 엠. 매닝 | 반도체 구조를 형성하는 방법 및 강유전체 메모리 셀 |
| KR100304684B1 (ko) * | 1997-05-19 | 2001-11-02 | 클라크 3세 존 엠. | 스위치캐패시터회로에서의클럭피드스루를감소시키는mos스위치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2982652B2 (ja) | 1999-11-29 |
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