JPH06196647A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH06196647A JPH06196647A JP4344923A JP34492392A JPH06196647A JP H06196647 A JPH06196647 A JP H06196647A JP 4344923 A JP4344923 A JP 4344923A JP 34492392 A JP34492392 A JP 34492392A JP H06196647 A JPH06196647 A JP H06196647A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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Abstract
(57)【要約】
【構成】 強誘電体膜１２を用いたＭＦＳトランジスタ
Ｑ1と書込用ＭＯＳトランジスタＱ2及び読出用ＭＯＳト
ランジスタＱ3とでメモリセルを構成する。 【効果】 高速アクセスが可能で記憶維持用の電源も不
要な不揮発性半導体記憶装置のメモリセルに多値データ
やアナログデータを直接記憶させることができるように
なる。
Ｑ1と書込用ＭＯＳトランジスタＱ2及び読出用ＭＯＳト
ランジスタＱ3とでメモリセルを構成する。 【効果】 高速アクセスが可能で記憶維持用の電源も不
要な不揮発性半導体記憶装置のメモリセルに多値データ
やアナログデータを直接記憶させることができるように
なる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＦＳ[Metal-Ferroel
ectrics-Semiconductor]（金属−強誘電体−半導体）ト
ランジスタを用いた多値データまたはアナログデータを
記憶するための不揮発性半導体記憶装置に関する。
ectrics-Semiconductor]（金属−強誘電体−半導体）ト
ランジスタを用いた多値データまたはアナログデータを
記憶するための不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置として多く利用
されるマスクＲＯＭ[Read Only Memory]は、製造工程の
最終段階でデータの書き込みを行うため、このデータの
書き換えができない。また、ＰＲＯＭ[Erasable Progra
mable ROM]は、ユーザが直接データを書き込むことがで
きるが、一度書き込んだデータを書き換えることはでき
ない。
されるマスクＲＯＭ[Read Only Memory]は、製造工程の
最終段階でデータの書き込みを行うため、このデータの
書き換えができない。また、ＰＲＯＭ[Erasable Progra
mable ROM]は、ユーザが直接データを書き込むことがで
きるが、一度書き込んだデータを書き換えることはでき
ない。
【０００３】これに対して、ＥＰＲＯＭ[Erasable Prog
ramable ROM]、ＥＥＰＲＯＭ[Electrically EPROM]及び
フラッシュＥＥＰＲＯＭは、データの書き換えが可能と
なるが、書き込み速度が遅いという欠点がある。また、
本来揮発性であるＤＲＡＭ[Dynamic Random Access Mem
ory]やＳＲＡＭ[Static RAM]を電池等でバックアップす
れば高速アクセスが可能な不揮発性の半導体記憶装置と
して利用することができるが、記憶維持用に電池等の電
源が必要となる。
ramable ROM]、ＥＥＰＲＯＭ[Electrically EPROM]及び
フラッシュＥＥＰＲＯＭは、データの書き換えが可能と
なるが、書き込み速度が遅いという欠点がある。また、
本来揮発性であるＤＲＡＭ[Dynamic Random Access Mem
ory]やＳＲＡＭ[Static RAM]を電池等でバックアップす
れば高速アクセスが可能な不揮発性の半導体記憶装置と
して利用することができるが、記憶維持用に電池等の電
源が必要となる。
【０００４】そこで、近年、高速アクセスが可能とな
り、しかも記憶維持用の電源を必要としない書き換え可
能な不揮発性半導体記憶装置として強誘電体の残留分極
を利用したものが注目を集めている。
り、しかも記憶維持用の電源を必要としない書き換え可
能な不揮発性半導体記憶装置として強誘電体の残留分極
を利用したものが注目を集めている。
【０００５】上記不揮発性半導体記憶装置としては、例
えば「１９８８ ＩＥＥＥ ＩＳＳＣＣ」に発表され
た"A Ferroelectric Nonvolatile Memory"がある。これ
は、図１０に示すように、電極間の絶縁物として強誘電
体を介在させた記憶用容量素子Ｃを選択トランジスタＱ
を介してワード線Ｗとビット線Ｂとに接続した構造のメ
モリセルを用いるものであり、記憶用容量素子Ｃが強誘
電体を用いたものであることを除けばＤＲＡＭと同様の
構成をなしている。このようなメモリセルは、記憶用容
量素子Ｃに一方の極性の電場のみを印加することにより
通常のＤＲＡＭとして動作させることができ、強誘電体
の抗電場を超えるような逆電場を印加した場合には、残
留分極を利用した不揮発性記憶を行わせることができる
ようになる。
えば「１９８８ ＩＥＥＥ ＩＳＳＣＣ」に発表され
た"A Ferroelectric Nonvolatile Memory"がある。これ
は、図１０に示すように、電極間の絶縁物として強誘電
体を介在させた記憶用容量素子Ｃを選択トランジスタＱ
を介してワード線Ｗとビット線Ｂとに接続した構造のメ
モリセルを用いるものであり、記憶用容量素子Ｃが強誘
電体を用いたものであることを除けばＤＲＡＭと同様の
構成をなしている。このようなメモリセルは、記憶用容
量素子Ｃに一方の極性の電場のみを印加することにより
通常のＤＲＡＭとして動作させることができ、強誘電体
の抗電場を超えるような逆電場を印加した場合には、残
留分極を利用した不揮発性記憶を行わせることができる
ようになる。
【０００６】また、「強誘電体薄膜集積化技術（２６１
頁）」（１９９２年２月 サイエンスフォーラム社発
行）には、メモリセルにＭＦＳトランジスタを用いた不
揮発性半導体記憶装置についての記載がある。ＭＦＳト
ランジスタは、図１１に示すように、ＭＯＳトランジス
タのチャンネル領域３１の上層に強誘電体膜３２を介し
てゲート電極３３を設けたトランジスタであり、この強
誘電体膜３２の残留分極により不揮発性記憶を行わせる
ことができるようになっている。
頁）」（１９９２年２月 サイエンスフォーラム社発
行）には、メモリセルにＭＦＳトランジスタを用いた不
揮発性半導体記憶装置についての記載がある。ＭＦＳト
ランジスタは、図１１に示すように、ＭＯＳトランジス
タのチャンネル領域３１の上層に強誘電体膜３２を介し
てゲート電極３３を設けたトランジスタであり、この強
誘電体膜３２の残留分極により不揮発性記憶を行わせる
ことができるようになっている。
【０００７】
【発明が解決しようとする課題】ところが、上記不揮発
性半導体記憶装置は、いずれも各メモリセルに２値のデ
ィジタルデータを１ビットずつ記憶させるものであり、
３値以上の多値データは一旦２値データに変換し、ま
た、アナログデータはＡ／Ｄ変換によって２値のディジ
タルデータに変換してから記憶させ、このデータを読み
出す場合にも、逆のＤ／Ａ変換等を行う必要があった。
性半導体記憶装置は、いずれも各メモリセルに２値のデ
ィジタルデータを１ビットずつ記憶させるものであり、
３値以上の多値データは一旦２値データに変換し、ま
た、アナログデータはＡ／Ｄ変換によって２値のディジ
タルデータに変換してから記憶させ、このデータを読み
出す場合にも、逆のＤ／Ａ変換等を行う必要があった。
【０００８】このため、従来の不揮発性半導体記憶装置
では、画像データ等を記憶する場合に大きな記憶容量が
必要となり、記憶装置が大型化し高価になるという問題
があった。
では、画像データ等を記憶する場合に大きな記憶容量が
必要となり、記憶装置が大型化し高価になるという問題
があった。
【０００９】本発明は、上記事情に鑑み、強誘電体を用
いたＭＦＳトランジスタに多値データまたはアナログデ
ータを直接記憶させることができる不揮発性半導体記憶
装置を提供することを目的としている。
いたＭＦＳトランジスタに多値データまたはアナログデ
ータを直接記憶させることができる不揮発性半導体記憶
装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、読出用ＭＯＳトランジスタ及び書込用ＭＯ
Ｓトランジスタと、チャンネル領域の上層に強誘電体膜
を介したゲートを備えたＭＦＳトランジスタとを有し、
該ＭＦＳトランジスタのゲートが該書込用ＭＯＳトラン
ジスタを介して３値以上の多値データ又はアナログデー
タが入力される書込用ビット線に接続されると共に、一
方のソース又はドレインが該読出用ＭＯＳトランジスタ
を介して３値以上の多値データ又はアナログデータを読
み出す読出用ビット線に接続され、かつ、他方のドレイ
ン又はソースが共通電位に接続され、該書込用ＭＯＳト
ランジスタのゲートが書込用ワード線に接続されると共
に、該読出用ＭＯＳトランジスタのゲートが読出用ワー
ド線に接続されたメモリセルを備えており、そのことに
よって上記目的が達成される。
記憶装置は、読出用ＭＯＳトランジスタ及び書込用ＭＯ
Ｓトランジスタと、チャンネル領域の上層に強誘電体膜
を介したゲートを備えたＭＦＳトランジスタとを有し、
該ＭＦＳトランジスタのゲートが該書込用ＭＯＳトラン
ジスタを介して３値以上の多値データ又はアナログデー
タが入力される書込用ビット線に接続されると共に、一
方のソース又はドレインが該読出用ＭＯＳトランジスタ
を介して３値以上の多値データ又はアナログデータを読
み出す読出用ビット線に接続され、かつ、他方のドレイ
ン又はソースが共通電位に接続され、該書込用ＭＯＳト
ランジスタのゲートが書込用ワード線に接続されると共
に、該読出用ＭＯＳトランジスタのゲートが読出用ワー
ド線に接続されたメモリセルを備えており、そのことに
よって上記目的が達成される。
【００１１】本発明の他の不揮発性半導体記憶装置は、
書込用ＭＯＳトランジスタと、チャンネル領域の上層に
強誘電体膜を介した第１ゲート及び通常の絶縁膜のみを
介した第２ゲートを備えたスプリットゲート型のＭＦＳ
トランジスタとからなり、該ＭＦＳトランジスタの第１
ゲートが該書込用ＭＯＳトランジスタを介して３値以上
の多値データ又はアナログデータが入力される書込用ビ
ット線に接続され、かつ、該第２ゲートが読出用ワード
線に接続されると共に、一方のソース又はドレインが３
値以上の多値データ又はアナログデータを読み出す読出
用ビット線に接続され、かつ、他方のドレイン又はソー
スが共通電位に接続され、該書込用ＭＯＳトランジスタ
のゲートが書込用ワード線に接続されたメモリセルを備
えており、そのことによって、上記目的が達成される。
書込用ＭＯＳトランジスタと、チャンネル領域の上層に
強誘電体膜を介した第１ゲート及び通常の絶縁膜のみを
介した第２ゲートを備えたスプリットゲート型のＭＦＳ
トランジスタとからなり、該ＭＦＳトランジスタの第１
ゲートが該書込用ＭＯＳトランジスタを介して３値以上
の多値データ又はアナログデータが入力される書込用ビ
ット線に接続され、かつ、該第２ゲートが読出用ワード
線に接続されると共に、一方のソース又はドレインが３
値以上の多値データ又はアナログデータを読み出す読出
用ビット線に接続され、かつ、他方のドレイン又はソー
スが共通電位に接続され、該書込用ＭＯＳトランジスタ
のゲートが書込用ワード線に接続されたメモリセルを備
えており、そのことによって、上記目的が達成される。
【００１２】本発明の他の不揮発性半導体記憶装置は、
それぞれ複数本ずつ設けた書込用ワード線及び読出用ワ
ード線と、書込用ビット線及び読出用ビット線との各交
差部にそれぞれマトリクス状に配置された請求項１又は
請求項２に記載のメモリセルと、各行の書込用ワード線
又は読出用ワード線を順に択一的にアクティブにする行
走査回路と、該行走査回路がいずれかの書込用ワード線
又は読出用ワード線をアクティブにしている間に、各列
の書込用ビット線又は読出用ビット線と入力データ線又
は出力データ線とを順に択一的に接続する列走査回路と
を備えており、そのことによって、上記目的が達成され
る。
それぞれ複数本ずつ設けた書込用ワード線及び読出用ワ
ード線と、書込用ビット線及び読出用ビット線との各交
差部にそれぞれマトリクス状に配置された請求項１又は
請求項２に記載のメモリセルと、各行の書込用ワード線
又は読出用ワード線を順に択一的にアクティブにする行
走査回路と、該行走査回路がいずれかの書込用ワード線
又は読出用ワード線をアクティブにしている間に、各列
の書込用ビット線又は読出用ビット線と入力データ線又
は出力データ線とを順に択一的に接続する列走査回路と
を備えており、そのことによって、上記目的が達成され
る。
【００１３】
【作用】多値データ又はアナログデータを書込用ビット
線に入力した状態で、書込用ワード線をアクティブにし
て書込用ＭＯＳトランジスタをＯＮにすると、ＭＦＳト
ランジスタのゲートにデータに応じた電圧が印加され
る。すると、このＭＦＳトランジスタの強誘電体膜が印
加電圧に応じて分極し、印加電圧を取り去った後も残留
分極が生じる。従って、メモリセルは、書込用ビット線
に入力された多値データ又はアナログデータをＭＦＳト
ランジスタの強誘電体膜における残留分極として不揮発
性記憶することができ、書き込み速度も高速なものとな
る。
線に入力した状態で、書込用ワード線をアクティブにし
て書込用ＭＯＳトランジスタをＯＮにすると、ＭＦＳト
ランジスタのゲートにデータに応じた電圧が印加され
る。すると、このＭＦＳトランジスタの強誘電体膜が印
加電圧に応じて分極し、印加電圧を取り去った後も残留
分極が生じる。従って、メモリセルは、書込用ビット線
に入力された多値データ又はアナログデータをＭＦＳト
ランジスタの強誘電体膜における残留分極として不揮発
性記憶することができ、書き込み速度も高速なものとな
る。
【００１４】また、読出用ビット線に電圧を印加した状
態で、読出用ワード線をアクティブにして読出用ＭＯＳ
トランジスタをＯＮにすると、ＭＦＳトランジスタに強
誘電体膜の残留分極に応じた電流が流れる。従って、こ
のときの電流の大きさを検出すれば、メモリセルに記憶
された多値データ又はアナログデータを読み出すことが
できる。
態で、読出用ワード線をアクティブにして読出用ＭＯＳ
トランジスタをＯＮにすると、ＭＦＳトランジスタに強
誘電体膜の残留分極に応じた電流が流れる。従って、こ
のときの電流の大きさを検出すれば、メモリセルに記憶
された多値データ又はアナログデータを読み出すことが
できる。
【００１５】さらに、ＭＦＳトランジスタのゲートに対
して共通電位を逆極性の高電圧にすると、強誘電体膜が
逆方向に分極し飽和するため、記憶していたデータが消
去され、新たなデータの記憶が可能な状態となる。
して共通電位を逆極性の高電圧にすると、強誘電体膜が
逆方向に分極し飽和するため、記憶していたデータが消
去され、新たなデータの記憶が可能な状態となる。
【００１６】この結果、請求項１の不揮発性半導体記憶
装置によれば、消去動作が必要となるが、高速な書き込
み速度で各メモリセルに多値データ又はアナログデータ
を不揮発性記憶させることができるようになる。
装置によれば、消去動作が必要となるが、高速な書き込
み速度で各メモリセルに多値データ又はアナログデータ
を不揮発性記憶させることができるようになる。
【００１７】請求項２の発明によれば、ＭＦＳトランジ
スタをスプリットゲート型とすることにより、請求項１
の読出用ＭＯＳトランジスタを省略してメモリセルを２
トランジスタ構成とすることができるので、不揮発性半
導体記憶装置の高密度化に貢献することができるように
なる。
スタをスプリットゲート型とすることにより、請求項１
の読出用ＭＯＳトランジスタを省略してメモリセルを２
トランジスタ構成とすることができるので、不揮発性半
導体記憶装置の高密度化に貢献することができるように
なる。
【００１８】請求項３の発明によれば、行走査回路と列
走査回路とによってマトリクス状に配置されたメモリセ
ルが順に１つずつ選択され書き込み又は読み出しが行わ
れるので、特にアナログデータをシーケンシャルにアク
セスするＦＩＦＯメモリ等に適した不揮発性半導体記憶
装置を提供することができるようになる。
走査回路とによってマトリクス状に配置されたメモリセ
ルが順に１つずつ選択され書き込み又は読み出しが行わ
れるので、特にアナログデータをシーケンシャルにアク
セスするＦＩＦＯメモリ等に適した不揮発性半導体記憶
装置を提供することができるようになる。
【００１９】
【実施例】以下、図面を参照しながら、本発明の実施例
を詳述する。
を詳述する。
【００２０】＜第１実施例＞図１乃至図３は本発明の第
１実施例を示すものであって、図１はメモリセルの構成
を示す回路図、図２はメモリセルの構造を示す半導体装
置の部分縦断面図、図３はＭＦＳトランジスタのゲート
電圧−ドレイン電流特性を示す図である。
１実施例を示すものであって、図１はメモリセルの構成
を示す回路図、図２はメモリセルの構造を示す半導体装
置の部分縦断面図、図３はＭＦＳトランジスタのゲート
電圧−ドレイン電流特性を示す図である。
【００２１】本実施例の不揮発性半導体記憶装置のメモ
リセルは、図１に示すように、ＭＦＳトランジスタＱ1
と書込用ＭＯＳトランジスタＱ2と読出用ＭＯＳトラン
ジスタＱ3とで構成されている。
リセルは、図１に示すように、ＭＦＳトランジスタＱ1
と書込用ＭＯＳトランジスタＱ2と読出用ＭＯＳトラン
ジスタＱ3とで構成されている。
【００２２】ＭＦＳトランジスタＱ1は、ゲートＧが書
込用ＭＯＳトランジスタＱ2のソースＳ−ドレインＤ間
を介して書込用ビット線ＷＢに接続されると共に、ドレ
インＤが読出用ＭＯＳトランジスタＱ3のソースＳ−ド
レインＤ間を介して読出用ビット線ＲＢに接続され、ソ
ースＳが基板に接地されている。また、書込用ＭＯＳト
ランジスタＱ2のゲートＧは書込用ワード線ＷＷに接続
されると共に、読出用ＭＯＳトランジスタＱ3のゲート
Ｇは読出用ワード線ＲＷに接続されている。
込用ＭＯＳトランジスタＱ2のソースＳ−ドレインＤ間
を介して書込用ビット線ＷＢに接続されると共に、ドレ
インＤが読出用ＭＯＳトランジスタＱ3のソースＳ−ド
レインＤ間を介して読出用ビット線ＲＢに接続され、ソ
ースＳが基板に接地されている。また、書込用ＭＯＳト
ランジスタＱ2のゲートＧは書込用ワード線ＷＷに接続
されると共に、読出用ＭＯＳトランジスタＱ3のゲート
Ｇは読出用ワード線ＲＷに接続されている。
【００２３】書込用ワード線ＷＷは、メモリセルを書き
込み用に選択するための信号線であり、読出用ワード線
ＲＷは、メモリセルを読み出し用に選択するための信号
線であって、共に負電圧でアクティブとなる。書込用ビ
ット線ＷＢは、書き込み用のアナログデータが入力され
る信号線であり、読出用ビット線ＲＢは、メモリセルに
記憶されたアナログデータが読み出される信号線であ
る。
込み用に選択するための信号線であり、読出用ワード線
ＲＷは、メモリセルを読み出し用に選択するための信号
線であって、共に負電圧でアクティブとなる。書込用ビ
ット線ＷＢは、書き込み用のアナログデータが入力され
る信号線であり、読出用ビット線ＲＢは、メモリセルに
記憶されたアナログデータが読み出される信号線であ
る。
【００２４】ＭＦＳトランジスタＱ1は、前記図１１に
示したものと同様の構成の強誘電体を用いたトランジス
タであり、書込用ＭＯＳトランジスタＱ2及び読出用Ｍ
ＯＳトランジスタＱ3は、共にＰチャンネルのＭＯＳト
ランジスタである。従って、図１に示すメモリセルは、
図２の構造の集積回路によって構成される。即ち、Ｎ-
型シリコン基板１の表層部に５箇所のＰ+型領域２〜６
を設け、Ｐ+型領域２、３には、書込用ＭＯＳトランジ
スタＱ2のドレインＤとソースＳとを構成させ、Ｐ+型領
域４、５には、それぞれＭＦＳトランジスタＱ1のソー
スＳとドレインＤとを構成させ、同じＰ+型領域５とＰ+
型領域６とには、それぞれ読出用ＭＯＳトランジスタＱ
3のソースＳとドレインＤを構成させている。また、Ｐ+
型領域２、３間のＰチャンネル領域７の上層には、ゲー
ト酸化膜を介してゲート電極８が形成され、書込用ＭＯ
ＳトランジスタＱ2のゲートＧを構成させると共に、Ｐ+
型領域５、６間のＰチャンネル領域９の上層にも、ゲー
ト酸化膜を介してゲート電極１０が形成され、読出用Ｍ
ＯＳトランジスタＱ3のゲートＧを構成させている。さ
らに、Ｐ+型領域４、５間のＰチャンネル領域１１の上
層には、ゲート酸化膜と強誘電体膜１２とを介してゲー
ト電極１３が形成され、ＭＦＳトランジスタＱ1のゲー
トＧを構成させると共に、このゲート電極１３を書込用
ＭＯＳトランジスタＱ2のソースＳを構成するＰ+型領域
３に接続している。
示したものと同様の構成の強誘電体を用いたトランジス
タであり、書込用ＭＯＳトランジスタＱ2及び読出用Ｍ
ＯＳトランジスタＱ3は、共にＰチャンネルのＭＯＳト
ランジスタである。従って、図１に示すメモリセルは、
図２の構造の集積回路によって構成される。即ち、Ｎ-
型シリコン基板１の表層部に５箇所のＰ+型領域２〜６
を設け、Ｐ+型領域２、３には、書込用ＭＯＳトランジ
スタＱ2のドレインＤとソースＳとを構成させ、Ｐ+型領
域４、５には、それぞれＭＦＳトランジスタＱ1のソー
スＳとドレインＤとを構成させ、同じＰ+型領域５とＰ+
型領域６とには、それぞれ読出用ＭＯＳトランジスタＱ
3のソースＳとドレインＤを構成させている。また、Ｐ+
型領域２、３間のＰチャンネル領域７の上層には、ゲー
ト酸化膜を介してゲート電極８が形成され、書込用ＭＯ
ＳトランジスタＱ2のゲートＧを構成させると共に、Ｐ+
型領域５、６間のＰチャンネル領域９の上層にも、ゲー
ト酸化膜を介してゲート電極１０が形成され、読出用Ｍ
ＯＳトランジスタＱ3のゲートＧを構成させている。さ
らに、Ｐ+型領域４、５間のＰチャンネル領域１１の上
層には、ゲート酸化膜と強誘電体膜１２とを介してゲー
ト電極１３が形成され、ＭＦＳトランジスタＱ1のゲー
トＧを構成させると共に、このゲート電極１３を書込用
ＭＯＳトランジスタＱ2のソースＳを構成するＰ+型領域
３に接続している。
【００２５】上記Ｎ-型シリコン基板１は、Ｎ型の不純
物濃度を、例えば１０16ｃｍ-3程度としている。Ｐ+型
領域２〜６は、高濃度のＰ型不純物をドープした領域で
あり、例えば０．５μｍ〜２μｍ程度の深さに形成され
ている。強誘電体膜１２は、ＰＬＺＴ（(Pb,La)(Zr,Ti)
O3）またはチタン酸鉛（PbTiO3）等の強誘電体をゲート
酸化膜上にスパッタリング等によって、例えば１００〜
５００オングストローム程度の厚さに堆積させたもので
ある。なお、この強誘電体膜１２は、ゲート酸化膜を介
さず直接Ｎ-型シリコン基板１上に堆積させることもで
きる。書込用ＭＯＳトランジスタＱ2及び読出用ＭＯＳ
トランジスタＱ3のゲート電極８、１０は、ポリシリコ
ン膜によって形成され、読出用ＭＯＳトランジスタＱ3
のゲート電極１３は、アルミニウム膜によって形成され
ている。
物濃度を、例えば１０16ｃｍ-3程度としている。Ｐ+型
領域２〜６は、高濃度のＰ型不純物をドープした領域で
あり、例えば０．５μｍ〜２μｍ程度の深さに形成され
ている。強誘電体膜１２は、ＰＬＺＴ（(Pb,La)(Zr,Ti)
O3）またはチタン酸鉛（PbTiO3）等の強誘電体をゲート
酸化膜上にスパッタリング等によって、例えば１００〜
５００オングストローム程度の厚さに堆積させたもので
ある。なお、この強誘電体膜１２は、ゲート酸化膜を介
さず直接Ｎ-型シリコン基板１上に堆積させることもで
きる。書込用ＭＯＳトランジスタＱ2及び読出用ＭＯＳ
トランジスタＱ3のゲート電極８、１０は、ポリシリコ
ン膜によって形成され、読出用ＭＯＳトランジスタＱ3
のゲート電極１３は、アルミニウム膜によって形成され
ている。
【００２６】上記構成のＭＦＳトランジスタＱ1のゲー
トＧに正負のゲート電圧を印加すると、強誘電体膜１２
が分極を起こし、しかもこの分極の大きさが印加される
電場に対してヒステリシス特性を示すようになる。この
ため、図３に示すように、例えば−２０Ｖ程度の十分に
高い負のゲート電圧ＶG1を印加すると、通常のＰチャン
ネルのＭＯＳトランジスタと同様にドレインＤ−ソース
Ｓ間に大きなドレイン電流ＩD1が流れ、強誘電体膜１２
の分極も飽和する（図示ａ点）。そして、この後、ゲー
ト電圧ＶG1を取り去ると、強誘電体膜１２にヒステリシ
ス特性による残留分極が生じ、これによってほぼ同じ大
きさのドレイン電流ＩD1が維持される（図示ｂ点）。ま
た、例えば＋１０Ｖ程度の正のゲート電圧ＶGEを印加す
ると、ドレイン電流ＩDが流れなくなると共に、強誘電
体膜１２の分極が逆の極性（これを正の極性とする）に
飽和するので（図示ｃ点）、このゲート電圧ＶGEを取り
去った後もドレイン電流ＩDが流れない状態が維持され
る（図示ｄ点）。
トＧに正負のゲート電圧を印加すると、強誘電体膜１２
が分極を起こし、しかもこの分極の大きさが印加される
電場に対してヒステリシス特性を示すようになる。この
ため、図３に示すように、例えば−２０Ｖ程度の十分に
高い負のゲート電圧ＶG1を印加すると、通常のＰチャン
ネルのＭＯＳトランジスタと同様にドレインＤ−ソース
Ｓ間に大きなドレイン電流ＩD1が流れ、強誘電体膜１２
の分極も飽和する（図示ａ点）。そして、この後、ゲー
ト電圧ＶG1を取り去ると、強誘電体膜１２にヒステリシ
ス特性による残留分極が生じ、これによってほぼ同じ大
きさのドレイン電流ＩD1が維持される（図示ｂ点）。ま
た、例えば＋１０Ｖ程度の正のゲート電圧ＶGEを印加す
ると、ドレイン電流ＩDが流れなくなると共に、強誘電
体膜１２の分極が逆の極性（これを正の極性とする）に
飽和するので（図示ｃ点）、このゲート電圧ＶGEを取り
去った後もドレイン電流ＩDが流れない状態が維持され
る（図示ｄ点）。
【００２７】従って、上記ＭＦＳトランジスタＱ1に正
のゲート電圧ＶGEを印加して強誘電体膜１２の分極を正
の極性に飽和させた後に、データに応じて負のゲート電
圧ＶG1を印加し分極を負の極性に飽和させるかどうかを
選択すれば、以降の強誘電体膜１２に生じた残留分極の
極性によって２値データを不揮発性記憶させることがで
きるようになり、ドレインＤ−ソースＳ間に電圧を印加
してドレイン電流ＩDが流れるかどうかを検出すること
によってこの２値データを読み出すことができる。
のゲート電圧ＶGEを印加して強誘電体膜１２の分極を正
の極性に飽和させた後に、データに応じて負のゲート電
圧ＶG1を印加し分極を負の極性に飽和させるかどうかを
選択すれば、以降の強誘電体膜１２に生じた残留分極の
極性によって２値データを不揮発性記憶させることがで
きるようになり、ドレインＤ−ソースＳ間に電圧を印加
してドレイン電流ＩDが流れるかどうかを検出すること
によってこの２値データを読み出すことができる。
【００２８】また、上記正のゲート電圧ＶGEを印加した
後に、分極が飽和しない程度の各段階の負のゲート電圧
ＶG2〜ＶG4を印加した場合には（図示ｅ点〜ｇ点）、そ
の後ゲート電圧ＶG2〜ＶG4を取り去ってからも強誘電体
膜１２にこれに応じた残留分極が生じ、この際に維持さ
れるドレイン電流ＩD2〜ＩD4の大きさもそれぞれ異なる
ようになる（図示ｈ点〜ｊ点）。そして、このゲート電
圧ＶGとドレイン電流ＩDとの関係がほぼ比例する領域が
存在するので、このゲート電圧ＶGを入力信号とし、ド
レイン電流ＩDの大きさを検出すれば、アナログデータ
または多値データを不揮発性記憶することができるよう
になる。
後に、分極が飽和しない程度の各段階の負のゲート電圧
ＶG2〜ＶG4を印加した場合には（図示ｅ点〜ｇ点）、そ
の後ゲート電圧ＶG2〜ＶG4を取り去ってからも強誘電体
膜１２にこれに応じた残留分極が生じ、この際に維持さ
れるドレイン電流ＩD2〜ＩD4の大きさもそれぞれ異なる
ようになる（図示ｈ点〜ｊ点）。そして、このゲート電
圧ＶGとドレイン電流ＩDとの関係がほぼ比例する領域が
存在するので、このゲート電圧ＶGを入力信号とし、ド
レイン電流ＩDの大きさを検出すれば、アナログデータ
または多値データを不揮発性記憶することができるよう
になる。
【００２９】上記構成のメモリセルの消去、書き込み及
び読み出しの各動作を説明する。
び読み出しの各動作を説明する。
【００３０】まず、消去動作は、書込用ビット線ＷＢに
０Ｖ、Ｎ-型シリコン基板１に負の電圧ＶGEを印加して
おき、書込用ワード線ＷＷをアクティブ（負の電圧）と
することにより行う。すると、書込用ＭＯＳトランジス
タＱ2がＯＮとなり、ＭＦＳトランジスタＱ1の強誘電体
膜１２に正のゲート電圧ＶGEが印加されることになるの
で、この強誘電体膜１２は、分極が正の極性に飽和しド
レイン電流ＩDが流れない状態となる。そして、ゲート
電圧ＶGEを取り去った後もドレイン電流ＩDが流れない
状態が維持され、これがメモリセルの初期化状態とな
る。
０Ｖ、Ｎ-型シリコン基板１に負の電圧ＶGEを印加して
おき、書込用ワード線ＷＷをアクティブ（負の電圧）と
することにより行う。すると、書込用ＭＯＳトランジス
タＱ2がＯＮとなり、ＭＦＳトランジスタＱ1の強誘電体
膜１２に正のゲート電圧ＶGEが印加されることになるの
で、この強誘電体膜１２は、分極が正の極性に飽和しド
レイン電流ＩDが流れない状態となる。そして、ゲート
電圧ＶGEを取り去った後もドレイン電流ＩDが流れない
状態が維持され、これがメモリセルの初期化状態とな
る。
【００３１】次に、書き込み動作は、書込用ビット線Ｗ
Ｂにアナログデータの負電圧を印加した状態で、書込用
ワード線ＷＷをアクティブ（負の電圧）とすることによ
り行う。すると、書込用ＭＯＳトランジスタＱ2がＯＮ
となり、ＭＦＳトランジスタＱ1の強誘電体膜１２にア
ナログデータに応じた負のゲート電圧ＶGが印加される
ことになる。このため、ゲート電圧ＶGが取り去られた
後にも、強誘電体膜１２には、アナログデータに応じた
残留分極が生じ、これによってアナログデータを不揮発
性記憶することができる。しかも、この書き込み動作
は、フローティングゲートへの電子の注入等と異なり、
高速かつ確実に行うことができる。ただし、書き込み動
作の前には消去動作を行ってメモリセルを初期化する必
要があり、データのオーバーライトはできない。
Ｂにアナログデータの負電圧を印加した状態で、書込用
ワード線ＷＷをアクティブ（負の電圧）とすることによ
り行う。すると、書込用ＭＯＳトランジスタＱ2がＯＮ
となり、ＭＦＳトランジスタＱ1の強誘電体膜１２にア
ナログデータに応じた負のゲート電圧ＶGが印加される
ことになる。このため、ゲート電圧ＶGが取り去られた
後にも、強誘電体膜１２には、アナログデータに応じた
残留分極が生じ、これによってアナログデータを不揮発
性記憶することができる。しかも、この書き込み動作
は、フローティングゲートへの電子の注入等と異なり、
高速かつ確実に行うことができる。ただし、書き込み動
作の前には消去動作を行ってメモリセルを初期化する必
要があり、データのオーバーライトはできない。
【００３２】上記のようにして書き込んだアナログデー
タの読み出し動作は、読出用ビット線ＲＢにセンス電圧
を印加した状態で、書込用ワード線ＷＷを非アクティブ
（０Ｖ）、読出用ワード線ＲＷをアクティブ（負の電
圧）とすることにより行う。すると、読出用ＭＯＳトラ
ンジスタＱ3がＯＮとなり、ＭＦＳトランジスタＱ1のド
レインＤ−ソースＳ間を介し強誘電体膜１２の残留分極
に応じたドレイン電流ＩDが流れるので、このドレイン
電流ＩDの大きさを検出することにより記憶したアナロ
グデータを読み出すことができる。なお、この読み出し
動作はデータを破壊しないので、再書き込みは不要であ
る。
タの読み出し動作は、読出用ビット線ＲＢにセンス電圧
を印加した状態で、書込用ワード線ＷＷを非アクティブ
（０Ｖ）、読出用ワード線ＲＷをアクティブ（負の電
圧）とすることにより行う。すると、読出用ＭＯＳトラ
ンジスタＱ3がＯＮとなり、ＭＦＳトランジスタＱ1のド
レインＤ−ソースＳ間を介し強誘電体膜１２の残留分極
に応じたドレイン電流ＩDが流れるので、このドレイン
電流ＩDの大きさを検出することにより記憶したアナロ
グデータを読み出すことができる。なお、この読み出し
動作はデータを破壊しないので、再書き込みは不要であ
る。
【００３３】この結果、本実施例の不揮発性半導体記憶
装置によれば、高速アクセスが可能で記憶維持用の電源
も不要なＭＦＳトランジスタＱ1を用いたメモリセルに
アナログデータを直接記憶させることができるようにな
る。
装置によれば、高速アクセスが可能で記憶維持用の電源
も不要なＭＦＳトランジスタＱ1を用いたメモリセルに
アナログデータを直接記憶させることができるようにな
る。
【００３４】なお、アナログデータは、ＭＦＳトランジ
スタＱ1の強誘電体膜１２の特性に応じて適宜レベル修
正等を行ってから書き込むことができる。また、読み出
したアナログデータは、適宜極性反転やイコライズによ
って元のアナログデータを復元する処理を行うことがで
きる。
スタＱ1の強誘電体膜１２の特性に応じて適宜レベル修
正等を行ってから書き込むことができる。また、読み出
したアナログデータは、適宜極性反転やイコライズによ
って元のアナログデータを復元する処理を行うことがで
きる。
【００３５】＜第２実施例＞図４及び図５は本発明の第
２実施例を示すものであって、図４はメモリセルの構成
を示す回路図、図５はスプリットゲート型のＭＦＳトラ
ンジスタの構造を示す半導体装置の部分縦断面図であ
る。なお、図１及び図２に示した第１実施例と同様の機
能を有する構成部材には同じ番号を付記して説明を省略
する。
２実施例を示すものであって、図４はメモリセルの構成
を示す回路図、図５はスプリットゲート型のＭＦＳトラ
ンジスタの構造を示す半導体装置の部分縦断面図であ
る。なお、図１及び図２に示した第１実施例と同様の機
能を有する構成部材には同じ番号を付記して説明を省略
する。
【００３６】本実施例の不揮発性半導体記憶装置のメモ
リセルは、図４に示すように、スプリットゲート型のＭ
ＦＳトランジスタＱ4と書込用ＭＯＳトランジスタＱ2と
で構成されている。
リセルは、図４に示すように、スプリットゲート型のＭ
ＦＳトランジスタＱ4と書込用ＭＯＳトランジスタＱ2と
で構成されている。
【００３７】スプリットゲート型のＭＦＳトランジスタ
Ｑ4は、第１ゲートＧ1が書込用ＭＯＳトランジスタＱ2
のソースＳ−ドレインＤ間を介して書込用ビット線ＷＢ
に接続されると共に、第２ゲートＧ2が読出用ワード線
ＲＷに接続され、かつ、ドレインＤが読出用ビット線Ｒ
Ｂに接続されると共に、ソースＳが基板に接地されてい
る。また、書込用ＭＯＳトランジスタＱ2のゲートＧは
書込用ワード線ＷＷに接続されている。
Ｑ4は、第１ゲートＧ1が書込用ＭＯＳトランジスタＱ2
のソースＳ−ドレインＤ間を介して書込用ビット線ＷＢ
に接続されると共に、第２ゲートＧ2が読出用ワード線
ＲＷに接続され、かつ、ドレインＤが読出用ビット線Ｒ
Ｂに接続されると共に、ソースＳが基板に接地されてい
る。また、書込用ＭＯＳトランジスタＱ2のゲートＧは
書込用ワード線ＷＷに接続されている。
【００３８】スプリットゲート型のＭＦＳトランジスタ
Ｑ4は、上記図１におけるＭＦＳトランジスタＱ1と読出
用ＭＯＳトランジスタＱ3とを組み合わせた構造のトラ
ンジスタであり、図５に示すように、Ｎ-型シリコン基
板１の表層部に設けたＰ+型領域４、６間のＰチャンネ
ル領域１１の上層に、ゲート酸化膜及び強誘電体膜１２
を介した第１ゲート電極１４と、ゲート酸化膜のみを介
した第２ゲート電極１５とを形成することにより構成さ
れている。
Ｑ4は、上記図１におけるＭＦＳトランジスタＱ1と読出
用ＭＯＳトランジスタＱ3とを組み合わせた構造のトラ
ンジスタであり、図５に示すように、Ｎ-型シリコン基
板１の表層部に設けたＰ+型領域４、６間のＰチャンネ
ル領域１１の上層に、ゲート酸化膜及び強誘電体膜１２
を介した第１ゲート電極１４と、ゲート酸化膜のみを介
した第２ゲート電極１５とを形成することにより構成さ
れている。
【００３９】従って、このＭＦＳトランジスタＱ4の場
合も、第１ゲートＧ1に印加する第１ゲート電圧ＶGと、
ドレインＤ−ソースＳ間のドレイン電流ＩDとの間に上
記図３に示したヒステリシス特性があらわれ、アナログ
データまたは多値データを不揮発性記憶することができ
るようになる。また、上記構成のメモリセルの消去、書
き込み及び読み出しの各動作も第１実施例の場合と同じ
である。
合も、第１ゲートＧ1に印加する第１ゲート電圧ＶGと、
ドレインＤ−ソースＳ間のドレイン電流ＩDとの間に上
記図３に示したヒステリシス特性があらわれ、アナログ
データまたは多値データを不揮発性記憶することができ
るようになる。また、上記構成のメモリセルの消去、書
き込み及び読み出しの各動作も第１実施例の場合と同じ
である。
【００４０】この結果、本実施例の場合も、高速アクセ
スが可能で記憶維持用の電源も不要なスプリットゲート
型のＭＦＳトランジスタＱ4を用いたメモリセルにアナ
ログデータを直接記憶させることができるようになる。
スが可能で記憶維持用の電源も不要なスプリットゲート
型のＭＦＳトランジスタＱ4を用いたメモリセルにアナ
ログデータを直接記憶させることができるようになる。
【００４１】＜第３実施例＞図６乃至図９は本発明の第
３実施例を示すものであって、図６は不揮発性画像メモ
リの構成を示すブロック図、図７は不揮発性画像メモリ
の消去動作を示すタイムチャート、図８は不揮発性画像
メモリの書き込み動作を示すタイムチャート、図９は不
揮発性画像メモリの読み出し動作を示すタイムチャート
である。
３実施例を示すものであって、図６は不揮発性画像メモ
リの構成を示すブロック図、図７は不揮発性画像メモリ
の消去動作を示すタイムチャート、図８は不揮発性画像
メモリの書き込み動作を示すタイムチャート、図９は不
揮発性画像メモリの読み出し動作を示すタイムチャート
である。
【００４２】本実施例の不揮発性画像メモリは、ｍ本ず
つの書込用ワード線ＷＷ1〜ＷＷm及び読出用ワード線Ｒ
Ｗ1〜ＲＷmと、ｎ本ずつの書込用ビット線ＷＢ1〜ＷＢn
及び読出用ビット線ＲＢ1〜ＲＢnとの各交差部に、上記
第１実施例又は第２実施例のメモリセルＭ11〜Ｍmnをｎ
×ｍ個のマトリクス状に配置したものである。
つの書込用ワード線ＷＷ1〜ＷＷm及び読出用ワード線Ｒ
Ｗ1〜ＲＷmと、ｎ本ずつの書込用ビット線ＷＢ1〜ＷＢn
及び読出用ビット線ＲＢ1〜ＲＢnとの各交差部に、上記
第１実施例又は第２実施例のメモリセルＭ11〜Ｍmnをｎ
×ｍ個のマトリクス状に配置したものである。
【００４３】書込用ワード線ＷＷ1〜ＷＷmと読出用ワー
ド線ＲＷ1〜ＲＷmとは、垂直走査シフトレジスタ２１の
書込用出力ＷＶ1〜ＷＶmと読出用出力ＲＶ1〜ＲＶmとに
それぞれ接続されている。垂直走査シフトレジスタ２１
は、垂直走査信号を順にシフトさせる回路であり、これ
によって書き込み時には書込用出力ＷＶ1〜ＷＶmに接続
される書込用ワード線ＷＷ1〜ＷＷmを順に１本ずつアク
ティブとし、読み出し時には読出用出力ＲＶ1〜ＲＶmに
接続される読出用ワード線ＲＷ1〜ＲＷmを順に１本ずつ
アクティブとするようになっている。
ド線ＲＷ1〜ＲＷmとは、垂直走査シフトレジスタ２１の
書込用出力ＷＶ1〜ＷＶmと読出用出力ＲＶ1〜ＲＶmとに
それぞれ接続されている。垂直走査シフトレジスタ２１
は、垂直走査信号を順にシフトさせる回路であり、これ
によって書き込み時には書込用出力ＷＶ1〜ＷＶmに接続
される書込用ワード線ＷＷ1〜ＷＷmを順に１本ずつアク
ティブとし、読み出し時には読出用出力ＲＶ1〜ＲＶmに
接続される読出用ワード線ＲＷ1〜ＲＷmを順に１本ずつ
アクティブとするようになっている。
【００４４】書込用ビット線ＷＢ1〜ＷＢnは、書込用選
択回路２２の各ＰチャンネルＭＯＳトランジスタを介し
て入力データ線ＩＮに接続されている。また、読出用ビ
ット線ＲＢ1〜ＲＢnは、読出用選択回路２３の各Ｐチャ
ンネルＭＯＳトランジスタを介して出力データ線ＯＵＴ
に接続されている。書込用選択回路２２は、各Ｐチャン
ネルＭＯＳトランジスタのゲートを水平走査シフトレジ
スタ２４の書込用出力ＷＨ1〜ＷＨnに接続することによ
り、書き込み時にこの水平走査シフトレジスタ２４によ
る水平走査信号のシフト動作に伴って、書込用ビット線
ＷＢ1〜ＷＢnを順に１本ずつ入力データ線ＩＮに接続す
る回路である。また、読出用選択回路２３は、各Ｐチャ
ンネルＭＯＳトランジスタのゲートを水平走査シフトレ
ジスタ２４の読出用出力ＲＨ1〜ＲＨnに接続することに
より、読み出し時にこの水平走査シフトレジスタ２４に
よる水平走査信号のシフト動作に伴って、読出用ビット
線ＲＢ1〜ＲＢnを順に１本ずつ出力データ線ＯＵＴに接
続する回路である。
択回路２２の各ＰチャンネルＭＯＳトランジスタを介し
て入力データ線ＩＮに接続されている。また、読出用ビ
ット線ＲＢ1〜ＲＢnは、読出用選択回路２３の各Ｐチャ
ンネルＭＯＳトランジスタを介して出力データ線ＯＵＴ
に接続されている。書込用選択回路２２は、各Ｐチャン
ネルＭＯＳトランジスタのゲートを水平走査シフトレジ
スタ２４の書込用出力ＷＨ1〜ＷＨnに接続することによ
り、書き込み時にこの水平走査シフトレジスタ２４によ
る水平走査信号のシフト動作に伴って、書込用ビット線
ＷＢ1〜ＷＢnを順に１本ずつ入力データ線ＩＮに接続す
る回路である。また、読出用選択回路２３は、各Ｐチャ
ンネルＭＯＳトランジスタのゲートを水平走査シフトレ
ジスタ２４の読出用出力ＲＨ1〜ＲＨnに接続することに
より、読み出し時にこの水平走査シフトレジスタ２４に
よる水平走査信号のシフト動作に伴って、読出用ビット
線ＲＢ1〜ＲＢnを順に１本ずつ出力データ線ＯＵＴに接
続する回路である。
【００４５】出力データ線ＯＵＴは、抵抗Ｒを介して電
源−ＶDDに接続されると共に、極性反転器２５を介して
外部に引き出されている。
源−ＶDDに接続されると共に、極性反転器２５を介して
外部に引き出されている。
【００４６】上記構成の不揮発性画像メモリの動作を図
７〜図９に基づいて説明する。
７〜図９に基づいて説明する。
【００４７】消去時には、図７に示すように、入力デー
タ線ＩＮに０Ｖの電圧を印加すると共に、Ｎ-型シリコ
ン基板１に負の電圧ＶGEを印加しておき、垂直走査シフ
トレジスタ２１と水平走査シフトレジスタ２４とに全て
の書込用出力がアクティブとなる垂直走査信号と水平走
査信号とを送る。すると、全ての書込用ビット線ＷＢ1
〜ＷＢnが０Ｖの入力データ線ＩＮに接続されると共
に、全ての書込用ワード線ＷＷ1〜ＷＷmがアクティブと
なるので、全てのメモリセルＭ11〜Ｍmnの記憶データが
消去されることになる。
タ線ＩＮに０Ｖの電圧を印加すると共に、Ｎ-型シリコ
ン基板１に負の電圧ＶGEを印加しておき、垂直走査シフ
トレジスタ２１と水平走査シフトレジスタ２４とに全て
の書込用出力がアクティブとなる垂直走査信号と水平走
査信号とを送る。すると、全ての書込用ビット線ＷＢ1
〜ＷＢnが０Ｖの入力データ線ＩＮに接続されると共
に、全ての書込用ワード線ＷＷ1〜ＷＷmがアクティブと
なるので、全てのメモリセルＭ11〜Ｍmnの記憶データが
消去されることになる。
【００４８】また、書き込み時には、図８に示すよう
に、入力データ線ＩＮに画像のアナログデータを入力し
ながら、垂直走査シフトレジスタ２１と水平走査シフト
レジスタ２４とにそれぞれ書込用出力が順に１つずつア
クティブとなる垂直走査信号と水平走査信号とを送る。
すると、垂直走査シフトレジスタ２１の書込用出力ＷＶ
1〜ＷＶmが順に１つずつアクティブ（−ＶＨ）となり、
また、これら垂直走査シフトレジスタ２１のそれぞれの
書込用出力ＷＶ1〜ＷＶmがアクティブとなっている間
に、水平走査シフトレジスタ２４の各書込用出力ＷＨ1
〜ＷＨnが順にアクティブ（−ＶＨ）となる。従って、
各書込用ビット線ＷＢ1〜ＷＢnは、水平走査シフトレジ
スタ２４における対応する書込用出力ＷＨ1〜ＷＨnがア
クティブになるたびに入力データ線ＩＮに接続され、ア
ナログデータを順にサンプリングすることになる。そし
て、この際にアクティブとなっている垂直走査シフトレ
ジスタ２１の書込用出力ＷＶ1〜ＷＶmに接続された書込
用ワード線ＷＷ1〜ＷＷm上のメモリセルＭ11〜Ｍmnにサ
ンプリングされたアナログデータが書き込まれる。
に、入力データ線ＩＮに画像のアナログデータを入力し
ながら、垂直走査シフトレジスタ２１と水平走査シフト
レジスタ２４とにそれぞれ書込用出力が順に１つずつア
クティブとなる垂直走査信号と水平走査信号とを送る。
すると、垂直走査シフトレジスタ２１の書込用出力ＷＶ
1〜ＷＶmが順に１つずつアクティブ（−ＶＨ）となり、
また、これら垂直走査シフトレジスタ２１のそれぞれの
書込用出力ＷＶ1〜ＷＶmがアクティブとなっている間
に、水平走査シフトレジスタ２４の各書込用出力ＷＨ1
〜ＷＨnが順にアクティブ（−ＶＨ）となる。従って、
各書込用ビット線ＷＢ1〜ＷＢnは、水平走査シフトレジ
スタ２４における対応する書込用出力ＷＨ1〜ＷＨnがア
クティブになるたびに入力データ線ＩＮに接続され、ア
ナログデータを順にサンプリングすることになる。そし
て、この際にアクティブとなっている垂直走査シフトレ
ジスタ２１の書込用出力ＷＶ1〜ＷＶmに接続された書込
用ワード線ＷＷ1〜ＷＷm上のメモリセルＭ11〜Ｍmnにサ
ンプリングされたアナログデータが書き込まれる。
【００４９】上記のように書き込まれたアナログデータ
を読み出す場合には、図９に示すように、垂直走査シフ
トレジスタ２１と水平走査シフトレジスタ２４とに、そ
れぞれ読出用出力が順に１つずつアクティブとなる垂直
走査信号と水平走査信号とを送る。すると、垂直走査シ
フトレジスタ２１の読出用出力ＲＶ1〜ＲＶmが順に１つ
ずつアクティブ（−ＶＨ）となり、また、これら垂直走
査シフトレジスタ２１のそれぞれの読出用出力ＲＶ1〜
ＲＶmがアクティブとなっている間に、水平走査シフト
レジスタ２４の各読出用出力ＲＨ1〜ＲＨnが順にアクテ
ィブ（−ＶＨ）となる。従って、各読出用ビット線ＲＢ
1〜ＲＢnは、水平走査シフトレジスタ２４における対応
する読出用出力ＲＨ1〜ＲＨnがアクティブになるたびに
出力データ線ＯＵＴに接続され、その際にアクティブと
なっている垂直走査シフトレジスタ２１の読出用出力Ｒ
Ｖ1〜ＲＶmに接続された読出用ワード線ＲＷ1〜ＲＷm上
のメモリセルＭ11〜Ｍmnから読み出したアナログデータ
を順に出力データ線ＯＵＴに送り出すことになる。この
出力データ線ＯＵＴに送り出されたアナログデータは、
極性反転器２５で極性を反転され、元の画像のアナログ
データとして出力される。
を読み出す場合には、図９に示すように、垂直走査シフ
トレジスタ２１と水平走査シフトレジスタ２４とに、そ
れぞれ読出用出力が順に１つずつアクティブとなる垂直
走査信号と水平走査信号とを送る。すると、垂直走査シ
フトレジスタ２１の読出用出力ＲＶ1〜ＲＶmが順に１つ
ずつアクティブ（−ＶＨ）となり、また、これら垂直走
査シフトレジスタ２１のそれぞれの読出用出力ＲＶ1〜
ＲＶmがアクティブとなっている間に、水平走査シフト
レジスタ２４の各読出用出力ＲＨ1〜ＲＨnが順にアクテ
ィブ（−ＶＨ）となる。従って、各読出用ビット線ＲＢ
1〜ＲＢnは、水平走査シフトレジスタ２４における対応
する読出用出力ＲＨ1〜ＲＨnがアクティブになるたびに
出力データ線ＯＵＴに接続され、その際にアクティブと
なっている垂直走査シフトレジスタ２１の読出用出力Ｒ
Ｖ1〜ＲＶmに接続された読出用ワード線ＲＷ1〜ＲＷm上
のメモリセルＭ11〜Ｍmnから読み出したアナログデータ
を順に出力データ線ＯＵＴに送り出すことになる。この
出力データ線ＯＵＴに送り出されたアナログデータは、
極性反転器２５で極性を反転され、元の画像のアナログ
データとして出力される。
【００５０】この結果、本実施例の不揮発性画像メモリ
によれば、マトリクス状に配置されたメモリセルＭ11〜
Ｍmnに順に１画素分ずつのアナログデータを記憶させる
ことができ、また、これを順に読み出して元の画像のア
ナログデータを出力することができる。
によれば、マトリクス状に配置されたメモリセルＭ11〜
Ｍmnに順に１画素分ずつのアナログデータを記憶させる
ことができ、また、これを順に読み出して元の画像のア
ナログデータを出力することができる。
【００５１】
【発明の効果】以上の説明から明らかなように、本発明
によれば、高速アクセスが可能で記憶維持用の電源も不
要な不揮発性半導体記憶装置のメモリセルに多値データ
やアナログデータを直接記憶させることができるように
なる。
によれば、高速アクセスが可能で記憶維持用の電源も不
要な不揮発性半導体記憶装置のメモリセルに多値データ
やアナログデータを直接記憶させることができるように
なる。
【図１】本発明の第１実施例を示すものであって、メモ
リセルの構成を示す回路図である。
リセルの構成を示す回路図である。
【図２】本発明の第１実施例を示すものであって、メモ
リセルの構造を示す半導体装置の部分縦断面図である。
リセルの構造を示す半導体装置の部分縦断面図である。
【図３】本発明の第１実施例を示すものであって、ＭＦ
Ｓトランジスタのゲート電圧−ドレイン電流特性を示す
図である。
Ｓトランジスタのゲート電圧−ドレイン電流特性を示す
図である。
【図４】本発明の第２実施例を示すものであって、メモ
リセルの構成を示す回路図である。
リセルの構成を示す回路図である。
【図５】本発明の第２実施例を示すものであって、スプ
リットゲート型のＭＦＳトランジスタの構造を示す半導
体装置の部分縦断面図である。
リットゲート型のＭＦＳトランジスタの構造を示す半導
体装置の部分縦断面図である。
【図６】本発明の第３実施例を示すものであって、不揮
発性画像メモリの構成を示すブロック図である。
発性画像メモリの構成を示すブロック図である。
【図７】本発明の第３実施例を示すものであって、不揮
発性画像メモリの消去動作を示すタイムチャートであ
る。
発性画像メモリの消去動作を示すタイムチャートであ
る。
【図８】本発明の第３実施例を示すものであって、不揮
発性画像メモリの書き込み動作を示すタイムチャートで
ある。
発性画像メモリの書き込み動作を示すタイムチャートで
ある。
【図９】本発明の第３実施例を示すものであって、不揮
発性画像メモリの読み出し動作を示すタイムチャートで
ある。
発性画像メモリの読み出し動作を示すタイムチャートで
ある。
【図１０】強誘電体による記憶用容量素子を用いたメモ
リセルの回路図である。
リセルの回路図である。
【図１１】ＭＦＳトランジスタの構造を示す半導体装置
の平面及び縦断面図である。
の平面及び縦断面図である。
１２ 強誘電体膜 ２１ 垂直走査シフトレジスタ ２２ 書込用選択回路 ２３ 読出用選択回路 ２４ 水平走査シフトレジスタ Ｑ1 ＭＦＳトランジスタ Ｑ2 書込用ＭＯＳトランジスタ Ｑ3 読出用ＭＯＳトランジスタ Ｑ4 ＭＦＳトランジスタ ＷＷ 書込用ワード線 ＲＷ 読出用ワード線 ＷＢ 書込用ビット線 ＲＢ 読出用ビット線 Ｍ11〜Ｍmn メモリセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (3)
- 【請求項１】 読出用ＭＯＳトランジスタ及び書込用Ｍ
ＯＳトランジスタと、チャンネル領域の上層に強誘電体
膜を介したゲートを備えたＭＦＳトランジスタとを有
し、 該ＭＦＳトランジスタのゲートが該書込用ＭＯＳトラン
ジスタを介して３値以上の多値データ又はアナログデー
タが入力される書込用ビット線に接続されると共に、一
方のソース又はドレインが該読出用ＭＯＳトランジスタ
を介して３値以上の多値データ又はアナログデータを読
み出す読出用ビット線に接続され、かつ、他方のドレイ
ン又はソースが共通電位に接続され、該書込用ＭＯＳト
ランジスタのゲートが書込用ワード線に接続されると共
に、該読出用ＭＯＳトランジスタのゲートが読出用ワー
ド線に接続されたメモリセルを備えた不揮発性半導体記
憶装置。 - 【請求項２】 書込用ＭＯＳトランジスタと、チャンネ
ル領域の上層に強誘電体膜を介した第１ゲート及び通常
の絶縁膜のみを介した第２ゲートを備えたスプリットゲ
ート型のＭＦＳトランジスタとからなり、 該ＭＦＳトランジスタの第１ゲートが該書込用ＭＯＳト
ランジスタを介して３値以上の多値データ又はアナログ
データが入力される書込用ビット線に接続され、かつ、
該第２ゲートが読出用ワード線に接続されると共に、一
方のソース又はドレインが３値以上の多値データ又はア
ナログデータを読み出す読出用ビット線に接続され、か
つ、他方のドレイン又はソースが共通電位に接続され、
該書込用ＭＯＳトランジスタのゲートが書込用ワード線
に接続されたメモリセルを備えた不揮発性半導体記憶装
置。 - 【請求項３】 それぞれ複数本ずつ設けた書込用ワード
線及び読出用ワード線と、書込用ビット線及び読出用ビ
ット線との各交差部にそれぞれマトリクス状に配置され
た請求項１又は請求項２に記載のメモリセルと、 各行の書込用ワード線又は読出用ワード線を順に択一的
にアクティブにする行走査回路と、 該行走査回路がいずれかの書込用ワード線又は読出用ワ
ード線をアクティブにしている間に、各列の書込用ビッ
ト線又は読出用ビット線と入力データ線又は出力データ
線とを順に択一的に接続する列走査回路とを備えた不揮
発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4344923A JP2921812B2 (ja) | 1992-12-24 | 1992-12-24 | 不揮発性半導体記憶装置 |
| US08/171,715 US5446688A (en) | 1992-12-24 | 1993-12-21 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4344923A JP2921812B2 (ja) | 1992-12-24 | 1992-12-24 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196647A true JPH06196647A (ja) | 1994-07-15 |
| JP2921812B2 JP2921812B2 (ja) | 1999-07-19 |
Family
ID=18373052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4344923A Expired - Fee Related JP2921812B2 (ja) | 1992-12-24 | 1992-12-24 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5446688A (ja) |
| JP (1) | JP2921812B2 (ja) |
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| KR20120090786A (ko) | 2011-01-13 | 2012-08-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 기억 장치 |
| KR20120103466A (ko) | 2011-03-10 | 2012-09-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 기억 장치 |
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- 1992-12-24 JP JP4344923A patent/JP2921812B2/ja not_active Expired - Fee Related
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1993
- 1993-12-21 US US08/171,715 patent/US5446688A/en not_active Expired - Lifetime
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