JP2001084759A - 不揮発性強誘電体メモリ装置及びその製造方法 - Google Patents
不揮発性強誘電体メモリ装置及びその製造方法Info
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 スイッチング動作の繰り返しによる強誘電
体の疲労現象を減少させると共に、動作電圧を低め、動
作速度を高めることのできる不揮発性強誘電体メモリ装
置及びその製造方法を提供する。 【解決手段】 ワードラインと、そのワードラインを横
切る方向に形成される一対のコントロールラインとセン
シングラインを配置し、ゲート誘電膜に強誘電性物質を
用いた第１トランジスタをコントロールラインとセンシ
ングラインの間に形成され、ワードラインにゲートを接
続され、第１トランジスタのソースとセンシングライン
との間に接続された第２トランジスタと、第１トランジ
スタのゲートとコントロールラインとの間に接続された
第３トランジスタとを形成させた。第１トランジスタの
ドレインには一定の電圧が加えられる。
体の疲労現象を減少させると共に、動作電圧を低め、動
作速度を高めることのできる不揮発性強誘電体メモリ装
置及びその製造方法を提供する。 【解決手段】 ワードラインと、そのワードラインを横
切る方向に形成される一対のコントロールラインとセン
シングラインを配置し、ゲート誘電膜に強誘電性物質を
用いた第１トランジスタをコントロールラインとセンシ
ングラインの間に形成され、ワードラインにゲートを接
続され、第１トランジスタのソースとセンシングライン
との間に接続された第２トランジスタと、第１トランジ
スタのゲートとコントロールラインとの間に接続された
第３トランジスタとを形成させた。第１トランジスタの
ドレインには一定の電圧が加えられる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に、不揮発性強誘電体メモリ装置及びその製造方法に
関する。
特に、不揮発性強誘電体メモリ装置及びその製造方法に
関する。
【０００２】
【従来の技術】一般に、不揮発性強誘電体メモリ、つま
りＦＲＡＭ（Ferroelectric Random Access Memory)は
ＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時に
もデータが保存される特性のため次世代記憶素子として
注目を浴びている。ＦＲＡＭはＤＲＡＭとほぼ同一構造
を有する記憶素子であって、キャパシタの材料として強
誘電体を使用して強誘電体の特性である高い残留分極を
利用したものである。このような残留分極の特性のため
電界を除去してもデータは保存される。
りＦＲＡＭ（Ferroelectric Random Access Memory)は
ＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時に
もデータが保存される特性のため次世代記憶素子として
注目を浴びている。ＦＲＡＭはＤＲＡＭとほぼ同一構造
を有する記憶素子であって、キャパシタの材料として強
誘電体を使用して強誘電体の特性である高い残留分極を
利用したものである。このような残留分極の特性のため
電界を除去してもデータは保存される。
【０００３】図１は一般的な強誘電体のヒステリシスル
ープを示す特性図である。図１に示すように、電界によ
り誘起された分極が電界を除去しても残留分極（又は自
発分極）の存在によって消滅されず、一定量（ｄ,ａ状
態）を維持していることが分かる。不揮発性強誘電体メ
モリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ
記憶素子として応用したものである。
ープを示す特性図である。図１に示すように、電界によ
り誘起された分極が電界を除去しても残留分極（又は自
発分極）の存在によって消滅されず、一定量（ｄ,ａ状
態）を維持していることが分かる。不揮発性強誘電体メ
モリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ
記憶素子として応用したものである。
【０００４】以下、従来技術に係る不揮発性強誘電体メ
モリ装置を添付の図面に基づいて説明する。図２は従来
の不揮発性強誘電体メモリの単位セルを示したものであ
る。図２に示すように、一方向に形成されるビットライ
ンＢ／Ｌと、そのビットラインと交差する方向に形成さ
れるワードラインＷ／Ｌと、ワードラインに一定の間隔
を置いてワードラインと同一の方向に形成されるプレー
トラインＰ／Ｌと、ゲートがワードラインに連結され、
ドレインは前記ビットラインに連結されるトランジスタ
Ｔ１と、二端子のうち第１端子はトランジスタＴ１のソ
ースに連結され、第２端子は前記プレートラインＰ／Ｌ
に連結される強誘電体キャパシタＦＣ１とで構成されて
いる。
モリ装置を添付の図面に基づいて説明する。図２は従来
の不揮発性強誘電体メモリの単位セルを示したものであ
る。図２に示すように、一方向に形成されるビットライ
ンＢ／Ｌと、そのビットラインと交差する方向に形成さ
れるワードラインＷ／Ｌと、ワードラインに一定の間隔
を置いてワードラインと同一の方向に形成されるプレー
トラインＰ／Ｌと、ゲートがワードラインに連結され、
ドレインは前記ビットラインに連結されるトランジスタ
Ｔ１と、二端子のうち第１端子はトランジスタＴ１のソ
ースに連結され、第２端子は前記プレートラインＰ／Ｌ
に連結される強誘電体キャパシタＦＣ１とで構成されて
いる。
【０００５】このように構成された従来の不揮発性強誘
電体メモリ装置のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモ
ードの動作を示すタイミング図であり、図３ｂは読み出
しモードの動作を示すタイミング図である。まず、書込
みモードの場合、外部から印加されるチップイネーブル
信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化
され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が
「ハイ」から「ロー」に遷移して、書込みモードが始ま
る。次いで、書込みモードでのアドレスデコードが始ま
ると、ワードラインに印加されるパルスは「ロー」から
「ハイ」に遷移され、セルが選択される。
電体メモリ装置のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモ
ードの動作を示すタイミング図であり、図３ｂは読み出
しモードの動作を示すタイミング図である。まず、書込
みモードの場合、外部から印加されるチップイネーブル
信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化
され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が
「ハイ」から「ロー」に遷移して、書込みモードが始ま
る。次いで、書込みモードでのアドレスデコードが始ま
ると、ワードラインに印加されるパルスは「ロー」から
「ハイ」に遷移され、セルが選択される。
【０００６】このように、ワードラインが「ハイ」状態
を維持している間にプレートラインには順に所定幅の
「ハイ」信号と所定幅の「ロー」信号が印加される。そ
して、選択されたセルにロジック値「１」又は「０」を
書くために、ビットラインに書込みイネーブル信号（Ｗ
ＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印
加する。すなわち、ビットラインに「ハイ」信号を印加
し、ワードラインに印加される信号が「ハイ」状態であ
る期間でプレートラインに印加される信号が「ロー」で
あれば、強誘電体キャパシタにはロジック値「１」が記
録される。そして、ビットラインに「ロー」信号を印加
し、プレートラインに印加される信号が「ハイ」信号で
あれば、強誘電体キャパシタにはロジック値「０」が記
録される。
を維持している間にプレートラインには順に所定幅の
「ハイ」信号と所定幅の「ロー」信号が印加される。そ
して、選択されたセルにロジック値「１」又は「０」を
書くために、ビットラインに書込みイネーブル信号（Ｗ
ＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印
加する。すなわち、ビットラインに「ハイ」信号を印加
し、ワードラインに印加される信号が「ハイ」状態であ
る期間でプレートラインに印加される信号が「ロー」で
あれば、強誘電体キャパシタにはロジック値「１」が記
録される。そして、ビットラインに「ロー」信号を印加
し、プレートラインに印加される信号が「ハイ」信号で
あれば、強誘電体キャパシタにはロジック値「０」が記
録される。
【０００７】このような書込みモードの動作によりセル
に格納されたデータを読み出すための動作は以下の通り
である。まず、外部からチップイネーブル信号（ＣＳＢ
ｐａｄ）が「ハイ」から「ロー」に活性化されると、ワ
ードラインが選択される前に全てのビットラインは等化
器信号によって「ロー」電圧に等電位とされる。
に格納されたデータを読み出すための動作は以下の通り
である。まず、外部からチップイネーブル信号（ＣＳＢ
ｐａｄ）が「ハイ」から「ロー」に活性化されると、ワ
ードラインが選択される前に全てのビットラインは等化
器信号によって「ロー」電圧に等電位とされる。
【０００８】そして、各ビットラインを不活性化させた
後アドレスをデコードし、デコードされたアドレスによ
ってワードラインの「ロー」信号が「ハイ」信号に遷移
されセルを選択する。選択されたセルのプレートライン
に「ハイ」信号を印加して、強誘電体メモリに格納され
たロジック値「１」に対応するデータを破壊させる。も
し、強誘電体メモリにロジック値「０」が格納されてい
れば、それに対応するデータは破壊されない。
後アドレスをデコードし、デコードされたアドレスによ
ってワードラインの「ロー」信号が「ハイ」信号に遷移
されセルを選択する。選択されたセルのプレートライン
に「ハイ」信号を印加して、強誘電体メモリに格納され
たロジック値「１」に対応するデータを破壊させる。も
し、強誘電体メモリにロジック値「０」が格納されてい
れば、それに対応するデータは破壊されない。
【０００９】このように、破壊されたデータと破壊され
てないデータは前述したヒステリシスループの原理によ
って異なる値を出力し、センスアンプはロジック値
「１」又は「０」をセンシングする。すなわち、データ
が破壊された場合は、図１のヒシテリシスループのｄか
らｆに変更される場合であり、データが破壊されてない
場合は、ａからｆに変更される場合である。したがっ
て、一定の時間が経過した後センスアンプがイネーブル
すると、データが破壊された場合は増幅されロジック値
「１」を出力し、データが破壊されてない場合はロジッ
ク値「０」を出力する。
てないデータは前述したヒステリシスループの原理によ
って異なる値を出力し、センスアンプはロジック値
「１」又は「０」をセンシングする。すなわち、データ
が破壊された場合は、図１のヒシテリシスループのｄか
らｆに変更される場合であり、データが破壊されてない
場合は、ａからｆに変更される場合である。したがっ
て、一定の時間が経過した後センスアンプがイネーブル
すると、データが破壊された場合は増幅されロジック値
「１」を出力し、データが破壊されてない場合はロジッ
ク値「０」を出力する。
【００１０】このように、センスアンプからデータを出
力した後には、特に破壊されたデータは元のデータに戻
らなければならないので、ワードラインに「ハイ」信号
を印加した状態でプレートラインを「ハイ」から「ロ
ー」に不活性化させる。
力した後には、特に破壊されたデータは元のデータに戻
らなければならないので、ワードラインに「ハイ」信号
を印加した状態でプレートラインを「ハイ」から「ロ
ー」に不活性化させる。
【００１１】図４は従来の１Ｔ／１Ｃ構造のセルを有す
る不揮発性強誘電体メモリ装置の構成ブロック図であ
る。図４に示すように、ほぼ矩形の領域に単位セルを多
数マトリックス状に配置したアレイからなり、その矩形
領域の図面上下側の一部を参照セルアレイ部４２に割り
当てて構成されるメインセルアレイ部４１と、メインセ
ルアレイ部４１の図面上左側に沿って形成され、メイン
セルアレイ部４１及び参照セルアレイ部４２に駆動信号
を印加するワードライン駆動部４３と、メインセルアレ
イ部４１の参照セルアレイを割り当てた箇所に沿って形
成されるセンシングアンプ部４４とで構成されている。
ここで、ワードライン駆動部４３はメインセルアレイ部
４１のメインワードライン及び参照セルアレイ部４２の
参照ワードラインに駆動信号を印加するためのものであ
る。センシングアンプ部４４は複数のセンシングアンプ
より構成され、ビットライン及びビットバーラインの信
号を増幅する。
る不揮発性強誘電体メモリ装置の構成ブロック図であ
る。図４に示すように、ほぼ矩形の領域に単位セルを多
数マトリックス状に配置したアレイからなり、その矩形
領域の図面上下側の一部を参照セルアレイ部４２に割り
当てて構成されるメインセルアレイ部４１と、メインセ
ルアレイ部４１の図面上左側に沿って形成され、メイン
セルアレイ部４１及び参照セルアレイ部４２に駆動信号
を印加するワードライン駆動部４３と、メインセルアレ
イ部４１の参照セルアレイを割り当てた箇所に沿って形
成されるセンシングアンプ部４４とで構成されている。
ここで、ワードライン駆動部４３はメインセルアレイ部
４１のメインワードライン及び参照セルアレイ部４２の
参照ワードラインに駆動信号を印加するためのものであ
る。センシングアンプ部４４は複数のセンシングアンプ
より構成され、ビットライン及びビットバーラインの信
号を増幅する。
【００１２】このような従来の不揮発性強誘電体メモリ
装置の動作を図５に基づいて説明する。図５は従来不揮
発性強誘電体メモリ装置のセルアレイの構成図である。
図５に示すように、メインセルアレイはＤＲＡＭのよう
に折り返しビットライン構造を有する。そして、参照セ
ルアレイ部４２もまた折り返しビットライン構造を有
し、参照セルワードラインと参照セルプレートラインと
を対として構成させている。
装置の動作を図５に基づいて説明する。図５は従来不揮
発性強誘電体メモリ装置のセルアレイの構成図である。
図５に示すように、メインセルアレイはＤＲＡＭのよう
に折り返しビットライン構造を有する。そして、参照セ
ルアレイ部４２もまた折り返しビットライン構造を有
し、参照セルワードラインと参照セルプレートラインと
を対として構成させている。
【００１３】従来の１Ｔ／１Ｃの基本構造は一つのトラ
ンジスタと一つの強誘電体とが直列に連結され、トラン
ジスタのゲートはワードラインに連結され、ドレインは
ビットラインに連結されている。そして、強誘電体キャ
パシタの一方の電極はプレートラインＰ／Ｌに連結さ
れ、他方の電極はトランジスタのソースに連結される。
ここで、参照セルワードライン及び参照セルプレートラ
インをそれぞれＲＷＬ＿１，ＲＰＬ＿１とＲＷＬ＿２，
ＲＰＬ＿２とする。
ンジスタと一つの強誘電体とが直列に連結され、トラン
ジスタのゲートはワードラインに連結され、ドレインは
ビットラインに連結されている。そして、強誘電体キャ
パシタの一方の電極はプレートラインＰ／Ｌに連結さ
れ、他方の電極はトランジスタのソースに連結される。
ここで、参照セルワードライン及び参照セルプレートラ
インをそれぞれＲＷＬ＿１，ＲＰＬ＿１とＲＷＬ＿２，
ＲＰＬ＿２とする。
【００１４】メインセルワードラインＷＬ＿Ｎ−１とメ
インセルプレートラインＰＬ＿Ｎ−１が活性化される
と、参照セルワードラインＲＷＬ＿１と参照セルプレー
トラインＲＰＬ＿１も活性化される。従って、ビットラ
インＢ／Ｌにはメインセルのデータが載せられ、ビット
バーラインＢＢ／Ｌには参照セルのデータが載せられ
る。
インセルプレートラインＰＬ＿Ｎ−１が活性化される
と、参照セルワードラインＲＷＬ＿１と参照セルプレー
トラインＲＰＬ＿１も活性化される。従って、ビットラ
インＢ／Ｌにはメインセルのデータが載せられ、ビット
バーラインＢＢ／Ｌには参照セルのデータが載せられ
る。
【００１５】一方、メインセルワードラインＷＬ＿Ｎと
メインセルプレートラインＰＬ＿Ｎが活性化されると、
参照セルワードラインＲＷＬ＿２と参照セルプレートラ
インＲＰＬ＿２もまた活性化される。従って、ビットバ
ーラインＢＢ／Ｌにはメインセルのデータが載せられ、
ビットラインＢ／Ｌには参照セルデータが載せられる。
ここで、参照セルによる参照レベルＲＥＦはメインセル
によるビットラインレベルのＢ＿Ｈ（ハイ)とＢ＿Ｌ
（ロー)との間に存在する。
メインセルプレートラインＰＬ＿Ｎが活性化されると、
参照セルワードラインＲＷＬ＿２と参照セルプレートラ
インＲＰＬ＿２もまた活性化される。従って、ビットバ
ーラインＢＢ／Ｌにはメインセルのデータが載せられ、
ビットラインＢ／Ｌには参照セルデータが載せられる。
ここで、参照セルによる参照レベルＲＥＦはメインセル
によるビットラインレベルのＢ＿Ｈ（ハイ)とＢ＿Ｌ
（ロー)との間に存在する。
【００１６】参照電圧ＲＥＦをビットラインレベルのＢ
＿ＨとＢ＿Ｌとの間にするためには、参照セルの動作方
法によって二つの方法が考えられる。
＿ＨとＢ＿Ｌとの間にするためには、参照セルの動作方
法によって二つの方法が考えられる。
【００１７】第一は、参照セルのキャパシタにロジック
「１」を格納する方法で、その際、参照セルのキャパシ
タのサイズをメインセルのキャパシタのサイズに比べて
小さくすればよい。第二は、参照セルのキャパシタにロ
ジック「０」を格納する方法で、その際、参照セルのキ
ャパシタのサイズをメインセルのキャパシタのサイズに
比べて大きくすればよい。このように、従来技術の不揮
発性強誘電体メモリ装置は二つの方法を用いることによ
り、センスアンプ部４４にて必要とされる参照電圧を作
り出していた。
「１」を格納する方法で、その際、参照セルのキャパシ
タのサイズをメインセルのキャパシタのサイズに比べて
小さくすればよい。第二は、参照セルのキャパシタにロ
ジック「０」を格納する方法で、その際、参照セルのキ
ャパシタのサイズをメインセルのキャパシタのサイズに
比べて大きくすればよい。このように、従来技術の不揮
発性強誘電体メモリ装置は二つの方法を用いることによ
り、センスアンプ部４４にて必要とされる参照電圧を作
り出していた。
【００１８】
【発明が解決しようとする課題】上記のような従来不揮
発性強誘電体メモリ装置は次のような問題点があった。
第一に、ビットラインレベルのＢ＿ＨとＢ＿Ｌとの間の
参照電圧を作るために第一の方法、つまり参照セルのキ
ャパシタのサイズをメインセルのキャパシタのサイズよ
り小さくする場合は、参照セルのキャパシタはメインセ
ルのキャパシタに比べて過度なスイッチング、つまり破
壊動作が行われるので、疲労現象が発生し、参照電圧を
不安定にさせる要因として作用する。第二に、ビットラ
インレベルのＢ＿ＨとＢ＿Ｌとの間の参照電圧を作るた
めに第二の方法、つまり参照セルのキャパシタのサイズ
をメインセルのキャパシタのサイズより大きくする場合
は、疲労現象は少ないが、キャパシタのサイズを大きく
しなければならない問題がある。
発性強誘電体メモリ装置は次のような問題点があった。
第一に、ビットラインレベルのＢ＿ＨとＢ＿Ｌとの間の
参照電圧を作るために第一の方法、つまり参照セルのキ
ャパシタのサイズをメインセルのキャパシタのサイズよ
り小さくする場合は、参照セルのキャパシタはメインセ
ルのキャパシタに比べて過度なスイッチング、つまり破
壊動作が行われるので、疲労現象が発生し、参照電圧を
不安定にさせる要因として作用する。第二に、ビットラ
インレベルのＢ＿ＨとＢ＿Ｌとの間の参照電圧を作るた
めに第二の方法、つまり参照セルのキャパシタのサイズ
をメインセルのキャパシタのサイズより大きくする場合
は、疲労現象は少ないが、キャパシタのサイズを大きく
しなければならない問題がある。
【００１９】本発明は上記した従来技術の問題点を解決
するためになされたものであって、スイッチング動作の
繰り返しによる疲労現象を減少させると共に、動作電圧
を低め、動作速度を高くすることのできる不揮発性強誘
電体メモリ装置及びその製造方法を提供することにその
目的がある。
するためになされたものであって、スイッチング動作の
繰り返しによる疲労現象を減少させると共に、動作電圧
を低め、動作速度を高くすることのできる不揮発性強誘
電体メモリ装置及びその製造方法を提供することにその
目的がある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
の本発明の不揮発性強誘電体メモリ装置は、一方向に形
成された複数のワードライン、互いに一定の間隔を有し
てワードラインを横切る方向に対として形成される複数
のコントロールラインとセンシングライン、各対のコン
トロールラインとセンシングラインとの間に形成され、
ドレインに電源電圧が印加され、ゲート絶縁膜が強誘電
性物質からなる第１トランジスタ、ドレインがそれぞれ
のセンシングラインに連結され、ソースは第１トランジ
スタのソースに連結され、ゲートはワードラインに連結
される第２トランジスタ、ドレインがそれぞれのコント
ロールラインに連結され、ソースは第１トランジスタの
ゲートに連結され、ゲートはワードラインに連結される
第３トランジスタを含むことを特徴とする。
の本発明の不揮発性強誘電体メモリ装置は、一方向に形
成された複数のワードライン、互いに一定の間隔を有し
てワードラインを横切る方向に対として形成される複数
のコントロールラインとセンシングライン、各対のコン
トロールラインとセンシングラインとの間に形成され、
ドレインに電源電圧が印加され、ゲート絶縁膜が強誘電
性物質からなる第１トランジスタ、ドレインがそれぞれ
のセンシングラインに連結され、ソースは第１トランジ
スタのソースに連結され、ゲートはワードラインに連結
される第２トランジスタ、ドレインがそれぞれのコント
ロールラインに連結され、ソースは第１トランジスタの
ゲートに連結され、ゲートはワードラインに連結される
第３トランジスタを含むことを特徴とする。
【００２１】本発明の不揮発性強誘電体メモリ装置の製
造方法は、半導体基板内に所定の深さに第１絶縁層を形
成し、基板の表面から第１絶縁層の両先端に至る第２絶
縁層を形成して、半導体基板を第１基板と第２基板とに
区画する工程、第１基板上に強誘電性物質を介在して第
１ゲート電極を形成する工程、第１基板の両側の第２基
板上にそれぞれゲート絶縁膜を介在して、第２ゲート電
極と第３ゲート電極を形成する工程、第１ゲート電極の
両側の第１基板内に第１基板と反対導電型の第１ソース
／ドレイン領域を形成する工程、第２、第３ゲート電極
の両側の第２基板内に第２基板と反対導電型の第２、第
３ソース／ドレイン領域をそれぞれ形成する工程、第１
ソース不純物領域の一方側の第１基板内に第１基板と同
一導電型の第１不純物領域を形成する工程を備えること
を特徴とする。
造方法は、半導体基板内に所定の深さに第１絶縁層を形
成し、基板の表面から第１絶縁層の両先端に至る第２絶
縁層を形成して、半導体基板を第１基板と第２基板とに
区画する工程、第１基板上に強誘電性物質を介在して第
１ゲート電極を形成する工程、第１基板の両側の第２基
板上にそれぞれゲート絶縁膜を介在して、第２ゲート電
極と第３ゲート電極を形成する工程、第１ゲート電極の
両側の第１基板内に第１基板と反対導電型の第１ソース
／ドレイン領域を形成する工程、第２、第３ゲート電極
の両側の第２基板内に第２基板と反対導電型の第２、第
３ソース／ドレイン領域をそれぞれ形成する工程、第１
ソース不純物領域の一方側の第１基板内に第１基板と同
一導電型の第１不純物領域を形成する工程を備えること
を特徴とする。
【００２２】
【発明の実施の形態】以下、本発明実施形態の不揮発性
強誘電体メモリ装置を添付の図面に基づいて説明する。
図６は本不揮発性強誘電体メモリ装置による単位セルの
構成図である。図６に示すように、行方向に形成される
ワードラインＷ／Ｌと、列方向に形成され、互いに一定
の間隔を有するセンシングライン及びコントロールライ
ンと、ドレインに電源電圧が印加され、ゲート誘電物質
として強誘電性物質を用いる第１トランジスタＴ１と、
ドレインがセンシングラインに連結され、ソースが第１
トランジスタＴ１のソースに連結され、ゲートはワード
ラインに連結される第２トランジスタＴ２と、ドレイン
がコントロールラインに連結され、ソースは第１トラン
ジスタＴ１のゲートに連結され、ゲートはワードライン
に連結される第３トランジスタＴ３とで構成されてい
る。ここで、第１トランジスタＴ１はゲート絶縁膜が強
誘電性物質からなる強誘電体ＮＭＯＳトランジスタであ
り、第２、第３トランジスタＴ２、Ｔ３はゲート絶縁膜
が通常のゲート絶縁物質からなるＮＭＯＳトランジスタ
である。また、上記のようにセンシングラインとコント
ロールラインとは一対として形成され、実際にはこの対
とされたラインが多数平行して配置されている。ワード
ラインも同様に多数平行に配置されている。
強誘電体メモリ装置を添付の図面に基づいて説明する。
図６は本不揮発性強誘電体メモリ装置による単位セルの
構成図である。図６に示すように、行方向に形成される
ワードラインＷ／Ｌと、列方向に形成され、互いに一定
の間隔を有するセンシングライン及びコントロールライ
ンと、ドレインに電源電圧が印加され、ゲート誘電物質
として強誘電性物質を用いる第１トランジスタＴ１と、
ドレインがセンシングラインに連結され、ソースが第１
トランジスタＴ１のソースに連結され、ゲートはワード
ラインに連結される第２トランジスタＴ２と、ドレイン
がコントロールラインに連結され、ソースは第１トラン
ジスタＴ１のゲートに連結され、ゲートはワードライン
に連結される第３トランジスタＴ３とで構成されてい
る。ここで、第１トランジスタＴ１はゲート絶縁膜が強
誘電性物質からなる強誘電体ＮＭＯＳトランジスタであ
り、第２、第３トランジスタＴ２、Ｔ３はゲート絶縁膜
が通常のゲート絶縁物質からなるＮＭＯＳトランジスタ
である。また、上記のようにセンシングラインとコント
ロールラインとは一対として形成され、実際にはこの対
とされたラインが多数平行して配置されている。ワード
ラインも同様に多数平行に配置されている。
【００２３】このように構成された本発明の不揮発性強
誘電体メモリ装置の動作を以下に説明する。まず、書込
みモード時にはワードラインが「ロー」から「ハイ」に
活性化されて第２、第３トランジスタＴ２、Ｔ３が活性
化される。このとき、センシングラインＳＬとコントロ
ールラインＣＬとの間には強誘電体の分極反転以上の臨
界電圧を加える。従って、臨界電圧が第２トランジスタ
Ｔ２のソースのノードＮ１と第３トランジスタＴ３のソ
ースのノードＮ２とへ伝達される。
誘電体メモリ装置の動作を以下に説明する。まず、書込
みモード時にはワードラインが「ロー」から「ハイ」に
活性化されて第２、第３トランジスタＴ２、Ｔ３が活性
化される。このとき、センシングラインＳＬとコントロ
ールラインＣＬとの間には強誘電体の分極反転以上の臨
界電圧を加える。従って、臨界電圧が第２トランジスタ
Ｔ２のソースのノードＮ１と第３トランジスタＴ３のソ
ースのノードＮ２とへ伝達される。
【００２４】ノードＮ１へ伝達された電圧は第１トラン
ジスタＴ１のソース及び基板に加えられ、ノードＮ２へ
伝達された電圧は第１トランジスタＴ１のゲートに加え
られる。周知のように、ＦＥＴトランジスタのゲートと
基板の間のゲート絶縁膜はかなり薄く、ソースを介して
基板に加えられる電圧と絶縁膜を挟んだゲートとに電圧
が加わる際の印加電圧の向きによって、すなわち、第１
トランジスタＴ１の強誘電性物質はゲートと基板電圧に
よって分極方向が決定される。基板の電圧がゲートの電
圧より高い場合は、ロジック「ロー」、つまり「０」が
格納され、基板の電圧がゲートの電圧より低い場合はロ
ジック「ハイ」、つまり「１」が格納される。
ジスタＴ１のソース及び基板に加えられ、ノードＮ２へ
伝達された電圧は第１トランジスタＴ１のゲートに加え
られる。周知のように、ＦＥＴトランジスタのゲートと
基板の間のゲート絶縁膜はかなり薄く、ソースを介して
基板に加えられる電圧と絶縁膜を挟んだゲートとに電圧
が加わる際の印加電圧の向きによって、すなわち、第１
トランジスタＴ１の強誘電性物質はゲートと基板電圧に
よって分極方向が決定される。基板の電圧がゲートの電
圧より高い場合は、ロジック「ロー」、つまり「０」が
格納され、基板の電圧がゲートの電圧より低い場合はロ
ジック「ハイ」、つまり「１」が格納される。
【００２５】一方、図７ａ及び７ｂと図８ａ及び８ｂは
ロジック「０」及びロジック「１」の格納状態を示す二
つの実施形態を示すものである。ここで、図７ａと図８
ａはロジック「０」の格納状態を示し、図７ｂと図８ｂ
はロジック「１」の格納状態を示す。
ロジック「０」及びロジック「１」の格納状態を示す二
つの実施形態を示すものである。ここで、図７ａと図８
ａはロジック「０」の格納状態を示し、図７ｂと図８ｂ
はロジック「１」の格納状態を示す。
【００２６】一方、読み出しモード時は、第１トランジ
スタＴ１のドレインに１／２Ｖｃｃ程度の電源電圧をか
けた状態でワードラインを「ロー」から「ハイ」に活性
化させた後、一旦、センシングラインＳＬとコントロー
ルラインＣＬをそれぞれ接地レベル或いは一定のレベル
にプルダウン及び等電位化させる。センシングラインＳ
ＬとコントロールラインＣＬはセンシングアンプ（図示
せず）の入力に用いられる。
スタＴ１のドレインに１／２Ｖｃｃ程度の電源電圧をか
けた状態でワードラインを「ロー」から「ハイ」に活性
化させた後、一旦、センシングラインＳＬとコントロー
ルラインＣＬをそれぞれ接地レベル或いは一定のレベル
にプルダウン及び等電位化させる。センシングラインＳ
ＬとコントロールラインＣＬはセンシングアンプ（図示
せず）の入力に用いられる。
【００２７】コントロールラインに参照電圧を載せるた
めには、コントロールラインを参照レベル発生回路（図
示せず）又は参照セル（図示せず）に連結させる。従っ
て、第１トランジスタＴ１の極性に従って第１トランジ
スタＴ１に流れる電流が異なり、センシングラインとコ
ントロールラインに現れる電圧レベルが異なるようにな
る。センシングラインとコントロールラインに現れる電
圧レベルはセンシングアンプによって増幅され出力され
る。即ち、第１トランジスタＴ１にロジック「０」が格
納された場合は、センシングラインのレベルがコントロ
ールラインのレベルに比べて低く、第１トランジスタＴ
１にロジック「１」が格納された場合は、センシングラ
インのレベルがコントロールラインのレベルに比べて高
くなる。すなわち、従来のように、格納されたデータを
読み出すときに、データを破壊する必要がない。したが
って、強誘電体の特性が劣化することがない。また、デ
ータが破壊されないので、データを復する動作も不要と
なる。
めには、コントロールラインを参照レベル発生回路（図
示せず）又は参照セル（図示せず）に連結させる。従っ
て、第１トランジスタＴ１の極性に従って第１トランジ
スタＴ１に流れる電流が異なり、センシングラインとコ
ントロールラインに現れる電圧レベルが異なるようにな
る。センシングラインとコントロールラインに現れる電
圧レベルはセンシングアンプによって増幅され出力され
る。即ち、第１トランジスタＴ１にロジック「０」が格
納された場合は、センシングラインのレベルがコントロ
ールラインのレベルに比べて低く、第１トランジスタＴ
１にロジック「１」が格納された場合は、センシングラ
インのレベルがコントロールラインのレベルに比べて高
くなる。すなわち、従来のように、格納されたデータを
読み出すときに、データを破壊する必要がない。したが
って、強誘電体の特性が劣化することがない。また、デ
ータが破壊されないので、データを復する動作も不要と
なる。
【００２８】図９は本不揮発性強誘電体メモリ装置のセ
ル配列図である。図９に示すように、本発明の不揮発性
強誘電体メモリ装置のセルは折り返し形態に配列され
る。図に示すように、コントロールラインＣＬとセンシ
ングラインＳＬとが対となり、複数対のコントロールラ
イン及びセンシングラインが形成される。そして、各セ
ンシングライン毎にセンシングアンプが連結される。
ル配列図である。図９に示すように、本発明の不揮発性
強誘電体メモリ装置のセルは折り返し形態に配列され
る。図に示すように、コントロールラインＣＬとセンシ
ングラインＳＬとが対となり、複数対のコントロールラ
イン及びセンシングラインが形成される。そして、各セ
ンシングライン毎にセンシングアンプが連結される。
【００２９】図１０は本発明の第１実施形態に係る不揮
発性強誘電体メモリ素子の断面構造図である。図１０に
示すように、本実施形態における半導体基板は第１，第
２の二つに分けられ、第２半導体基板１１ｂの中に絶縁
層１２，１４で区画した領域内に第１半導体基板１１ａ
が配置された形状とされている。絶縁層１２は第１半導
体基板１１ａの底に形成され、絶縁層１４は第１半導体
基板１１ａの両側面に形成されている。第１半導体基板
１１ａ上には強誘電性物質１５を介在して第１ゲート電
極１６が形成され、第１基板１１ａの第１ゲート電極１
６の両側に第１半導体基板１１ａと反対導電型の第１ソ
ース／ドレイン領域２０ａ／２０ｂが形成されている。
すなわち、第１半導体基板１１ａに第１トランジスタが
形成されている。一方、第１半導体基板１１ａの外側、
すなわち双方の絶縁層１４の両側の第２半導体基板１１
ｂ上にそれぞれゲート絶縁膜１７ａを介在して第２、第
３ゲート電極１８ａ、１８ｂを形成し、それぞれのゲー
ト電極の両側に第２半導体基板と反対導電型の第２、第
３ソース／ドレイン領域２１ａ／２１ｂ、２２ａ／２２
ｂを形成させている。すなわち、第２半導体基板に第
２，第３トランジスタが形成されている。さらに、第１
半導体基板１１ａの第１ソース領域２０ａに接して第１
半導体基板１１ａと同一導電型の第１不純物領域２３が
形成されている。
発性強誘電体メモリ素子の断面構造図である。図１０に
示すように、本実施形態における半導体基板は第１，第
２の二つに分けられ、第２半導体基板１１ｂの中に絶縁
層１２，１４で区画した領域内に第１半導体基板１１ａ
が配置された形状とされている。絶縁層１２は第１半導
体基板１１ａの底に形成され、絶縁層１４は第１半導体
基板１１ａの両側面に形成されている。第１半導体基板
１１ａ上には強誘電性物質１５を介在して第１ゲート電
極１６が形成され、第１基板１１ａの第１ゲート電極１
６の両側に第１半導体基板１１ａと反対導電型の第１ソ
ース／ドレイン領域２０ａ／２０ｂが形成されている。
すなわち、第１半導体基板１１ａに第１トランジスタが
形成されている。一方、第１半導体基板１１ａの外側、
すなわち双方の絶縁層１４の両側の第２半導体基板１１
ｂ上にそれぞれゲート絶縁膜１７ａを介在して第２、第
３ゲート電極１８ａ、１８ｂを形成し、それぞれのゲー
ト電極の両側に第２半導体基板と反対導電型の第２、第
３ソース／ドレイン領域２１ａ／２１ｂ、２２ａ／２２
ｂを形成させている。すなわち、第２半導体基板に第
２，第３トランジスタが形成されている。さらに、第１
半導体基板１１ａの第１ソース領域２０ａに接して第１
半導体基板１１ａと同一導電型の第１不純物領域２３が
形成されている。
【００３０】ここで、絶縁層１２、１４は第１半導体基
板１１ａの底面に形成された第１絶縁層１２と、第１絶
縁層１２の両先端と連結されるように、第１半導体基板
１１ａの両側面に形成されたトレンチタイプの第２絶縁
層１４とで構成される。第１絶縁層１２は第１半導体基
板１１ａと反対導電型の不純物を注入する方法を用いて
形成する。
板１１ａの底面に形成された第１絶縁層１２と、第１絶
縁層１２の両先端と連結されるように、第１半導体基板
１１ａの両側面に形成されたトレンチタイプの第２絶縁
層１４とで構成される。第１絶縁層１２は第１半導体基
板１１ａと反対導電型の不純物を注入する方法を用いて
形成する。
【００３１】そして、第１ドレイン領域２０ｂには電源
電圧が印加される第１配線層２４ａが構成され、第１ソ
ース領域２０ａと第２ソース領域２１ａとを電気的に連
結する第２配線層２４ｂがさらに構成され、第１ゲート
電極１６と第３ソース領域２２ａとを電気的に連結する
第３配線層（図示せず）がさらに構成される。この際、
第１ドレイン領域２０ｂには１／２Ｖｃｃ程度の電源電
圧が印加される。
電圧が印加される第１配線層２４ａが構成され、第１ソ
ース領域２０ａと第２ソース領域２１ａとを電気的に連
結する第２配線層２４ｂがさらに構成され、第１ゲート
電極１６と第３ソース領域２２ａとを電気的に連結する
第３配線層（図示せず）がさらに構成される。この際、
第１ドレイン領域２０ｂには１／２Ｖｃｃ程度の電源電
圧が印加される。
【００３２】上記したように、第１ゲート電極１６、第
１ソース／ドレイン領域２０ａ／２０ｂ及び第１ゲート
電極１６と第１半導体基板１１ａとの間に介在された強
誘電性物質１５により第１トランジスタＴ１が構成され
る。このように、第１トランジスタＴ１が形成される第
１半導体基板１１ａは、絶縁層１２及びトレンチタイプ
の第２絶縁層１４によって第２半導体基板１１ｂと完全
に分離されている。
１ソース／ドレイン領域２０ａ／２０ｂ及び第１ゲート
電極１６と第１半導体基板１１ａとの間に介在された強
誘電性物質１５により第１トランジスタＴ１が構成され
る。このように、第１トランジスタＴ１が形成される第
１半導体基板１１ａは、絶縁層１２及びトレンチタイプ
の第２絶縁層１４によって第２半導体基板１１ｂと完全
に分離されている。
【００３３】即ち、第１トランジスタＴ１の内部基板の
第１半導体基板１１ａは外部基板の第２半導体基板１１
ｂと第１絶縁層１２及び第２絶縁層１４によって分離さ
れているため、第１半導体基板１１ａのバイアスを調節
するためには、各セル毎に第１半導体基板１１ａと反対
導電型の第１不純物領域２３が別に必要とされる。
第１半導体基板１１ａは外部基板の第２半導体基板１１
ｂと第１絶縁層１２及び第２絶縁層１４によって分離さ
れているため、第１半導体基板１１ａのバイアスを調節
するためには、各セル毎に第１半導体基板１１ａと反対
導電型の第１不純物領域２３が別に必要とされる。
【００３４】第１ドレイン領域２０ｂには外部の電源電
圧原のＣＰＷＲ端が連結される。従って、図６に示すノ
ードＮ１に「ハイ」電圧が印加されると、内部基板の第
１半導体基板１１ａには「ハイ」電圧が伝達されるが、
外部基板の第２半導体基板１１ｂとは第１、第２絶縁層
１２、１４によって分離された形態となる。第１トラン
ジスタＴ１のゲートはノードＮ２に連結され、ソースは
ノードＮ１と連結される。従って、ノードＮ１によって
内部基板の第１半導体基板１１ａのバイアスが調節され
る。
圧原のＣＰＷＲ端が連結される。従って、図６に示すノ
ードＮ１に「ハイ」電圧が印加されると、内部基板の第
１半導体基板１１ａには「ハイ」電圧が伝達されるが、
外部基板の第２半導体基板１１ｂとは第１、第２絶縁層
１２、１４によって分離された形態となる。第１トラン
ジスタＴ１のゲートはノードＮ２に連結され、ソースは
ノードＮ１と連結される。従って、ノードＮ１によって
内部基板の第１半導体基板１１ａのバイアスが調節され
る。
【００３５】このように構成された本発明の第１実施形
態に係る不揮発性強誘電体メモリ装置の製造方法を以下
に説明する。図１１ａ〜１１ｅは本発明の第１実施形態
に係る不揮発性強誘電体メモリ装置の製造工程の断面図
である。図１１ａに示すように、第１導電型半導体基板
１１の所定の深さに不純物イオン注入によって第１絶縁
層１２を形成する。以後、第１絶縁層１２の両先端に接
するように、半導体基板１１を所定の深さにエッチング
してトレンチ１３を形成する。
態に係る不揮発性強誘電体メモリ装置の製造方法を以下
に説明する。図１１ａ〜１１ｅは本発明の第１実施形態
に係る不揮発性強誘電体メモリ装置の製造工程の断面図
である。図１１ａに示すように、第１導電型半導体基板
１１の所定の深さに不純物イオン注入によって第１絶縁
層１２を形成する。以後、第１絶縁層１２の両先端に接
するように、半導体基板１１を所定の深さにエッチング
してトレンチ１３を形成する。
【００３６】図１１ｂに示すように、トレンチ１３内に
絶縁物質を埋め込み、第２絶縁層１４を形成すると、第
１導電型半導体基板１１は第１絶縁層１２及び第２絶縁
層１４によって電気的に分離される。ここで、便宜上、
第１絶縁層１２及び第２絶縁層１４の内側に形成された
半導体基板を第１半導体基板１１ａと定義し、外側に形
成された半導体基板を第２半導体基板１１ｂと定義す
る。
絶縁物質を埋め込み、第２絶縁層１４を形成すると、第
１導電型半導体基板１１は第１絶縁層１２及び第２絶縁
層１４によって電気的に分離される。ここで、便宜上、
第１絶縁層１２及び第２絶縁層１４の内側に形成された
半導体基板を第１半導体基板１１ａと定義し、外側に形
成された半導体基板を第２半導体基板１１ｂと定義す
る。
【００３７】図１１ｃに示すように、第１半導体基板１
１ａ上に強誘電性物質１５を介在して第１ゲート電極１
６を形成し、第１半導体基板１１ａの両側の第１、第２
絶縁層１２、１４により区画される第２半導体基板１１
ｂ上にはそれぞれ通常のゲート絶縁物質１７ａを用い
て、第２、第３ゲート電極１８ａ、１８ｂを形成する。
１ａ上に強誘電性物質１５を介在して第１ゲート電極１
６を形成し、第１半導体基板１１ａの両側の第１、第２
絶縁層１２、１４により区画される第２半導体基板１１
ｂ上にはそれぞれ通常のゲート絶縁物質１７ａを用い
て、第２、第３ゲート電極１８ａ、１８ｂを形成する。
【００３８】図１１ｄに示すように、第１ゲート電極１
６の一方側のソース領域が形成される部位の第１半導体
基板１１ａの所定部位をマスク物質１９にマスキングし
た後、第１、第２半導体基板１１ａ、１１ｂと反対導電
型の不純物を注入する。従って、第１ゲート電極１６の
両側の第１半導体基板１１ａの表面内には第１ソース／
ドレイン領域２０ａ／２０ｂが形成され、第２ゲート電
極１８ａの両側の第２半導体基板１１ｂの表面内には第
２ソース／ドレイン領域２１ａ／２１ｂが形成され、第
３ゲート電極１８ｂの両側の第２半導体基板１１ｂの表
面内には第３ソース／ドレイン領域２２ａ／２２ｂが形
成される。
６の一方側のソース領域が形成される部位の第１半導体
基板１１ａの所定部位をマスク物質１９にマスキングし
た後、第１、第２半導体基板１１ａ、１１ｂと反対導電
型の不純物を注入する。従って、第１ゲート電極１６の
両側の第１半導体基板１１ａの表面内には第１ソース／
ドレイン領域２０ａ／２０ｂが形成され、第２ゲート電
極１８ａの両側の第２半導体基板１１ｂの表面内には第
２ソース／ドレイン領域２１ａ／２１ｂが形成され、第
３ゲート電極１８ｂの両側の第２半導体基板１１ｂの表
面内には第３ソース／ドレイン領域２２ａ／２２ｂが形
成される。
【００３９】以後、図１１ｅに示すように、マスク物質
１９を除去した後、その部分にのみ選択的にイオン注入
を行い、第１半導体基板１１ａと同一導電型の第１不純
物領域２３を形成する。この際、第１、第２半導体基板
１１ａ、１１ｂはＰ導電型であり、ソース／ドレイン領
域はＮ導電型である。
１９を除去した後、その部分にのみ選択的にイオン注入
を行い、第１半導体基板１１ａと同一導電型の第１不純
物領域２３を形成する。この際、第１、第２半導体基板
１１ａ、１１ｂはＰ導電型であり、ソース／ドレイン領
域はＮ導電型である。
【００４０】以後、第１ドレイン領域２０ｂへ電源電圧
を伝達するための第１配線層２４ａを形成し、第１ソー
ス領域２０ａと第２ソース領域２１ａとを電気的に連結
する第２配線層２４ｂを形成する。また、図面には図示
しないが、第１ゲート電極１６と第３ソース領域２２ａ
とを電気的に連結する第３配線層（図示せず）を形成す
る工程がさらに備えられる。
を伝達するための第１配線層２４ａを形成し、第１ソー
ス領域２０ａと第２ソース領域２１ａとを電気的に連結
する第２配線層２４ｂを形成する。また、図面には図示
しないが、第１ゲート電極１６と第３ソース領域２２ａ
とを電気的に連結する第３配線層（図示せず）を形成す
る工程がさらに備えられる。
【００４１】一方、図１２は本発明の第２実施形態に係
る不揮発性強誘電体メモリ装置の断面構造図である。図
１２に示すように、本発明の第２実施形態に係る不揮発
性強誘電体メモリ装置は本発明の第１実施形態の断面構
造と同様であり、第１ドレイン領域２０ｂ内に第１半導
体基板１１ａと同一導電型の第２不純物領域２３ａを形
成したことが第１実施形態と異なる点である。この第２
不純物領域２３ａには電源電圧１／２Ｖｃｃが印加され
る。
る不揮発性強誘電体メモリ装置の断面構造図である。図
１２に示すように、本発明の第２実施形態に係る不揮発
性強誘電体メモリ装置は本発明の第１実施形態の断面構
造と同様であり、第１ドレイン領域２０ｂ内に第１半導
体基板１１ａと同一導電型の第２不純物領域２３ａを形
成したことが第１実施形態と異なる点である。この第２
不純物領域２３ａには電源電圧１／２Ｖｃｃが印加され
る。
【００４２】第２不純物領域２３ａと第１ドレイン領域
２０ｂとはＰＮダイオード形態に構成されるので、第２
不純物領域２３ａに印加される電源電圧は第１半導体基
板１１ａまで伝達される。しかし、第１、第２絶縁層１
２、１４によって、接地レベルの第２半導体基板１１ｂ
までは伝達されない。すなわち、第１半導体基板１１ａ
に「ハイ」電圧が誘起されても、第１ドレイン領域２０
ｂによって第２不純物領域２３ａへは伝達されない。従
って、第１半導体基板１１ａに誘起された電圧と電源電
圧とは互いに分離される。
２０ｂとはＰＮダイオード形態に構成されるので、第２
不純物領域２３ａに印加される電源電圧は第１半導体基
板１１ａまで伝達される。しかし、第１、第２絶縁層１
２、１４によって、接地レベルの第２半導体基板１１ｂ
までは伝達されない。すなわち、第１半導体基板１１ａ
に「ハイ」電圧が誘起されても、第１ドレイン領域２０
ｂによって第２不純物領域２３ａへは伝達されない。従
って、第１半導体基板１１ａに誘起された電圧と電源電
圧とは互いに分離される。
【００４３】このような本発明の第２実施形態に係る不
揮発性強誘電体メモリ装置の製造工程を以下に説明す
る。図１３ａ〜１３ｅは本発明の第２実施形態に係る不
揮発性強誘電体メモリ装置の製造工程の断面図である。
ここで、図１３ａ〜図１３ｄは本発明の第１実施形態を
示す図１１ａ〜図１１ｄと同様であるので、その説明は
省略する。
揮発性強誘電体メモリ装置の製造工程を以下に説明す
る。図１３ａ〜１３ｅは本発明の第２実施形態に係る不
揮発性強誘電体メモリ装置の製造工程の断面図である。
ここで、図１３ａ〜図１３ｄは本発明の第１実施形態を
示す図１１ａ〜図１１ｄと同様であるので、その説明は
省略する。
【００４４】図１３ｄに示すように、それぞれ第１、第
２ソース／ドレイン領域２０ａ／２０ｂ、２１ａ／２１
ｂ及び第３ソース／ドレイン領域２２ａ／２２ｂを形成
した後、マスク物質１９を除去する。
２ソース／ドレイン領域２０ａ／２０ｂ、２１ａ／２１
ｂ及び第３ソース／ドレイン領域２２ａ／２２ｂを形成
した後、マスク物質１９を除去する。
【００４５】以後、図１３ｅに示すように、第１ドレイ
ン領域２０ｂ及びマスク物質１９が除去された領域が露
出されるようにマスキングした後、不純物イオン注入を
行い、第１半導体基板１１ａと同一導電型の第１不純物
領域２３及び第２不純物領域２３ａを形成する。そし
て、第２不純物領域２３ａに電源電圧を伝達するための
第１配線層２４ａを形成し、第１ソース領域２０ａと第
２ソース領域２１ａとを電気的に連結する第２配線層２
４ｂを形成する。また、図示しないが、第１ゲート電極
１６と第３ソース領域２２ａとを電気的に連結する第３
配線層を形成する工程がさらに備えられる。
ン領域２０ｂ及びマスク物質１９が除去された領域が露
出されるようにマスキングした後、不純物イオン注入を
行い、第１半導体基板１１ａと同一導電型の第１不純物
領域２３及び第２不純物領域２３ａを形成する。そし
て、第２不純物領域２３ａに電源電圧を伝達するための
第１配線層２４ａを形成し、第１ソース領域２０ａと第
２ソース領域２１ａとを電気的に連結する第２配線層２
４ｂを形成する。また、図示しないが、第１ゲート電極
１６と第３ソース領域２２ａとを電気的に連結する第３
配線層を形成する工程がさらに備えられる。
【００４６】次に、図１４は本発明の第３実施形態に係
る不揮発性強誘電体メモリ装置の断面構造図である。本
発明の第３実施形態は半導体基板にウェルが形成された
構造を有する。即ち、図１４に示すように、第１導電型
半導体基板４１と、第１導電型半導体基板４１の表面内
の所定の深さまで形成された第１導電型ウェル領域４２
と、一定の間隔を置いて第１導電型ウェル領域４２を垂
直方向に分離する第１、第２絶縁層４３ａ、４４ａと、
第１絶縁層４３ａと第２絶縁層４４ａとの間の第１導電
型ウェル領域４２上に、強誘電性物質４５を介在して形
成された第１ゲート電極４６と、第１ゲート電極４６が
形成された第１導電型ウェル領域４２の両側の第１、第
２絶縁層４３ａ、４４ａによって分離される他のウェル
領域上に、それぞれ通常のゲート絶縁膜４７を介在して
形成された第２、第３ゲート電極４８ａ、４８ｂと、第
１ゲート電極４６の両側の第１導電型ウェル領域４２内
に形成される第１ソース／ドレイン領域４９ａ／４９ｂ
と、第２、第３ゲート電極４８ａ、４８ｂの両側のウェ
ル領域内に形成される第２、第３ソース／ドレイン領域
５０ａ／５０ｂ、５１ａ／５１ｂとで構成されている。
る不揮発性強誘電体メモリ装置の断面構造図である。本
発明の第３実施形態は半導体基板にウェルが形成された
構造を有する。即ち、図１４に示すように、第１導電型
半導体基板４１と、第１導電型半導体基板４１の表面内
の所定の深さまで形成された第１導電型ウェル領域４２
と、一定の間隔を置いて第１導電型ウェル領域４２を垂
直方向に分離する第１、第２絶縁層４３ａ、４４ａと、
第１絶縁層４３ａと第２絶縁層４４ａとの間の第１導電
型ウェル領域４２上に、強誘電性物質４５を介在して形
成された第１ゲート電極４６と、第１ゲート電極４６が
形成された第１導電型ウェル領域４２の両側の第１、第
２絶縁層４３ａ、４４ａによって分離される他のウェル
領域上に、それぞれ通常のゲート絶縁膜４７を介在して
形成された第２、第３ゲート電極４８ａ、４８ｂと、第
１ゲート電極４６の両側の第１導電型ウェル領域４２内
に形成される第１ソース／ドレイン領域４９ａ／４９ｂ
と、第２、第３ゲート電極４８ａ、４８ｂの両側のウェ
ル領域内に形成される第２、第３ソース／ドレイン領域
５０ａ／５０ｂ、５１ａ／５１ｂとで構成されている。
【００４７】ここで、第１ドレイン領域４９ｂには電源
電圧が印加される第１配線層５２ａが構成され、第１ソ
ース領域４９ａと第２ソース領域５０ａとを電気的に連
結する第２配線層５２ｂがさらに構成され、第１ゲート
電極４６と第３ソース領域５１ａとを電気的に連結する
第３配線層（図示せず）がさらに構成されている。そし
て、第１、第２絶縁層４３ａ、４４ａはトレンチタイプ
を含む。
電圧が印加される第１配線層５２ａが構成され、第１ソ
ース領域４９ａと第２ソース領域５０ａとを電気的に連
結する第２配線層５２ｂがさらに構成され、第１ゲート
電極４６と第３ソース領域５１ａとを電気的に連結する
第３配線層（図示せず）がさらに構成されている。そし
て、第１、第２絶縁層４３ａ、４４ａはトレンチタイプ
を含む。
【００４８】本発明の第３実施形態は第１トランジスタ
Ｔ１及び第２、第３トランジスタＴ２、Ｔ３が同様の構
造を有する。即ち、第１、第２実施形態では第１半導体
基板１１ａのバイアスを調節するために、各セル毎に第
１半導体基板１１ａと同一導電型の不純物領域２３を形
成したが、本発明の第３実施形態では不純物領域を形成
しない。単に、第１トランジスタＴ１のゲート電極は強
誘電性物質のゲート絶縁膜を有し、第２、第３トランジ
スタＴ２、Ｔ３のゲート電極は通常のゲート絶縁膜を有
する違いがあるだけである。
Ｔ１及び第２、第３トランジスタＴ２、Ｔ３が同様の構
造を有する。即ち、第１、第２実施形態では第１半導体
基板１１ａのバイアスを調節するために、各セル毎に第
１半導体基板１１ａと同一導電型の不純物領域２３を形
成したが、本発明の第３実施形態では不純物領域を形成
しない。単に、第１トランジスタＴ１のゲート電極は強
誘電性物質のゲート絶縁膜を有し、第２、第３トランジ
スタＴ２、Ｔ３のゲート電極は通常のゲート絶縁膜を有
する違いがあるだけである。
【００４９】このように構成された本発明の第３実施形
態に係る不揮発性強誘電体メモリ装置の製造方法を以下
に説明する。図１５ａ〜１５ｄは本発明の第３実施形態
に係る不揮発性強誘電体メモリ装置の製造方法を説明す
るための工程断面図である。図１５ａに示すように、第
１導電型半導体基板４１の表面から所定の深さに第１導
電型のウェル領域４２を形成する。その後、ウェル領域
４２の半導体基板４１を所定の深さにエッチングして、
第１、第２トレンチ４３、４４を形成する。
態に係る不揮発性強誘電体メモリ装置の製造方法を以下
に説明する。図１５ａ〜１５ｄは本発明の第３実施形態
に係る不揮発性強誘電体メモリ装置の製造方法を説明す
るための工程断面図である。図１５ａに示すように、第
１導電型半導体基板４１の表面から所定の深さに第１導
電型のウェル領域４２を形成する。その後、ウェル領域
４２の半導体基板４１を所定の深さにエッチングして、
第１、第２トレンチ４３、４４を形成する。
【００５０】図１５ｂに示すように、第１、第２トレン
チ４３、４４に絶縁物質を埋め込み、第１、第２絶縁層
４３ａ、４４ａを形成する。従って、第１、第２絶縁層
４３ａ、４４ａによってウェル領域４２は垂直方向に分
離される。
チ４３、４４に絶縁物質を埋め込み、第１、第２絶縁層
４３ａ、４４ａを形成する。従って、第１、第２絶縁層
４３ａ、４４ａによってウェル領域４２は垂直方向に分
離される。
【００５１】図１５ｃに示すように、第１絶縁層４３ａ
と第２絶縁層４４ａとの間のウェル領域４２上に強誘電
性物質４５を介在して第１ゲート電極４６を形成し、第
１ゲート電極４６が形成されたウェル領域４２の両側の
第１、第２絶縁層４３ａ、４４ａにより分離される他の
ウェル領域上にそれぞれ通常のゲート絶縁膜４７を介在
して、第２、第３ゲート電極４８ａ、４８ｂを形成す
る。
と第２絶縁層４４ａとの間のウェル領域４２上に強誘電
性物質４５を介在して第１ゲート電極４６を形成し、第
１ゲート電極４６が形成されたウェル領域４２の両側の
第１、第２絶縁層４３ａ、４４ａにより分離される他の
ウェル領域上にそれぞれ通常のゲート絶縁膜４７を介在
して、第２、第３ゲート電極４８ａ、４８ｂを形成す
る。
【００５２】図１５ｄに示すように、第１、第２ゲート
電極４６、４８ａ及び第３ゲート電極４８ｂをマスクに
用いた不純物イオン注入によって、第１ゲート電極４６
の両側のウェル領域４２内に第１ソース／ドレイン領域
４９ａ／４９ｂを形成する。同時に、第２、第３ゲート
電極４８ａ、４８ｂの両側のウェル領域４２内にも第
２、第３ソース／ドレイン領域５０ａ／５０ｂ、５１ａ
／５１ｂを形成する。以後、第１ドレイン領域４９ｂに
電源電圧を伝達するための第１配線層５２ａを形成し、
第１ソース領域４９ａと第２ソース領域５０ａとを電気
的に連結する第２配線層５２ｂを形成する。また、図示
しないが、第１ゲート電極４６と第３ソース領域５１ａ
とを電気的に連結する第３配線層を形成する工程がさら
に備えられる。
電極４６、４８ａ及び第３ゲート電極４８ｂをマスクに
用いた不純物イオン注入によって、第１ゲート電極４６
の両側のウェル領域４２内に第１ソース／ドレイン領域
４９ａ／４９ｂを形成する。同時に、第２、第３ゲート
電極４８ａ、４８ｂの両側のウェル領域４２内にも第
２、第３ソース／ドレイン領域５０ａ／５０ｂ、５１ａ
／５１ｂを形成する。以後、第１ドレイン領域４９ｂに
電源電圧を伝達するための第１配線層５２ａを形成し、
第１ソース領域４９ａと第２ソース領域５０ａとを電気
的に連結する第２配線層５２ｂを形成する。また、図示
しないが、第１ゲート電極４６と第３ソース領域５１ａ
とを電気的に連結する第３配線層を形成する工程がさら
に備えられる。
【００５３】
【発明の効果】以上で詳述したように、本発明の不揮発
性強誘電体メモリ装置は次のような効果がある。破壊的
でない方法によりメモリセルを動作させるため、過度な
スイッチング動作にも係わらず、強誘電体の劣化特性を
減少させることができる。また、読み出し時にデータが
破壊されないので、破壊されたデータを復する必要がな
いので、その分動作速度を向上させることができる。さ
らに、二つのＮＭＯＳトランジスタを構成させているの
で、動作電圧を減少させ且つ動作速度を向上させること
ができる。
性強誘電体メモリ装置は次のような効果がある。破壊的
でない方法によりメモリセルを動作させるため、過度な
スイッチング動作にも係わらず、強誘電体の劣化特性を
減少させることができる。また、読み出し時にデータが
破壊されないので、破壊されたデータを復する必要がな
いので、その分動作速度を向上させることができる。さ
らに、二つのＮＭＯＳトランジスタを構成させているの
で、動作電圧を減少させ且つ動作速度を向上させること
ができる。
【図１】一般的な強誘電体のヒステリシスループを示す
特性図。
特性図。
【図２】従来不揮発性強誘電体メモリの単位セルの構成
図。
図。
【図３ａ】従来不揮発性強誘電体メモリ装置の書込みモ
ードの動作を示すタイミング図。
ードの動作を示すタイミング図。
【図３ｂ】読み出しモードの動作を示すタイミング図。
【図４】従来の１Ｔ／１Ｃ構造のセルを有する不揮発性
強誘電体メモリ装置の構成ブロック図。
強誘電体メモリ装置の構成ブロック図。
【図５】従来不揮発性強誘電体メモリ装置のセルアレイ
の構成図。
の構成図。
【図６】本発明の不揮発性強誘電体メモリ装置による単
位セルの構成図。
位セルの構成図。
【図７ａ】〜
【図７ｂ】ロジック「０」及びロジック「０」の格納状
態を示す図面。
態を示す図面。
【図８ａ】〜
【図８ｂ】図７ａ及び図７ｂとは異なるロジック「０」
及びロジック「０」の格納状態を示す図面。
及びロジック「０」の格納状態を示す図面。
【図９】本発明の不揮発性強誘電体メモリ装置のセル配
列図。
列図。
【図１０】本発明の第１実施形態に係る不揮発性強誘電
体メモリ装置の断面構造図。
体メモリ装置の断面構造図。
【図１１ａ】〜
【図１１ｅ】本発明の第１実施形態に係る不揮発性強誘
電体メモリ装置の製造工程を示す断面図。
電体メモリ装置の製造工程を示す断面図。
【図１２】本発明の第２実施形態に係る不揮発性強誘電
体メモリ装置の断面構造図。
体メモリ装置の断面構造図。
【図１３ａ】〜
【図１３ｅ】本発明の第２実施形態に係る不揮発性強誘
電体メモリ装置の製造工程を示す断面図。
電体メモリ装置の製造工程を示す断面図。
【図１４】本発明の第３実施形態に係る不揮発性強誘電
体メモリ装置の断面構造図。
体メモリ装置の断面構造図。
【図１５ａ】〜
【図１５ｄ】本発明の第３実施形態に係る不揮発性強誘
電体メモリ装置の製造工程を示す断面図。
電体メモリ装置の製造工程を示す断面図。
１１ａ、１１ｂ：第１、第２半導体基板 ４１：第１導電型半導体基板 １２、４３ａ：第１絶縁層 １４、４４ａ：第２絶縁層 １５、４５：強誘電性物質 １６、４６：第１ゲート電極 １７ａ、４７：ゲート絶縁膜 １８ａ、１８ｂ：第２、第３ゲート電極 １９：マスク物質 ２０ａ／２０ｂ、４９ａ／４９ｂ：第１ソース／ドレイ
ン領域 ２１ａ／２１ｂ、５０ａ／５０ｂ：第２ソース／ドレイ
ン領域 ２２ａ／２２ｂ、５１ａ／５１ｂ：第３ソース／ドレイ
ン領域 ２３、２３ａ：第１、第２不純物領域 ２４ａ、２４ｂ：第１、第２配線層
ン領域 ２１ａ／２１ｂ、５０ａ／５０ｂ：第２ソース／ドレイ
ン領域 ２２ａ／２２ｂ、５１ａ／５１ｂ：第３ソース／ドレイ
ン領域 ２３、２３ａ：第１、第２不純物領域 ２４ａ、２４ｂ：第１、第２配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｄ 21/8242
Claims (16)
- 【請求項１】 一方向に形成された複数のワードライ
ン、 互いに一定の間隔を有して前記ワードラインを横切る方
向に形成される複数対のコントロールラインとセンシン
グライン、 各対のコントロールラインとセンシングラインとの間に
形成され、ドレインに電源電圧が印加され、ゲート絶縁
膜が強誘電性物質からなる第１トランジスタ、 ドレインが前記センシングラインに連結され、ソースは
前記第１トランジスタのソースに連結され、ゲートはワ
ードラインに連結される第２トランジスタ、 ドレインが前記コントロールラインに連結され、ソース
は前記第１トランジスタのゲートに連結され、ゲートは
ワードラインに連結される第３トランジスタ、を含むこ
とを特徴とする不揮発性強誘電体メモリ装置。 - 【請求項２】 前記第２、第３トランジスタのゲート絶
縁膜は通常のゲート絶縁物質からなることを特徴とする
請求項１記載の不揮発性強誘電体メモリ装置。 - 【請求項３】 前記第１トランジスタはゲート絶縁膜が
強誘電性物質からなる強誘電体ＮＭＯＳトランジスタで
あり、前記第２、第３トランジスタは通常のＮＭＯＳト
ランジスタであることを特徴とする請求項１記載の不揮
発性強誘電体メモリ装置。 - 【請求項４】 第１半導体基板、 前記第１半導体基板の両側面及び底面を囲んで形成され
た絶縁層、 前記絶縁層の両側面及び底面を囲んで形成された第２半
導体基板、 前記第１半導体基板上に強誘電性物質を介在して形成さ
れた第１ゲート電極、 前記絶縁層の両側の前記第２半導体基板上にそれぞれゲ
ート絶縁膜を介在して形成された第２、第３ゲート電
極、 前記第１ゲート電極の両側の第１半導体基板の表面内に
形成され、前記第１半導体基板と反対導電型の第１ソー
ス／ドレイン領域、 前記第２、第３ゲート電極の両側の第２半導体基板の表
面内に形成され、前記第２半導体基板と反対導電型の第
２、第３ソース／ドレイン領域、 前記第１ソース領域の一側の第１半導体基板の表面内に
形成される第１半導体基板と同一導電型の第１不純物領
域、を含むことを特徴とする不揮発性強誘電体メモリ装
置。 - 【請求項５】 前記絶縁層は第１半導体基板の底面に形
成された第１絶縁層と、 前記第１絶縁層の両先端に連結されるように前記第１半
導体基板の両側面に形成されたトレンチタイプの第２絶
縁層とで構成されることを特徴とする請求項４記載の不
揮発性強誘電体メモリ装置。 - 【請求項６】 前記第１ドレイン領域に電源電圧を印加
する第１配線層が構成され、前記第１ソース領域と前記
第２ソース領域とを電気的に連結する第２配線層が構成
され、前記第１ゲート電極と前記第３ソース領域とを電
気的に連結する第３配線層がさらに構成されることを特
徴とする請求項４記載の不揮発性強誘電体メモリ装置。 - 【請求項７】 前記第１ドレイン領域内に前記第１半導
体基板と同一導電型の不純物領域をさらに構成すること
を特徴とする請求項４記載の不揮発性強誘電体メモリ装
置。 - 【請求項８】 前記第１半導体基板と同一導電型の不純
物領域は電源電圧が印加されることを特徴とする請求項
７記載の不揮発性強誘電体メモリ装置。 - 【請求項９】 第１導電型半導体基板、 前記第１導電型半導体基板の所定の深さまで形成された
ウェル領域、 一定の間隔を置いて前記ウェル領域を垂直方向に分離す
る第１、第２絶縁層、 前記第１絶縁層と第２絶縁層との間の前記ウェル領域上
に強誘電性物質を介在して形成された第１ゲート電極、 前記第１、第２絶縁層により分離され、前記第１ゲート
電極が形成されてないウェル領域上にそれぞれ通常のゲ
ート絶縁膜を介在して形成された第２、第３ゲート電
極、 前記第１ゲート電極の両側のウェル領域内に形成される
第１ソース／ドレイン領域、 前記第２、第３ゲート電極の両側のウェル領域内にそれ
ぞれ形成される第２、第３ソース／ドレイン領域、を含
むことを特徴とする不揮発性強誘電体メモリ装置。 - 【請求項１０】 前記第１ドレイン領域に電源電圧を印
加する第１配線層が構成され、前記第１ソース領域と前
記第２ソース領域とを電気的に連結する第２配線層が構
成され、前記第１ゲート電極と前記第３ソース領域とを
電気的に連結する第３配線層がさらに構成されることを
特徴とする請求項９記載の不揮発性強誘電体メモリ装
置。 - 【請求項１１】 半導体基板内に所定の深さに第１絶縁
層を形成し、前記基板の表面から前記第１絶縁層の両先
端に達する第２絶縁層を形成して、前記半導体基板を第
１基板と第２基板とに区画する工程、 前記第１基板上に強誘電性物質を介在して第１ゲート電
極を形成する工程、 前記第１基板の両側の第２基板上にそれぞれ通常のゲー
ト絶縁膜を介在して、第２ゲート電極と第３ゲート電極
を形成する工程、 前記第１ゲート電極の両側の第１基板内に第１基板と反
対導電型の第１ソース／ドレイン領域を形成する工程、 前記第２、第３ゲート電極の両側の第２基板内に前記第
２基板と反対導電型の第２、第３ソース／ドレイン領域
をそれぞれ形成する工程、 前記第１ソース不純物領域の一方側の第１基板内に前記
第１基板と同一導電型の第１不純物領域を形成する工
程、を備えることを特徴とする不揮発性強誘電体メモリ
装置の製造方法。 - 【請求項１２】 前記第２絶縁層は前記基板を所定の深
さに除去してトレンチを形成する工程と、 前記トレンチ内に絶縁物質を埋め込む工程とで形成する
ことを特徴とする請求項１１記載の不揮発性強誘電体メ
モリ装置の製造方法。 - 【請求項１３】 前記第１ドレイン領域に電源電圧を印
加する第１配線層を形成する工程がさらに備えられ、前
記第１ソース領域に前記第２ソース領域を連結する第２
配線層を形成する工程がさらに備えられ、前記第３ソー
ス領域と前記第１ゲート電極とを連結する第３配線層を
形成する工程がさらに備えられることを特徴とする請求
項１１記載の不揮発性強誘電体メモリ装置の製造方法。 - 【請求項１４】 前記第１ドレイン領域内に、前記第１
ドレイン領域と反対導電型の不純物領域を形成すること
を特徴とする請求項１１記載の不揮発性強誘電体メモリ
装置の製造方法。 - 【請求項１５】 第１導電型の半導体基板内の所定の深
さまで第２導電型のウェル領域を形成する工程、 一定の間隔を置いて前記ウェル領域を垂直方向に分離す
る第１、第２絶縁層を形成する工程、 前記第１絶縁層と第２絶縁層との間の前記ウェル領域上
に強誘電性物質を介在して、第１ゲート電極を形成する
工程、 前記第１ゲート電極が形成されたウェル領域の両側の第
１、第２絶縁層によって分離される他のウェル領域上に
それぞれ通常のゲート絶縁膜を介在して、第２、第３ゲ
ート電極を形成する工程、 前記第１ゲート電極の両側のウェル領域内に第１ソース
／ドレイン領域を形成する工程、 前記第２、第３ゲート電極の両側のウェル領域内にそれ
ぞれ第２、第３ソース／ドレイン領域を形成する工程、
を備えることを特徴とする不揮発性強誘電体メモリ装置
の製造方法。 - 【請求項１６】 前記第１、第２絶縁層を形成する工程
は前記ウェル領域の半導体基板を一定の間隔を置いてエ
ッチングして第１、第２トレンチを形成する工程と、 前記第１、第２トレンチ内に絶縁物質を埋め込む工程と
を備えることを特徴とする請求項１５記載の不揮発性強
誘電体メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR33707/1999 | 1999-08-16 | ||
| KR1019990033707A KR100311496B1 (ko) | 1999-08-16 | 1999-08-16 | 불휘발성 강유전체 메모리 장치 및 그 제조방법 |
Publications (2)
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000240976A Expired - Fee Related JP4511001B2 (ja) | 1999-08-16 | 2000-08-09 | 不揮発性強誘電体メモリ装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP4511001B2 (ja) |
| KR (1) | KR100311496B1 (ja) |
| DE (1) | DE10037950B4 (ja) |
Cited By (2)
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| KR101783933B1 (ko) | 2010-11-23 | 2017-10-11 | 한국전자통신연구원 | 메모리 셀 및 이를 이용한 메모리 장치 |
| WO2017179314A1 (ja) * | 2016-04-13 | 2017-10-19 | ソニー株式会社 | 半導体記憶素子、および電子機器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109087949A (zh) * | 2017-06-14 | 2018-12-25 | 萨摩亚商费洛储存科技股份有限公司 | 铁电场效应晶体管、铁电内存与数据读写方法及制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196647A (ja) * | 1992-12-24 | 1994-07-15 | Sharp Corp | 不揮発性半導体記憶装置 |
| JPH104148A (ja) * | 1996-06-18 | 1998-01-06 | Fujitsu Ltd | 強誘電体メモリ |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873664A (en) | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
| US4810667A (en) * | 1987-04-28 | 1989-03-07 | Texas Instruments Incorporated | Dielectric isolation using isolated silicon by limited anodization of an N+ epitaxially defined sublayer in the presence of a diffusion under film layer |
| US5345414A (en) * | 1992-01-27 | 1994-09-06 | Rohm Co., Ltd. | Semiconductor memory device having ferroelectric film |
| JP3118063B2 (ja) * | 1992-03-23 | 2000-12-18 | ローム株式会社 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶素子の製造方法 |
| US5680344A (en) | 1995-09-11 | 1997-10-21 | Micron Technology, Inc. | Circuit and method of operating a ferrolectric memory in a DRAM mode |
| KR100218275B1 (ko) * | 1997-05-09 | 1999-09-01 | 윤종용 | 벌크형 1트랜지스터 구조의 강유전체 메모리소자 |
| US6067244A (en) * | 1997-10-14 | 2000-05-23 | Yale University | Ferroelectric dynamic random access memory |
| JP3606543B2 (ja) * | 1998-09-02 | 2005-01-05 | ローム株式会社 | 強誘電体を用いた順序回路およびこれを用いた半導体装置 |
| JP3319437B2 (ja) * | 1999-06-04 | 2002-09-03 | ソニー株式会社 | 強誘電体メモリおよびそのアクセス方法 |
-
1999
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-
2000
- 2000-08-03 DE DE10037950A patent/DE10037950B4/de not_active Expired - Fee Related
- 2000-08-09 JP JP2000240976A patent/JP4511001B2/ja not_active Expired - Fee Related
- 2000-08-14 US US09/637,919 patent/US6442059B1/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196647A (ja) * | 1992-12-24 | 1994-07-15 | Sharp Corp | 不揮発性半導体記憶装置 |
| JPH104148A (ja) * | 1996-06-18 | 1998-01-06 | Fujitsu Ltd | 強誘電体メモリ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101783933B1 (ko) | 2010-11-23 | 2017-10-11 | 한국전자통신연구원 | 메모리 셀 및 이를 이용한 메모리 장치 |
| WO2017179314A1 (ja) * | 2016-04-13 | 2017-10-19 | ソニー株式会社 | 半導体記憶素子、および電子機器 |
| US10665283B2 (en) | 2016-04-13 | 2020-05-26 | Sony Corporation | Semiconductor storage element and electronic device |
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