DE10037950A1 - Nichtflüchtiger ferroelektrischer Speicher und Verfahren zum Herstellen desselben - Google Patents

Abstract

Es wird ein nichtflüchtiger ferroelektrischer Speicher mit Folgendem angegeben: DOLLAR A - einer Anzahl von in einer Richtung ausgebildeten Wortleitungen (W/L); DOLLAR A - einer Anzahl von Paaren aus jeweils einer Steuerleitung (CS) und einer Leseleitung (SL), die in einer die Wortleitungen schneidenden Richtung mit festen Intervallen ausgebildet sind; DOLLAR A - ersten Transistoren (T1), die jeweils zwischen jedem Paar aus einer Steuerleitung und einer Leseleitung ausgebildet sind, wobei eine Versorgungsspannung an den Drain angelegt wird und wobei der dielektrische Gatefilm aus einem ferroelektrischen Material besteht; DOLLAR A - zweiten Transistoren (T2), deren Drain jeweils mit der Leseleitung verbunden ist, deren Source jeweils mit der Source eines ersten Transistors verbunden ist und deren Gate jeweils mit der Wortleitung verbunden ist; und DOLLAR A - dritten Transistoren (T3), deren Drain jeweils mit der Steuerleitung verbunden ist, deren Source jeweils mit dem Gate eines ersten Transistors verbunden ist und deren Gate jeweils mit der Wortleitung verbunden ist. DOLLAR A Bei diesem Speicher sowie einem Verfahren zum Herstellen desselben können durch wiederholte Schaltvorgänge verursachte Ermüdungserscheinungen verringert werden, das Abfallen einer Betriebsspannung kann vermieden werden und die Betriebsgeschwindigkeit kann erhöht werden.

Description

Die Erfindung betrifft ein Halbleiterbauteil, spezieller ei­ nen nichtflüchtigen ferroelektrischen Speicher und ein Ver­ fahren zum Herstellen desselben.

Ferroelektrische Speicher, d. h. FRAMs (Ferroelectric Random Access Memory = ferroelektrischer Direktzugriffsspeicher) weisen im Wesentlichen eine Datenverarbeitungsgeschwindig­ keit ähnlich derjenigen bei einem DRAM (Direct Random Access Memory = dynamischer Direktzugriffsspeicher), wie er in wei­ tem Umfang als Halbleiterspeicher verwendet wird, auf, und sie sind dazu in der Lage, Daten selbst dann aufrechtzuer­ halten, wenn die Spannung abgeschaltet ist, weswegen sie als Speicher der nächsten Generation Aufmerksamkeit genießen. Ein FRAM, der einen ähnlichen Aufbau wie ein DRAM aufweist, ist mit einem Kondensator aus ferroelektrischem Material versehen, um die hohe Restpolarisation desselben zu nutzen. Die Restpolarisation erlaubt ein Aufrechterhalten von Daten selbst nach dem Wegnehmen eines elektrischen Felds.

Fig. 1 zeigt die Hystereseschleife eines üblichen ferro­ elektrischen Materials. Aus Fig. 1 ist erkennbar, dass die durch ein elektrisches Feld induzierte Polarisation bei Weg­ nahme eines elektrischen Felds nicht gelöscht wird, sondern sie wegen des Vorliegens der Restpolarisation (oder sponta­ nen Polarisation) in bestimmtem Umfang (Zustände d und a) erhalten bleibt. Die Zustände d und a entsprechen den Zu­ ständen 1 bzw. 0 bei Speicheranwendungen.

Wenn nachfolgend der Kürze halber von einem Speicher die Re­ de ist, ist darunter ein nichtflüchtiger ferroelektrischer Speicher zu verstehen, solange nichts anderes speziell ange­ geben ist.

Nun wird ein bekannter Speicher unter Bezugnahme auf die beigefügten Zeichnungen 2 bis 5 beschrieben. Fig. 2 zeigt dabei das System einer Einheitszelle des bekannten Spei­ chers.

Gemäß Fig. 2 ist das System der Einheitszelle eines bekann­ ten Speichers mit Folgendem versehen: einer in einer Rich­ tung ausgebildeten Bitleitung B/L; einer in einer Richtung rechtwinklig zur Bitleitung ausgebildeten Wortleitung W/L; einer von der Wortleitung beabstandet ausgebildeten und in deren Richtung verlaufenden Plattenleitung P/L; einem Tran­ sistor T1, dessen Gate mit der Wortleitung und dessen Drain mit der Bitleitung verbunden ist; und einem ferroelektri­ schen Kondensator FC1 dessen erster Anschluss mit der Source des Transistors T1 und dessen zweiter Anschluss mit der Plattenleitung P/L verbunden ist.

Nun wird ein Daten-Eingabe/Ausgabe-Vorgang beim bekannten Speicher erläutert. Fig. 3a und 3b zeigen zeitbezogene Dia­ gramme zum Betrieb des bekannten Speichers im Schreib- bzw. Lesemodus.

Der Schreibmodus wird dann gestartet, wenn ein externes Chipfreigabesignal CSBpad von hoch auf niedrig aktiviert wird und ein Schreibfreigabesignal WEBpad gleichzeitig von hoch auf niedrig überführt wird. Wenn im Schreibmodus eine Adressendecodierung gestartet wird, wird ein an eine rele­ vante Wortleitung angelegter Impuls von niedrig auf hoch überführt, um eine Zelle auszuwählen. Demgemäß wird, während einer Periode, in der die Wortleitung auf hoch gehalten wird, an die relevante Plattenleitung ein hohes Signal für eine Periode und ein niedriges Signal für die nächste Perio­ de aufeinanderfolgend angelegt. Außerdem wird, um den logi­ schen Wert 1 oder 0 in die ausgewählte Zelle einzuschreiben, ein mit dem Schreibfreigabesignal WEBpad synchronisiertes hohes oder niedriges Signal an eine relevante Bitleitung an­ gelegt. Das heißt, dass dann, wenn ein hohes Signal an die Bitleitung angelegt wird und an die Plattenleitung ein Sig­ nal angelegt wird, das in einer Periode niedrig ist, in der das an die Wortleitung angelegte Signal hoch ist, der logi­ sche Wert 1 in den ferroelektrischen Kondensator einge­ schrieben wird. Andererseits wird der logische Wert 0 in den ferroelektrischen Kondensator eingeschrieben, wenn ein nie­ driges Signal an die Bitleitung angelegt wird und das an die Plattenleitung angelegte Signal hoch ist.

Nun wird der Vorgang zum Lesen des durch den vorstehend an­ gegebenen Schreibmodusvorgang in die Zelle eingespeicherten Datenwerts erläutert.

Wenn das Chipfreigabesignal CSBpad extern von hoch auf nie­ drig aktiviert wird, werden alle Bitleitungen auf eine nie­ drige Spannung ausgeglichen, bevor die relevante Wortleitung ausgewählt wird. Außerdem wird, nachdem die Bitleitungen de­ aktiviert sind, eine Adresse decodiert, wobei die decodierte Adresse dafür sorgt, dass ein niedriges Signal auf der rele­ vanten Wortleitung in ein hohes Signal übergeht, um die re­ levante Zelle auszuwählen. An die Plattenleitung der ausge­ wählten Zelle wird ein hohes Signal angelegt, um den Daten­ wert zu zerstören, der im Speicher gespeichert ist und dem logischen Wert 1 entspricht. Wenn im Speicher der logische Wert 0 gespeichert ist, wird der diesem logischen Wert ent­ sprechende Datenwert nicht zerstört. Da ein nicht zerstörter und ein zerstörter Datenwert wegen der oben genannten Hyste­ reseschleife voneinander verschiedene Werte liefern, kann ein Leseverstärker den logischen Wert 1 oder 0 erfassen und verstärken. Der Fall eines zerstörten Datenwerts ist derje­ nige, bei dem der Wert in der Hystereseschleife der Fig. 1 von d auf f geändert wird, und der Fall des nicht zerstörten Datenwerts ist derjenige, bei dem der Datenwert in der Hys­ tereseschleife der Fig. 1 von a auf f geändert wird. Daher wird, wenn der Leseverstärker aktiviert wird, nachdem eine bestimmte Zeitperiode verstrichen ist, im Fall eines zer­ störten Datenwerts der logische Wert 1 verstärkt geliefert, während im Fall eines nicht zerstörten Datenwerts der logi­ sche Wert 0 geliefert wird. Nachdem der Leseverstärker auf diese Weise den Datenwert geliefert hat, wird, da der ur­ sprüngliche Datenwert wiederhergestellt werden sollte, die Plattenleitung von hoch auf niedrig deaktiviert, während an die relevante Wortleitung ein hohes Signal angelegt wird.

Fig. 4 zeigt das Blockdiagramm eines bekannten Speichers mit 1T/1C-Struktur.

Gemäß Fig. 4 ist der bekannte Speicher mit Folgendem verse­ hen: einem Hauptzellenarray 41 von Einheitszellen mit einem unteren Teil, der einem Bezugszellenarray 42 zugeordnet ist; einem Wortleitungstreiber 43 auf einer Seite des Hauptzel­ lenarrays 41, um ein Ansteuerungssignal an das Hauptzellen­ array 41 und das Bezugszellenarray 42 zu liefern; und einer Leseverstärkereinheit 44, die unter dem Hauptzellenarray 41 ausgebildet ist. Der Wortleitungstreiber 43 liefert ein An­ steuerungssignal für das Hauptzellenarray 41 an die Haupt­ wortleitung sowie für das Bezugszellenarray 42 an die Be­ zugswortleitung. Die Leseverstärkereinheit 44 verfügt über eine Anzahl von Leseverstärkern, von denen jeder zum Ver­ stärken von Signalen auf Bitleitungen und inversen Bitlei­ tungen dient.

Nun wird die Funktion dieses Speichers unter Bezugnahme auf Fig. 5 erläutert, die ein Zellenarray des bekannten Spei­ chers darstellt.

Gemäß Fig. 5 verfügt das Hauptzellenarray über eine Struktur mit gefalteter Bitleitung, wie ein DRAM. Außerdem weist auch das Bezugszellenarray eine Struktur mit gefalteter Bitlei­ tung auf, und eine Bezugszelle-Wortleitung und eine Bezugs­ zelle-Plattenleitung bilden ein Paar. Wie es in einem Teil A dargestellt ist, ist eine grundlegende bekannte 1T/1C- Struktur mit einem Transistor und einem ferroelektrischen Kondensator, die in Reihe geschaltet sind, versehen, wobei das Gate des Transistor mit der Wortleitung und der Drain mit der Bitleitung verbunden ist und wobei eine Elektrode des ferroelektrischen Kondensators mit der Plattenleitung P/L verbunden ist, während seine andere Elektrode mit der Source des Transistors verbunden ist. Die Bezugszelle-Wort­ leitung und die Bezugszelle-Plattenleitung sind als RWL_1, RPL_1 bzw. RWL_2, RPL_2 bezeichnet.

Wenn die Hauptzelle-Wortleitung MWL_N-1 und die Hauptzelle- Plattenleitung MPL_N-1 aktiviert werden, werden auch die Be­ zugszelle-Wortleitung RWL_1 und die Bezugszelle-Plattenlei­ tung RPL_1 aktiviert, um einen Datenwert von der Hauptzelle auf die Bitleitung B/L sowie einen Datenwert von der Bezugs­ zelle auf die inverse Bitleitung BB/L zu laden. Wenn die Hauptzelle-Wortleitung MWL_N und die Hauptzelle-Plattenlei­ tung MPL_N aktiviert sind und auch die Bezugszelle-Wortlei­ tung RWL_2 und die Bezugszelle-Plattenleitung RPL_2 akti­ viert werden, wird ein Datenwert von der Hauptzelle auf die inverse Bitleitung BB/L sowie ein Datenwert von der Bezugs­ zelle auf die Bitleitung B/L geladen. In diesem Fall liegt der durch die Bezugszelle hervorgerufene Bitleitungspegel REF zwischen den Bitleitungspegeln B_H(Hoch) und B_L(Nie­ drig), wie durch die Hauptzelle hervorgerufen.

Um die Bezugsspannung REF zwischen den Bitleitungspegeln B_H und B_L zu positionieren, kann eines von zwei Bezugszelle- Betriebsverfahren verwendet werden. Das erste Verfahren be­ steht im Einspeichern des logischen Werts 1 in den Kondensa­ tors der Bezugszelle, was dadurch bewerkstelligt werden kann, dass ein Kondensator einer Bezugszelle bereitgestellt wird, dessen Größe kleiner als diejenige des Kondensators der Hauptzelle ist. Das zweite Verfahren besteht im Einspei­ chern des logischen Werts 0 in den Kondensator der Bezugs­ zelle, was dadurch bewerkstelligt werden kann, dass für eine Bezugszelle ein Kondensator bereitgestellt wird, dessen Grö­ ße größer als die des Kondensators einer Hauptzelle ist. So kann der bekannte Speicher unter Verwendung eines der vor­ stehenden zwei Verfahren eine von der Leseverstärkereinheit 44 benötigte Bezugsspannung erzeugen.

Jedoch bestehen bei diesem bekannten Speicher die folgenden Probleme.

Erstens ermüdet, wenn gemäß dem ersten Verfahren zum Erzeu­ gen eines Pegels der Bezugsspannung zwischen den Bitlei­ tungspegeln B_H und B_L die Größe des Kondensators einer Be­ zugszelle kleiner als diejenige des Kondensators einer Hauptzelle gemacht wird, die Bezugszelle vor der Hauptzelle Ermüdungserscheinungen, was zu einer instabilen Bezugsspan­ nung führt, wenn der Bezugszellenkondensator übermäßig ge­ schaltet, d. h. zerstört wird.

Zweitens tritt, wenn gemäß dem zweiten Verfahren zum Erzeu­ gen eines Pegels der Bezugsspannung zwischen den Bitlei­ tungspegeln B_H und B_L die Größe des Kondensators einer Bezugszelle größer als diejenige des Kondensators einer Hauptzelle gemacht wird, keine Ermüdung auf, jedoch sollte der Kondensator größer sein.

Der Erfindung liegt die Aufgabe zu Grunde, einen nichtflüch­ tigen ferroelektrischen Speicher und ein Verfahren zum Her­ stellen desselben zu schaffen, mit denen es möglich ist, Er­ müdungserscheinungen durch wiederholtes Schalten zu verrin­ gern, die Betriebsspannung zu senken und die Betriebsge­ schwindigkeit zu erhöhen.

Diese Aufgabe ist hinsichtlich des Speichers durch die Leh­ ren der beigefügten unabhängigen Ansprüche 1, 4 und 9 sowie hinsichtlich des Verfahrens durch die Lehren der beigefügten unabhängigen Ansprüche 12 und 18 gelöst.

Zusätzliche Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber andererseits auch beim Aus­ üben der Erfindung. Die Aufgaben und andere Vorteile der Er­ findung werden durch die Maßnahmen erzielt, wie sie speziell in der Beschreibung, den Ansprüchen und den beigefügten Zeichnungen dargelegt sind.

Es ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd für die beanspruchte Erfindung sind.

Die Zeichnungen, die beigefügt sind, um das Verständnis der Erfindung zu fördern, veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.

Fig. 1 zeigt die Hystereseschleife eines üblichen ferroelek­ trischen Materials;

Fig. 2 zeigt das System einer Einheitszelle des bekannten Speichers;

Fig. 3a und 3b zeigen zeitbezogene Diagramme für den Betrieb des bekannten Speichers im Schreib- bzw. Lesemodus;

Fig. 4 ist ein Blockdiagramm eines bekannten Speichers mit 1T/1C-Struktur;

Fig. 5 zeigt das Zellenarray des bekannten Speichers;

Fig. 6 zeigt das System einer Einheitszelle eines Speichers gemäß einem bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 7a und 7b veranschaulichen Speicherzustände für die lo­ gischen Werte 0 bzw. 1;

Fig. 8a und 8b veranschaulichen ebenfalls Speicherzustände für die logischen Werte 0 bzw. 1, jedoch verschieden von den Fig. 7a bzw. 7b;

Fig. 9 zeigt das Zellenarray eines Speichers gemäß einem be­ vorzugten Ausführungsbeispiel der Erfindung;

Fig. 10 ist ein Schnitt eines Speichers gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 11a-11e sind Schnitte zum Veranschaulichen von Schritten eines Verfahrens zum Herstellen eines Speichers gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 12 ist ein Schnitt eines Speichers gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 13a-13e sind Schnitte zum Veranschaulichen von Schritten eines Verfahrens zum Herstellen eines Speichers gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 14 ist ein Schnitt eines Speichers gemäß einem dritten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 15a-15e sind Schnitte zum Veranschaulichen von Schritten eines Verfahrens zum Herstellen eines Speichers gemäß einem dritten bevorzugten Ausführungsbeispiel der Erfindung;

Nun wird im Einzelnen auf die bevorzugten Ausführungsformen der Erfindung Bezug genommen, zu denen Beispiele in den bei­ gefügten Zeichnungen dargestellt sind.

Gemäß Fig. 6 ist die Einheitszelle eines Speichers gemäß ei­ nem bevorzugten Ausführungsbeispiel der Erfindung mit Fol­ gendem versehen: einer Wortleitung W/L, die in Zeilenrich­ tung ausgebildet ist; einer Leseleitung SL und einer Steuer­ leitung CS, die in Spaltenrichtung voneinander beabstandet ausgebildet sind; einem ersten Transistor T1, an dessen Drain eine Versorgungsspannung angelegt wird und bei dem ein ferroelektrisches Material als Gatedielektrikum verwendet ist; einem zweiten Transistor, dessen Drain mit der Leselei­ tung verbunden ist, dessen Source mit der Source des ersten Transistors T1 verbunden ist und dessen Gate mit der Wort­ leitung verbunden ist; und einem dritten Transistor T3, des­ sen Drain mit der Steuerleitung verbunden ist, dessen Source mit dem Gate des ersten Transistors T1 verbunden ist und dessen Gate mit der Wortleitung verbunden ist. Der erste Transistor T1 ist ein ferroelektrischer NMOS-Transistor, dessen Gateisolierfilm aus einem ferroelektrischen Material besteht, und der zweite und dritte Transistor T2 und T3 sind NMOS-Transistoren, deren Gateisolierfilm jeweils aus einem üblichen Gateisoliermaterial besteht.

Nun wird die Funktion dieses Speichers erläutert.

In einem Schreibmodus, wenn die Wortleitung von niedrig auf hoch aktiviert ist, werden der zweite und dritte Transistor T2 und T3 aktiviert. In diesem Fall wird zwischen die Lese­ leitung SL und die Steuerleitung CL eine kritische Spannung über der Polarisationsumkehr eines ferroelektrischen Materi­ als gelegt, um die kritische Spannung an einen Knoten N1, die Source des zweiten Transistors T2, sowie einen Knoten N2, die Source des dritten Transistors T3, zu legen. Die an den Knoten N1 gelegte Spannung wird an die Source des ersten Transistors T1 und das Substrat gelegt und die an den Knoten N2 gelegte Spannung wird an das Gate des ersten Transistors T1 gelegt. Demgemäß wird die Polarisationsrichtung des fer­ roelektrischen Materials des ersten Transistors T1 durch die Spannungen des Gates und des Substrats fixiert. Wenn die Spannung des Substrats höher als die des Gates ist, wird der logische Wert null, d. h. 0, gespeichert, während dann, wenn die Spannung des Substrats niedriger als die des Gates ist, der logische Wert eins, d. h. 1, gespeichert wird. Die Fig. 7a und 7b sowie 8a und 8b veranschaulichen zwei Ausführungs­ beispiele, jeweils mit den Speicherzuständen logisch 0 und 1. Dabei zeigen die Fig. 7a und 8a die Speicherzustände lo­ gisch 0, während die Fig. 7b und 8b Speicherzustände logisch 1 veranschaulichen.

Indessen werden im Lesemodus, nachdem die Wortleitung in ei­ nem Zustand von niedrig auf hoch aktiviert wurde, in dem dauernd eine Versorgungsspannung im Bereich von 1/2 Vcc an den Drain des ersten Transistors angelegt wird, die Leselei­ tung SL und die Steuerleitung CL nach unten gezogen und in gleicher Weise auf den Massepegel oder einen voreingestell­ ten Pegel gebracht. Um eine Bezugsspannung auf die Steuer­ leitung zu laden, wird diese mit einer Bezugspegel-Erzeu­ gungsschaltung (nicht dargestellt) und einer Bezugszelle (nicht dargestellt) verbunden. Daher werden, wenn der Strom für den ersten Transistor T1 durch die Polarität dieses Transistors T1 variiert wird, die Spannungspegel der Lese­ leitung der Steuerleitung verschieden. Die Spannungspegel der Leseleitung und der Steuerleitung werden vom Lesever­ stärker verstärkt und weiter geleitet. Das heißt, dass dann, wenn der logische Wert 0 im ersten Transistor T1 gespeichert ist, der Pegel der Leseleitung niedriger als derjenige der Steuerleitung ist, wohingegen dann, wenn der logische Wert 1 im ersten Transistor T1 gespeichert ist, der Pegel der Lese­ leitung höher als der der Steuerleitung ist.

Beim Zellenarray eines Speichers gemäß dem bevorzugten Aus­ führungsbeispiel der Erfindung sind Zellen in gefalteter Form angeordnet. Wie es in der Zeichnung dargestellt ist, bilden die Steuerleitung und die Leseleitung ein Paar, wobei mehrere Paare von Steuerleitungen und Leseleitungen vorhan­ den sind. Mit jeder Leseleitung ist ein Leseverstärker ver­ bunden.

Gemäß dem Schnitt eines Speichers gemäß dem ersten bevorzug­ ten Ausführungsbeispiel der Erfindung ist dieser mit Folgen­ dem versehen: einem ersten Halbleitersubstrat 11a; Isolier­ schichten 12 und 14, die so ausgebildet sind, dass sie die Seitenflächen und die Unterseite des ersten Halbleitersub­ strats 11a umgeben; einem zweiten Halbleitersubstrat 11b, das so ausgebildet ist, dass es die Seitenflächen und die Unterseite der Isolierschichten umgibt; einer ersten Gate­ elektrode 16, die auf dem ersten Halbleitersubstrat 11a so ausgebildet ist, dass dazwischen ein ferroelektrisches Mate­ rial 15 eingefügt ist; einer zweiten und einer dritten Gate­ elektrode 18a und 18b, die auf beiden Seiten der Isolier­ schichten 12 und 14 auf dem Halbleitersubstrat 11b so ausge­ bildet sind, dass jeweils ein Gateisolierfilm 17a dazwischen eingefügt ist; erste Source/Drain-Bereiche 20a/20b von einem Leitungstyp entgegengesetzt zu dem des ersten Halbleitersub­ strats 11a, die in der Oberfläche des ersten Halbleitersub­ strats 11a zu beiden Seiten der ersten Gateelektrode 16 aus­ gebildet sind; zweite und dritte Source/Drain-'Bereiche 21a/ 21b und 22a/22b von einem Leitungstyp entgegengesetzt zu dem des zweiten Halbleitersubstrats, die in Flächen desselben zu beiden Seiten der zweiten und dritten Gateelektrode 18a und 18b ausgebildet sind; und einem ersten Fremdstoffbereich 23 vom Leitungstyp des ersten Halbleitersubstrats 11a, der in einer Fläche desselben auf einer Seite des ersten Sourcebe­ reichs 20a ausgebildet ist. Die Isolierschichten 12 und 14 verfügen über eine erste Isolierschicht 12, die an der Un­ terseite des ersten Halbleitersubstrats 11a ausgebildet ist und eine zweite Isolierschicht 14 vom Grabentyp, die an Sei­ tenflächen des ersten Halbleitersubstrats 11a ausgebildet ist, wobei sie mit den Enden der ersten Isolierschicht 12 verbunden ist. Die erste Isolierschicht 12 wird dadurch her­ gestellt, dass Fremdstoffe von einem Leitungstyp entgegenge­ setzt zu dem des ersten Halbleitersubstrats 11a implantiert werden. Ferner existieren eine erste Verbindungsschicht 24a zum Anlegen einer Versorgungsspannung an diese im ersten Drainbereich 20b, eine zweite Verbindungsschicht 24b zum elektrischen Verbinden des ersten Sourcebereichs 20a und des zweiten Sourcebereichs 21a sowie ein dritter Verbindungsbe­ reich (nicht dargestellt) zum elektrischen Verbinden der ersten Gateelektrode 16 und des dritten Sourcebereichs 22a. In diesem Fall wird eine Versorgungsspannung im Bereich von 1/2 Vcc an den ersten Drainbereich 20b gelegt. Hierbei bil­ den die erste Gateelektrode 16, die ersten Source/Drain-Be­ reiche 20a/20b und das ferroelektrische Material 15 zwischen der ersten Gateelektrode 16 und dem ersten Halbleitersub­ strat 11a einen ersten Transistor T1. Das erste Halbleiter­ substrat 11a mit dem auf ihm ausgebildeten ersten Transistor T1 ist durch die durch Fremdstoffimplantation hergestellte erste Isolierschicht 12 und die zweite Isolierschicht 14 vom Grabentyp vollständig vom zweiten Halbleitersubstrat 11b ge­ trennt. Das heißt, dass, da das erste Halbleitersubstrat 11a, ein inneres Substrat des ersten Transistors T1, vom zweiten Halbleitersubstrat 11b, einem äußeren Substrat, durch die erste Isolierschicht 12 und die zweite Isolier­ schicht 14 getrennt ist, jede Zelle einen ersten Fremdstoff­ bereich 23 von einem Leitungstyp entgegengesetzt zu dem des ersten Halbleitersubstrats 11a benötigt, zusätzlich zu einer Steuerung der Vorspannung des ersten Halbleitersubstrats 11a. Mit dem ersten Drainbereich 20b ist ein Anschluss CPWR für eine externe Versorgungsspannung verbunden. Daher wird, wenn eine hohe Spannung an den in Fig. 6 dargestellten Kno­ ten N1 gelegt wird, das zweite Halbleitersubstrat 11b, ob­ wohl diese hohe Spannung an das erste Halbleitersubstrat 11a, das innere Substrat, gelegt wird, durch die erste und zweite Isolierschicht von dieser hohen Spannung getrennt. Zu diesem Zweck ist das Gate des ersten Transistors T1 mit dem Knoten N2 verbunden, und die Source ist mit dem Knoten N1 verbunden. Demgemäß wird die Vorspannung des ersten Halblei­ tersubstrats 11a, des inneren Substrats, durch den Knoten N1 eingestellt.

Nun wird ein Verfahren zum Herstellen dieses Speichers gemäß dem ersten bevorzugten Ausführungsbeispiel unter Bezugnahme auf die Schnitte der Fig. 11a-11e erläutert.

Gemäß Fig. 11a wird die erste Isolierschicht 12 durch Fremd­ stoffionenimplantation mit erforderliche Tiefe im Halblei­ tersubstrat 11 von erstem Leitungstyp hergestellt. Dann wird das Halbleitersubstrat 11 bis auf eine erforderliche Tiefe geätzt, um einen Graben 13 so auszubilden, dass dieser mit den Enden der ersten Isolierschicht 12 verbunden ist. Wie es in Fig. 11b dargestellt ist, wird ein Isoliermaterial in den Graben 13 gefüllt, um die zweite Isolierschicht 14 zu bil­ den, um dadurch das Halbleitersubstrat 11 vom ersten Lei­ tungstyp durch die erste Isolierschicht 12 und die zweite Isolierschicht 14 elektrisch abzutrennen. Der Zweckdienlich­ keit halber wird das Halbleitersubstrat innerhalb der ersten Isolierschicht 12 und der zweiten Isolierschicht 14 als ers­ tes Halbleitersubstrat 11a bezeichnet, während das Halblei­ tersubstrat außerhalb der ersten und zweiten Isolierschicht 12 und 14 als zweites Halbleitersubstrat 11b bezeichnet wird. Wie es in Fig. 11c dargestellt ist, wird auf dem ers­ ten Halbleitersubstrat 11a eine erste Gateelektrode 16 her­ gestellt, wobei dazwischen ein ferroelektrisches Material 15 eingefügt ist und eine zweite und eine dritte Gateelektrode 18a und 18b werden auf dem zweiten Halbleitersubstrat 11b hergestellt, das durch die erste und zweite Isolierschicht 12 und 14 zu beiden Seiten des ersten Halbleitersubstrats 11a festgelegt ist, wobei jeweils ein übliches Gateisolier­ material 17a eingefügt wird. Wie es in Fig. 11d dargestellt ist, wird ein Teil des ersten Halbleitersubstrats 11a, in dem auf einer Seite der ersten Gateelektrode 16 ein Source­ bereich auszubilden ist, durch ein Maskierungsmaterial 19 maskiert und es werden Fremdstoffe vom Leitungstyp entgegen­ gesetzt zu dem des ersten und zweiten Halbleitersubstrats 11a und 11b in diesen implantiert. Demgemäß werden erste Source/Drain-Bereiche 20a/20b zu beiden Seiten der ersten Gateelektrode 16 in der Oberfläche des ersten Halbleitersub­ strats 11a ausgebildet, zweite Source/Drain-Bereiche 21a/21b werden in der Oberfläche des zweiten Halbleitersubstrats 11b zu beiden Seiten der zweiten Gateelektrode 18a ausgebildet, und dritte Source/Drain-Bereiche 22a/22b werden in der Ober­ fläche des zweiten Halbleitersubstrats zu beiden Seiten der dritten Gateelektrode 18b ausgebildet. Dann werden, wie es in Fig. 11 dargestellt ist, nach dem Entfernen des Maskie­ rungsmaterials 19 Ionen selektiv implantiert, um einen ers­ ten Fremdstoffbereich 23 vom Leitungstyp des ersten Halblei­ tersubstrats 11a auszubilden. In diesem Fall sind das erste und zweite Halbleitersubstrat 11a und 11b vom p-Leitungstyp, und die Source/Drain-Bereiche sind vom n-Leitungstyp. Dann wird die erste Verbindungsschicht 24a zum Liefern der Ver­ sorgungsspannung an den ersten Drainbereich 20b hergestellt, und es wird die zweite Verbindungsschicht 24b zum elektri­ schen Verbinden des ersten Sourcebereichs 20a mit dem zwei­ ten Sourcebereich 21a hergestellt. Außerdem ist ein nicht dargestellter Schritt enthalten, der dazu dient, eine dritte Verbindungsschicht (nicht dargestellt) herzustellen, die die erste Gateelektrode 16 und den dritten Sourcebereich 22a verbindet.

Gemäß dem in Fig. 12 dargestellten Schnitt eines Speichers gemäß dem zweiten bevorzugten Ausführungsbeispiel verfügt dieser Speicher über eine Schnittstruktur, die beinahe gleich wie die beim ersten Ausführungsbeispiel ist, jedoch mit dem Merkmal, dass im ersten Drainbereich 20b ein zweiter Fremdstoffbereich 23a vom Leitungstyp des ersten Halbleiter­ substrats 11a ausgebildet ist. In diesem Fall wird eine Ver­ sorgungsspannung 1/2 Vcc an den zweiten Fremdstoffbereich 23a gelegt. Da dieser zweite Fremdstoffbereich 23a und der erste Drainbereich 20b eine pn-Diode bilden, wird die an den zweiten Fremdstoffbereich 23a gelegte Versorgungsspannung an das erste Halbleitersubstrat 11a, jedoch nicht an das zweite Halbleitersubstrat 11b, das sich wegen der ersten und zwei­ ten Isolierschicht 12 und 14 auf Massepegel befindet. Demge­ mäß wird selbst dann, wenn im ersten Halbleitersubstrat 11a eine hohe Spannung induziert wird, diese hohe Spannung wegen des ersten Drainbereichs 20b nicht an den zweiten Fremd­ stoffbereich 23a gelegt. Daher sind die im ersten Halblei­ tersubstrat 11a induzierte Spannung und die Versorgungsspan­ nung voneinander getrennt.

An Hand der Fig. 13a-13e werden nun Schritte eines Verfah­ rens zum Herstellen eines Speichers gemäß dem zweiten bevor­ zugten Ausführungsbeispiel erläutert. Da die Schritte gemäß den Fig. 13a-13d identisch mit denen der Fig. 12a-12d zum ersten Ausführungsbeispiel sind, wird eine Erläuterung zu denselben weggelassen. Vielmehr erfolgt nur eine Erläute­ rung zur Fig. 13e, für die Unterschiede zum ersten Ausfüh­ rungsbeispiel bestehen.

Gemäß Fig. 13d wird nach dem Herstellen der ersten und zwei­ ten Source/Drain-Bereiche 20a/20b und 21a/21b sowie der dritten Source/Drain-Bereiche 22a/22b das Maskenmaterial 19 entfernt. Dann werden, wie es in Fig. 13e dargestellt ist, nachdem ein Maskierungsvorgang zum Freilegen des ersten Drainbereichs 20b und des Bereichs mit dem entfernten Mas­ kierungsmaterial 19 erfolgte, Fremdstoffionen implantiert, um einen ersten Fremdstoffbereich 23 und den zweiten Fremd­ stoffbereich 23a vom Leitungstyp des ersten Halbleitersub­ strats 11a auszubilden. Außerdem wird eine erste Verbin­ dungsschicht 24a hergestellt, um die Versorgungsspannung an den zweiten Fremdstoffbereich 23a zu liefern, und es wird eine zweite Verbindungsschicht 24b zum elektrischen Verbin­ den des ersten Sourcebereichs 20a und des zweiten Sourcebe­ reichs 21a hergestellt. Außerdem wird, was jedoch nicht dar­ gestellt ist, eine dritte Verbindungsschicht zum elektri­ schen Verbinden der ersten Gateelektrode 16 und des dritten Sourcebereichs 22a hergestellt.

Gemäß dem Schnitt eines Speichers gemäß dem dritten bevor­ zugten Ausführungsbeispiel der Erfindung, bei dem in einem Halbleitersubstrat in eine Wanne ausgebildet ist, verfügt dieser Speicher über Folgendes: ein Halbleitersubstrat 41 von erstem Leitungstyp; einen Wannenbereich 42 vom ersten Leitungstyp, der in einer Fläche des Halbleitersubstrats 41 bis in eine bestimmte Tiefe ausgebildet ist; eine erste und eine zweite Isolierschicht 43a und 44a zum jeweiligen Unter­ teilen des Wannenbereichs 42 in vertikaler Richtung mit fes­ ten Intervallen; eine erste Gateelektrode 46, die auf dem Wannenbereich 42 zwischen der ersten Isolierschicht 43a und der zweiten Isolierschicht 44a ausgebildet ist, wobei dazwi­ schen ein ferroelektrisches Material 45 eingefügt ist; eine zweite und eine dritte Gateelektrode 48a und 48b, die über anderen Wannenbereichen, wie sie durch die erste und die zweite Isolierschicht 43a und 44a abgetrennt sind, zu beiden Seiten des Wannenbereichs 42, auf dem die erste Gateelektro­ de 46 vorhanden ist, ausgebildet sind, wobei jeweils ein Gateisolierfilm 47 dazwischen eingefügt ist; erste Source/- Drain-Bereiche 49a/49b, die im Wannenbereich 42 zu beiden Seiten der ersten Gateelektrode 46 ausgebildet sind; sowie zweite und dritte Source/Drain-Bereiche 50a/50b und 51a/51b, die im Wannenbereich zu beiden Seiten der zweiten und drit­ ten Gateelektrode 48a und 48b ausgebildet sind. In diesem Fall ist eine erste Verbindungsschicht 52a im ersten Drain­ bereich 49b ausgebildet, eine zweite Verbindungsschicht 52b ist zum elektrischen Verbinden des ersten Sourcebereichs 49a und des zweiten Sourcebereichs 50a vorhanden, und eine drit­ te Verbindungsschicht (nicht dargestellt) ist zum elektri­ schen Verbinden der ersten Gateelektrode 46 und des dritten Sourcebereichs 51a vorhanden. Die erste und die zweite Iso­ lierschicht 43a und 44a sind vom Grabentyp.

Bei diesem dritten Ausführungsbeispiel verfügen der erste Transistor T1 sowie der zweite und dritte Transistor T2 und T3 über identische Strukturen. Beim ersten und zweiten Aus­ führungsbeispiel ist der Fremdstoffbereich 23 vom Leitungs­ typ des ersten Halbleitersubstrats 11a in jeder Zelle ausge­ bildet, um die Vorspannung des ersten Halbleitersubstrats 11a einzustellen, jedoch ist dieser Fremdstoffbereich beim dritten Ausführungsbeispiel der Erfindung nicht vorhanden. Dagegen verfügt die Gateelektrode des ersten Transistors T1 über einen dielektrischen Gatefilm aus einem ferroelektri­ schen Material, während die Gateelektroden des zweiten und dritten Transistors T2 und T3 herkömmliche Gateisolierfilme aufweisen.

Nun wird an Hand der Schnitte der Fig. 15a-15d ein Verfah­ ren zum Herstellen eines Speichers gemäß dem dritten bevor­ zugten Ausführungsbeispiel erläutert.

Gemäß Fig. 15a wird ein Wannenbereich 42 von erstem Lei­ tungstyp bis in eine bestimmte Tiefe ausgehend von der Ober­ fläche des Halbleitersubstrats 41 vom ersten Leitungstyp hergestellt. Dann wird das Halbleitersubstrat 41 im Wannen­ bereich 42 geätzt, um einen ersten und einen zweiten Graben 43 und 44 auszubilden. Wie es in Fig. 15b dargestellt ist, wird in diese Gräben 43 und 44 ein Isoliermaterial einge­ füllt, um eine erste und eine zweite Isolierschicht 43a und 44a zu bilden, die den Wannenbereich 42 in vertikaler Rich­ tung unterteilen. Wie es in Fig. 15c dargestellt ist, wird auf dem Wannenbereich 42 zwischen der ersten Isolierschicht 43a und der zweiten Isolierschicht 44a eine erste Gateelek­ trode 46 hergestellt, wobei dazwischen ein ferroelektrisches Material eingefügt wird, und auf durch die erste und zweite Isolierschicht 43a und 44a unterteilten Wannenbereichen wer­ den zu beiden Seiten des Wannenbereichs 42, auf dem die ers­ te Gateelektrode 46 vorhanden ist, eine zweite und eine dritte Gateelektrode 48a und 48b hergestellt, wobei jeweils ein Gateisolierfilm 47 dazwischen eingefügt wird. Wie es in Fig. 15d dargestellt ist, werden die erste, zweite und drit­ te Gateelektrode 46, 48a und 48b als Masken zum Implantieren von Fremdstoffionen verwendet, um im Wannenbereich 42 zu beiden Seiten der ersten Gateelektrode 48b erste Source/­ Drain-Bereiche 49a/49b auszubilden. Gleichzeitig werden im Wannenbereich 42 zu beiden Seiten der zweiten und dritten Gateelektrode 48a und 48b auch zweite und dritte Source/­ Drain-Bereiche 50a/50b sowie 51a/51b ausgebildet. Dann wird eine erste Verbindungsschicht 52a hergestellt, um eine Ver­ sorgungsspannung an den ersten Drainbereich 49b anzulegen, und es wird eine zweite Verbindungsschicht 52b hergestellt, um den ersten Sourcebereich 49a elektrisch mit dem zweiten Sourcebereich 50a zu verbinden. Außerdem wird, was jedoch nicht dargestellt ist, eine dritte Verbindungsschicht zum elektrischen Verbinden der ersten Gateelektrode 46 mit dem dritten Sourcebereich 51a hergestellt.

Wie erläutert, verfügen der nichtflüchtige ferroelektrische Speicher und das Verfahren zu seiner Herstellung über den Vorteil, dass ein nicht zerstörender Speicherzellenbetrieb eine Beeinträchtigung des ferroelektrischen Materials ver­ ringern kann, das von übermäßigen Schaltvorgängen herrührt. Durch zusätzliches Bereitstellen zweier NMOS-Transistoren kann die Betriebsspannung gesenkt werden und die Betriebsge­ schwindigkeit kann verbessert werden.

Claims (20)

1. Nichtflüchtiger ferroelektrischer Speicher mit:

• - einer Anzahl von in einer Richtung ausgebildeten Wortlei­ tungen (W/L);
• - einer Anzahl von Paaren aus jeweils einer Steuerleitung (CS) und einer Leseleitung (SL), die in einer die Wortlei­ tungen schneidenden Richtung mit festen Intervallen ausge­ bildet sind;
• - ersten Transistoren (T1), die jeweils zwischen jedem Paar aus einer Steuerleitung und einer Leseleitung ausgebildet sind, wobei eine Versorgungsspannung an den Drain angelegt wird und wobei der dielektrische Gatefilm aus einem ferro­ elektrischen Material besteht;
• - zweiten Transistoren (T2), deren Drain jeweils mit der Le­ seleitung verbunden ist, deren Source jeweils mit der Source eines ersten Transistors verbunden ist und deren Gate je­ weils mit der Wortleitung verbunden ist; und
• - dritten Transistoren (T3), deren Drain jeweils mit der Steuerleitung verbunden ist, deren Source jeweils mit dem Gate eines ersten Transistors verbunden ist und deren Gate jeweils mit der Wortleitung verbunden ist.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die dielektrische Gatefilme des zweiten und dritten Transis­ tors (T2, T3) aus einem herkömmlichen Gateisoliermaterial bestehen.

3. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass der erste Transistor (T1) ein ferroelektrischer NMOS-Tran­ sistor ist, dessen dielektrischer Gatefilm aus einem ferro­ elektrischen Material besteht, während der zweite und dritte Transistor (T2, T3) herkömmliche NMOS-Transistoren sind.

4. Nichtflüchtiger ferroelektrischer Speicher mit:

• - einem ersten Halbleitersubstrat (11a);
• - einer Isolierschicht (12, 14), die so ausgebildet ist, dass sie die Seitenflächen und die Unterseite des ersten Halbleitersubstrats (11a) umgibt;
• - einem zweiten Halbleitersubstrat (11b), das so ausgebildet ist, dass es die Seitenflächen und die Unterseite der Iso­ lierschicht umgibt;
• - einer ersten Gateelektrode (16), die auf dem ersten Halb­ leitersubstrat ausgebildet ist, wobei ein ferroelektrisches Material (15) dazwischen angeordnet ist;
• - einer zweiten und einer dritten Gateelektrode (18a, 18b), die auf dem zweiten Halbleitersubstrat zu beiden Seiten der Isolierschicht ausgebildet ist, wobei dazwischen jeweils ein Gateisolierfilm angeordnet ist;
• - ersten Source/Drain-Bereichen (20a, 20b) vom Leitungstyp entgegengesetzt zu dem des ersten Halbleitersubstrats, die in der Oberfläche desselben zu beiden Seiten der ersten Gateelektrode ausgebildet sind;
• - zweiten und dritten Source/Drain-Bereichen (21a/21b, 22a/ 22b) vom Leitungstyp entgegengesetzt zu dem des zweiten Halbleitersubstrats, die in der Oberfläche desselben zu bei­ den Seiten der zweiten und dritten Gateelektrode ausgebildet sind; und
• - einem ersten Fremdstoffbereich (23) vom Leitungstyp des ersten Halbleitersubstrats, der in der Oberfläche derselben auf einer Seite des ersten Sourcebereichs (20a) ausgebildet ist.

5. Speicher nach Anspruch 4, dadurch gekennzeichnet, dass die Isolierschicht Folgendes aufweist:

• - eine erste Isolierschicht (12), die an der Unterseite des ersten Halbleitersubstrats (11a) ausgebildet ist; und
• - eine zweite Isolierschicht (14) vom Grabentyp, die an den Seiten des ersten Halbleitersubstrats so ausgebildet ist, dass sie mit den Enden der ersten Isolierschicht verbunden ist.

6. Speicher nach Anspruch 4, gekennzeichnet durch eine erste Verbindungsschicht (24a), die vorhanden ist, um eine Versorgungsspannung an den ersten Drainbereich (20b) zu le­ gen; eine zweite Verbindungsschicht (24b), die vorhanden ist, um den ersten Sourcebereich (20a) elektrisch mit dem zweiten Sourcebereich (21a) zu verbinden; und eine dritte Verbindungsschicht, die vorhanden ist, um die erste Gate­ elektrode (16) elektrisch mit dem dritten Sourcebereich (22a) zu verbinden.

7. Speicher nach Anspruch 4, gekennzeichnet durch einen Fremdstoffbereich vom Leitungstyp des ersten Halbleitersub­ strats (11a), der im ersten Drainbereich (20b) ausgebildet ist.

8. Speicher nach Anspruch 7, dadurch gekennzeichnet, dass an den Fremdstoffbereich vom Leitungstyp des ersten Halblei­ tersubstrats (11a) die Versorgungsspannung angelegt wird.

9. Nichtflüchtiger ferroelektrischer Speicher mit:

• - einem Halbleitersubstrat (41) von erstem Leitungstyp;
• - einem Wannenbereich, der bis in eine Tiefe des Halbleiter­ substrats ausgebildet ist;
• - einer ersten und einer zweiten Isolierschicht (43a, 44a) zum jeweiligen Unterteilen des Wannenbereichs in vertikaler Richtung mit festen Intervallen;
• - einer ersten Gateelektrode (46), die auf dem Wannenbereich zwischen der ersten und zweiten Isolierschicht vorhanden ist, wobei dazwischen ein ferroelektrisches Material (45) angeordnet ist;
• - einer zweiten und einer dritten Gateelektrode (48a, 48b), die auf dem durch die erste und zweite Isolierschicht unter­ teilten Wannenbereich dort vorhanden sind, wo keine erste Gateelektrode vorhanden ist, wobei jeweils ein Gateisolier­ film (47) dazwischen angeordnet ist;
• - ersten Source/Drain-Bereichen (49a/49b), die in der Wanne zu beiden Seiten der ersten Gateelektrode vorhanden sind; und
• - zweiten und dritten Source/Drain-Bereichen (50a/50b, 51a/ 51b), die in den Wannenbereichen zu beiden Seiten der zwei­ ten und dritten Gateelektrode ausgebildet sind.

10. Speicher nach Anspruch 9, gekennzeichnet durch eine erste Verbindungsschicht (52a), die vorhanden ist, um eine Versorgungsspannung an den ersten Drainbereich (49b) zu le­ gen; eine zweite Verbindungsschicht (52b), die vorhanden ist, um den ersten Sourcebereich (49a) elektrisch mit dem zweiten Sourcebereich (50a) zu verbinden; und eine dritte Verbindungsschicht, die vorhanden ist, um die erste Gate­ elektrode (46) elektrisch mit dem dritten Sourcebereich (51a) zu verbinden.

11. Speicher nach Anspruch 9, dadurch gekennzeichnet, dass die erste und zweite Isolierschicht (43a, 44a) vom Grabentyp sind.

12. Verfahren zum Herstellen eines nichtflüchtigen ferro­ elektrischen Speichers, mit den folgenden Schritten:

• 1. Herstellen einer ersten Isolierschicht (12) in horizon­ taler Richtung in einer Tiefe in einem Halbleitersubstrat (11) sowie Herstellen einer zweiten Isolierschicht (14), die ausgehend von einer Oberfläche des Substrats bis zu Enden der ersten Isolierschicht (12) vorhanden ist, um das Halb­ leitersubstrat als erstes und zweites Substrat (11a, 11b) auszubilden;
• 2. Herstellen einer ersten Gateelektrode (16) auf dem ers­ ten Substrat, wobei dazwischen ein ferroelektrisches Materi­ al (15) angeordnet wird;
• 3. Herstellen einer zweiten Gateelektrode (18a) und einer dritten Gateelektrode (18b) auf dem zweiten Substrat zu bei­ den Seiten des ersten Substrats, wobei dazwischen jeweils ein Gateisolierfilm (17a) angeordnet wird;
• 4. Herstellen erster Source/Drain-Bereiche (20a/20b) vom Leitungstyp entgegengesetzt zu dem des ersten Substrats in diesem zu beiden Seiten der ersten Gateelektrode;
• 5. Herstellen zweiter und dritter Source/Drain-Bereiche (21a/21b, 22a/22b) vom Leitungstyp entgegengesetzt zu dem des zweiten Substrats in diesem zu beiden Seiten der zweiten und dritten Gateelektrode; und
• 6. Herstellen eines ersten Fremdstoffbereichs (23) vom Lei­ tungstyp des ersten Substrats in diesem auf einer Seite des ersten Source-Fremdstoffbereichs (20a).

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die erste Isolierschicht (12) dadurch hergestellt wird, dass Fremdstoffe vom Leitungstyp entgegengesetzt zu dem des Halbleitersubstrats implantiert werden.

14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass der Schritt zum Herstellen der zweiten Isolierschicht innerhalb des Schritts (1) die folgenden Unterschritte bein­ haltet:

• - Entfernen des Substrats bis in eine bestimmte Tiefe, um einen Graben auszubilden; und
• - Einfüllen eines Isoliermaterials in den Graben.

15. Verfahren nach Anspruch 12, gekennzeichnet durch die Schritte des Herstellens einer ersten Verbindungsschicht (24a) zum Anlegen einer Versorgungsspannung an den ersten Drainbereich (20b), des Herstellens einer zweiten Verbin­ dungsschicht (24b) zum elektrischen Verbinden des ersten Sourcebereichs (20a) mit dem zweiten Sourcebereich (21a) so­ wie des Herstellens einer dritten Verbindungsschicht zum elektrischen Verbinden der ersten Gateelektrode (16) und des dritten Sourcebereichs (22a).

16. Verfahren nach Anspruch 12, gekennzeichnet durch den Schritt des Herstellens eines Fremdstoffbereichs (23a) vom Leitungstyp entgegengesetzt zu dem des ersten Drainbereichs (20b) in diesem.

17. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass das erste Substrat (11a) und das zweite Substrat (11b) vom selben Leitungstyp sind.

18. Verfahren zum Herstellen eines nichtflüchtigen ferro­ elektrischen Speichers, mit den folgenden Schritten:

• 1. Herstellen eines Wannenbereichs (12) bis hinunter in ei­ ne Tiefe in einem Halbleitersubstrat (41);
• 2. Herstellen einer ersten und einer zweiten Isolierschicht (43a, 44a) mit festen Intervallen zum Unterteilen des Wan­ nenbereichs in vertikaler Richtung;
• 3. Herstellen einer ersten Gateelektrode (46) auf dem Wan­ nenbereich zwischen der ersten und zweiten Isolierschicht, wobei dazwischen ein ferroelektrisches Material (45) ange­ ordnet wird;
• 4. Herstellen einer zweiten Gateelektrode (48a) und einer dritten Gateelektrode (48b) auf verschiedenen Wannenberei­ chen, die durch die erste und zweite Isolierschicht vonein­ ander getrennt sind, zu beiden Seiten des Wannenbereichs, auf dem die erste Gateelektrode ausgebildet ist, wobei je­ weils ein Gatesisolierfilm (47) dazwischen angeordnet wird;
• 5. Herstellen erster Source/Drain-Bereiche (49a/49b) im Wannenbereich zu beiden Seiten der ersten Gateelektrode; und
• 6. Herstellen zweiter und dritter Source/Drain-Bereiche (50a/50b, 51a/51b) in den Wannenbereichen zu beiden Seiten der zweiten und dritten Gateelektrode.

19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass das Halbleitersubstrat (41) und der Wannenbereich (42) vom selben Leitungstyp sind.

20. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass der Schritt (2) die folgenden Schritte beinhaltet:

• - Ätzen des Halbleitersubstrats im Wannenbereich (42) mit festen Intervallen zum Herstellen eines ersten und eines zweiten Grabens (43, 44); und
• - Einfüllen eines Isoliermaterials in den ersten und zweiten Graben.