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Die
Erfindung betrifft ein Halbleiterbauteil, spezieller einen nichtflüchtigen
ferroelektrischen Speicher und ein Verfahren zum Herstellen desselben.
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Ferroelektrische
Speicher, d.h. FRAMs (Ferroelectric Random Access Memory = ferroelektrischer
Direktzugriffsspeicher) weisen im Wesentlichen eine Datenverarbeitungsgeschwindigkeit ähnlich derjenigen
bei einem DRAM (Direct Random Access Memory = dynamischer Direktzugriffsspeicher), wie
er in weitem Umfang als Halbleiterspeicher verwendet wird, auf,
und sie sind dazu in der Lage, Daten selbst dann aufrechtzuerhalten,
wenn die Spannung abgeschaltet ist, weswegen sie als Speicher der
nächsten
Generation Aufmerksamkeit genießen. Ein
FRAM, der einen ähnlichen
Aufbau wie ein DRAM aufweist, ist mit einem Kondensator aus ferroelektrischem
Material versehen, um die hohe Restpolarisation desselben zu nutzen.
Die Restpolarisation erlaubt ein Aufrechterhalten von Daten selbst nach
dem Wegnehmen eines elektrischen Felds.
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1 zeigt die Hystereseschleife
eines üblichen
ferroelektrischen Materials. Aus 1 ist
erkennbar, dass die durch ein elektrisches Feld induzierte Polarisation
bei Wegnahme eines elektrischen Felds nicht gelöscht wird, sondern sie wegen
des Vorliegens der Restpolarisation (oder spontanen Polarisation)
in bestimmtem Umfang (Zustände
d und a) erhalten bleibt. Die Zustände d und a entsprechen den
Zuständen
1 bzw. 0 bei Speicheranwendungen.
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Wenn
nachfolgend der Kürze
halber von einem Speicher die Rede ist, ist darunter ein nichtflüchtiger
ferroelektrischer Speicher zu verstehen, solange nichts anderes
speziell angegeben ist.
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Nun
wird ein bekannter Speicher unter Bezugnahme auf die beigefügten Zeichnungen
2 bis 5 beschrieben. 2 zeigt
dabei das System einer Einheitszelle des bekannten Speichers.
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Gemäß 2 ist das System der Einheitszelle
eines bekannten Speichers mit Folgendem versehen: einer in einer
Richtung ausgebildeten Bitleitung B/L; einer in einer Richtung rechtwinklig
zur Bitleitung ausgebildeten Wortleitung W/L; einer von der Wortleitung
beabstandet ausgebildeten und in deren Richtung verlaufenden Plattenleitung
P/L; einem Transistor T1, dessen Gate mit der Wortleitung und dessen
Drain mit der Bitleitung verbunden ist; und einem ferroelektrischen
Kondensator FC1 dessen erster Anschluss mit der Source des Transistors
T1 und dessen zweiter Anschluss mit der Plattenleitung P/L verbunden
ist.
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Nun
wird ein Daten-Eingabe/Ausgabe-Vorgang beim bekannten Speicher erläutert. 3a und 3b zeigen zeitbezogene Diagramme zum
Betrieb des bekannten Speichers im Schreib- bzw. Lesemodus.
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Der
Schreibmodus wird dann gestartet, wenn ein externes Chipfreigabesignal
CSBpad von hoch auf niedrig aktiviert wird und ein Schreibfreigabesignal
WEBpad gleichzeitig von hoch auf niedrig überführt wird. Wenn im Schreibmodus
eine Adressendecodierung gestartet wird, wird ein an eine relevante
Wortleitung angelegter Impuls von niedrig auf hoch überführt, um
eine Zelle auszuwählen.
Demgemäß wird,
während
einer Periode, in der die Wortleitung auf hoch gehalten wird, an
die relevante Plattenleitung ein hohes Signal für eine Periode und ein niedriges
Signal für
die nächste
Periode aufeinanderfolgend angelegt. Außerdem wird, um den logischen Wert
1 oder 0 in die ausgewählte
Zelle einzuschreiben, ein mit dem Schreibfreigabesignal WEBpad synchronisiertes
hohes oder niedriges Signal an eine relevante Bitleitung angelegt.
Das heißt,
dass dann, wenn ein hohes Signal an die Bitleitung angelegt wird und
an die Plattenleitung ein Signal angelegt wird, das in einer Periode
niedrig ist, in der das an die Wortleitung angelegte Signal hoch
ist, der logische Wert 1 in den ferroelektrischen Kondensator eingeschrieben
wird. Andererseits wird der logische Wert 0 in den ferroelektrischen
Kondensator eingeschrieben, wenn ein niedriges Signal an die Bitleitung
angelegt wird und das an die Plattenleitung angelegte Signal hoch
ist.
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Nun
wird der Vorgang zum Lesen des durch den vorstehend angegebenen
Schreibmodusvorgang in die Zelle eingespeicherten Datenwerts erläutert.
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Wenn
das Chipfreigabesignal CSBpad extern von hoch auf niedrig aktiviert
wird, werden alle Bitleitungen auf eine niedrige Spannung ausgeglichen,
bevor die relevante Wortleitung ausgewählt wird. Außerdem wird,
nachdem die Bitleitungen deaktiviert sind, eine Adresse decodiert,
wobei die decodierte Adresse dafür
sorgt, dass ein niedriges Signal auf der relevanten Wortleitung
in ein hohes Signal übergeht,
um die relevante Zelle auszuwählen. An
die Plattenleitung der ausgewählten
Zelle wird ein hohes Signal angelegt, um den Datenwert zu zerstören, der
im Speicher gespeichert ist und dem logischen Wert 1 entspricht.
Wenn im Speicher der logische Wert 0 gespeichert ist, wird der diesem
logischen Wert entsprechende Datenwert nicht zerstört. Da ein
nicht zerstörter
und ein zerstörter
Datenwert wegen der oben genannten Hystereseschleife voneinander
verschiedene Werte liefern, kann ein Leseverstärker den logischen Wert 1 oder
0 erfassen und verstärken.
Der Fall eines zerstörten
Datenwerts ist derjenige, bei dem der Wert in der Hystereseschleife der 1 von d auf f geändert wird,
und der Fall des nicht zerstörten
Datenwerts ist derjenige, bei dem der Datenwert in der Hystereseschleife
der 1 von a auf f geändert wird.
Daher wird, wenn der Leseverstärker
aktiviert wird, nachdem eine bestimmte Zeitperiode verstrichen ist,
im Fall eines zerstörten
Datenwerts der logische Wert lverstärkt geliefert, während im
Fall eines nicht zerstörten
Datenwerts der logische Wert 0 geliefert wird. Nachdem der Leseverstärker auf
diese Weise den Datenwert geliefert hat, wird, da der ursprüngliche
Datenwert wiederhergestellt werden sollte, die Plattenleitung von
hoch auf niedrig deaktiviert, während
an die relevante Wortleitung ein hohes Signal angelegt wird.
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4 zeigt das Blockdiagramm
eines bekannten Speichers mit 1T/1C-Struktur.
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Gemäß 4 ist der bekannte Speicher
mit Folgendem versehen: einem Hauptzellenarray 41 von Einheitszellen
mit einem unteren Teil, der einem Bezugszellenarray 42 zugeordnet
ist; einem Wortleitungstreiber 43 auf einer Seite des Hauptzellenarrays 41,
um ein Ansteuerungssignal an das Hauptzellenarray 41 und
das Bezugszellenarray 42 zu liefern; und einer Leseverstärkereinheit 44,
die unter dem Hauptzellenarray 41 ausgebildet ist. Der
Wortleitungstreiber 43 liefert ein Ansteuerungssignal für das Hauptzellenarray 41 an
die Hauptwortleitung sowie für
das Bezugszellenarray 42 an die Bezugswortleitung. Die
Leseverstärkereinheit 44 verfügt über eine Anzahl
von Leseverstärkern,
von denen jeder zum Verstärken
von Signalen auf Bitleitungen und inversen Bitleitungen dient.
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Nun
wird die Funktion dieses Speichers unter Bezugnahme auf 5 erläutert, die ein Zellenarray
des bekannten Speichers darstellt.
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Gemäß 5 verfügt das Hauptzellenarray über eine
Struktur mit gefalteter Bitleitung, wie ein DRAM. Außerdem weist
auch das Bezugszellenarray eine Struktur mit gefalteter Bitleitung
auf, und eine Bezugszelle-Wortleitung und eine Bezugszelle-Plattenleitung
bilden ein Paar. Wie es in einem Teil A dargestellt ist, ist eine
grundlegende bekannte 1T/1C-Struktur
mit einem Transistor und einem ferroelektrischen Kondensator, die
in Reihe geschaltet sind, versehen, wobei das Gate des Transistor
mit der Wortleitung und der Drain mit der Bitleitung verbunden ist
und wobei eine Elektrode des ferroelektrischen Kondensators mit
der Plattenleitung P/L verbunden ist, während seine andere Elektrode
mit der Source des Transistors verbunden ist. Die Bezugszelle-Wortleitung
und die Bezugszelle-Plattenleitung sind als RWL_1, RPL_1 bzw. RWL_2,
RPL_2 bezeichnet.
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Wenn
die Hauptzelle-Wortleitung MWL_N-1 und die Hauptzelle-Plattenleitung MPL_N-1
aktiviert werden, werden auch die Bezugszelle-Wortleitung RWL_1
und die Bezugszelle-Plattenleitung RPL_1 aktiviert, um einen Datenwert
von der Hauptzelle auf die Bitleitung B/L sowie einen Datenwert
von der Bezugszelle auf die inverse Bitleitung BB/L zu laden. Wenn
die Hauptzelle-Wortleitung MWL_N und die Hauptzelle-Plattenleitung
MPL_N aktiviert sind und auch die Bezugszelle-Wortleitung RWL_2
und die Bezugszelle-Plattenleitung RPL_2 aktiviert werden, wird
ein Datenwert von der Hauptzelle auf die inverse Bitleitung BB/L
sowie ein Datenwert von der Bezugszelle auf die Bitleitung B/L geladen.
In diesem Fall liegt der durch die Bezugszelle hervorgerufene Bitleitungspegel
REF zwischen den Bitleitungspegeln B_H(Hoch) und B_L(Niedrig), wie
durch die Hauptzelle hervorgerufen.
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Um
die Bezugsspannung REF zwischen den Bitleitungspegeln B_H und B_L
zu positionieren, kann eines von zwei Bezugszelle-Betriebsverfahren verwendet
werden. Das erste Verfahren besteht im Einspeichern des logischen
Werts 1 in den Kondensators der Bezugszelle, was dadurch bewerkstelligt werden
kann, dass ein Kondensator einer Bezugszelle bereitgestellt wird,
dessen Größe kleiner
als diejenige des Kondensators der Hauptzelle ist. Das zweite Verfahren
besteht im Einspeichern des logischen Werts 0 in den Kondensator
der Bezugszelle, was dadurch bewerkstelligt werden kann, dass für eine Bezugszelle
ein Kondensator bereitgestellt wird, dessen Größe größer als die des Kondensators
einer Hauptzelle ist. So kann der bekannte Speicher unter Verwendung
eines der vorstehenden zwei Verfahren eine von der Leseverstärkereinheit 44 benötigte Bezugsspannung
erzeugen.
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Jedoch
bestehen bei diesem bekannten Speicher die folgenden Probleme.
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Erstens
ermüdet,
wenn gemäß dem ersten Verfahren
zum Erzeugen eines Pegels der Bezugsspannung zwischen den Bitleitungspegeln
B_N und B_L die Größe des Kondensators
einer Bezugszelle kleiner als diejenige des Kondensators einer Hauptzelle
gemacht wird, die Bezugszelle vor der Hauptzelle Ermüdungserscheinungen,
was zu einer instabilen Bezugsspannung führt, wenn der Bezugszellenkondensator übermäßig geschaltet,
d.h. zerstört wird.
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Zweitens
tritt, wenn gemäß dem zweiten
Verfahren zum Erzeugen eines Pegels der Bezugsspannung zwischen
den Bitleitungspegeln B_H und B_L die Größe des Kondensators einer Bezugszelle
größer als
diejenige des Kondensators einer Hauptzelle gemacht wird, keine
Ermüdung
auf, jedoch sollte der Kondensator größer sein.
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Die
US 5,737,261 beschreibt
einen nichtflüchtigen
ferroelektrischen Speicher mit einem Speichertransistor und zwei
Schalttransistoren, Dabei sind die Schalttransistoren vom umgekehrten
Leitungstyp wie der Speichertransistor. Insbesondere ist der als
p-Kanaltransistor ausgebildete Speichertransistor in oder auf einer
n-Wanne ausgebildet, die in einem p-Substrat vorgesehen ist. Dementsprechend sind
die Schalttransistoren als n-Kanaltransistoren jeweils benachbart
dazu im p-Substrat ausgebildet.
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Die
US 4,810,667 beschreibt
eine Isolationsanordnung für
eine Halbleitereinrichtung, die eine Oxidschicht parallel zur Oberfläche eines
Substrats aufweist, die durch thermische Oxidation einer anodisierten
epitaxial aufgewachsenen Schicht erhalten wird. Mit Oxid gefüllte Gräben bilden
seitliche Isolationsschichten, die mit der ersten parallel zur Oberfläche des
Substrats liegenden Isolationsschicht in Kontakt sind.
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Die
US 5,345,414 beschreibt
eine Speicherzelle mit einem Zugriffs- oder Lesetransistor und einem
ferroelektrischen Speichertransistor, die einen gemeinsamen Kanal
in einem Substrat aufweisen. Ein Schalttransistor ist so in einer
auf dem Substrat und der Gateanordnung der beiden anderen Transistoren
angeordneten Halbleiterschicht ausgebildet, dass seine Source mit
der leiten den Schicht in Verbindung ist, die als Gate des Speichertransistors dient,
während
der Diffusionsbereich als Gateelektrode für den Kanal dient.
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Der
Erfindung liegt die Aufgabe zugrunde, einen nichtflüchtigen
ferroelektrischen Speicher so weiter zu bilden, dass Ermüdungserscheinungen durch
wiederholtes Schalten verringert sind, während gleichzeitig die Betriebsspannung
gesenkt und die Betriebsgeschwindigkeit erhöht werden kann. Eine weitere
Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren
zur Herstellung eines derartigen Speichers anzugeben.
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Diese
Aufgabe ist hinsichtlich des Speichers durch den Gegenstand des
Anspruchs 1 oder 6 hinsichtlich des Verfahrens durch die Lehren
der Ansprüche
9 und 12 gelöst.
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Erfindungsgemäß weist
der nichtflüchtige ferroelektrische
Speicher nach Anspruch 1 also drei Transistoren, zwei Schalttransistoren
und einen Speichertransistor auf, die auf bzw. in entsprechenden
Substraten des gleichen Leitungstyps ausgebildet sind, wobei das
Substrat, auf bzw. in dem der Speichertransistor ausgebildet ist,
gegenüber
dem Substrat der Schalttransistoren durch eine Isolierschicht, die
das Substrat vollständig
umgibt, getrennt ist.
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Es
ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung
als auch die folgende detaillierte Beschreibung beispielhaft und
erläuternd
für die
beanspruchte Erfindung sind.
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Die
Zeichnungen, die beigefügt
sind, um das Verständnis
der Erfindung zu fördern,
veranschaulichen Ausführungsbeispiele
der Erfindung und dienen zusammen mit der Beschreibung dazu, deren
Prinzipien zu erläutern.
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1 zeigt
die Hystereseschleife eines üblichen
ferroelektrischen Materials;
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2 zeigt
das System einer Einheitszelle des bekannten Speichers;
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3a und 3b zeigen
zeitbezogene Diagramme für
den Betrieb des bekannten Speichers im Schreib- bzw. Lesemodus;
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4 ist
ein Blockdiagramm eines bekannten Speichers mit 1T/1C-Struktur;
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5 zeigt
das Zellenarray des bekannten Speichers;
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6 zeigt
das System einer Einheitszelle eines Speichers gemäß einem
bevorzugten Ausführungsbeispiel
der Erfindung;
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7a und 7b veranschaulichen
Speicherzustände
für die
logischen Werte 0 bzw. 1;
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8a und 8b veranschaulichen
ebenfalls Speicherzustände
für die
logischen Werte 0 bzw. 1, jedoch verschieden von den 7a bzw. 7b;
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9 zeigt
das Zellenarray eines Speichers gemäß einem bevorzugten Ausführungsbeispiel
der Erfindung;
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10 ist
ein Schnitt eines Speichers gemäß einem
ersten bevorzugten Ausführungsbeispiel der
Erfindung;
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11a–11e sind Schnitte zum Veranschaulichen von Schritten
eines Verfahrens zum Herstellen eines Speichers gemäß einem
ersten bevorzugten Ausführungsbeispiel
der Erfindung;
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12 ist
ein Schnitt eines Speichers gemäß einem
zweiten bevorzugten Ausführungsbeispiel
der Erfindung;
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13a–13e sind Schnitte zum Veranschaulichen von Schritten
eines Verfahrens zum Herstellen eines Speichers gemäß einem
zweiten bevorzugten Ausführungsbeispiel
der Erfindung;
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14 ist
ein Schnitt eines Speichers gemäß einem
dritten bevorzugten Ausführungsbeispiel der
Erfindung;
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15a–15d sind Schnitte zum Veranschaulichen von Schritten
eines Verfahrens zum Herstellen eines Speichers gemäß einem
dritten bevorzugten Ausführungsbeispiel
der Erfindung;
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Nun
wird im Einzelnen auf die bevorzugten Ausführungsformen der Erfindung
Bezug genommen, zu denen Beispiele in den beigefügten Zeichnungen dargestellt
sind.
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Gemäß 6 ist
die Einheitszelle eines Speichers gemäß einem bevorzugten Ausführungsbeispiel
der Erfindung mit Folgendem versehen: einer Wortleitung W/L, die
in Zeilenrichtung ausgebildet ist; einer Leseleitung SL und einer
Steuer leitung CS, die in Spaltenrichtung voneinander beabstandet ausgebildet
sind; einem ersten Transistor T1, an dessen Drain eine Versorgungsspannung
angelegt wird und bei dem ein ferroelektrisches Material als Gatedielektrikum
verwendet ist; einem zweiten Transistor, dessen Drain mit der Leseleitung
verbunden ist, dessen Source mit der Source des ersten Transistors
T1 verbunden ist und dessen Gate mit der Wortleitung verbunden ist;
und einem dritten Transistor T3, dessen Drain mit der Steuerleitung
verbunden ist, dessen Source mit dem Gate des ersten Transistors
T1 verbunden ist und dessen Gate mit der Wortleitung verbunden ist.
Der erste Transistor T1 ist ein ferroelektrischer NMOS-Transistor,
dessen Gateisolierfilm aus einem ferroelektrischen Material besteht,
und der zweite und dritte Transistor T2 und T3 sind NMOS-Transistoren,
deren Gateisolierfilm jeweils aus einem üblichen Gateisoliermaterial
besteht.
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Nun
wird die Funktion dieses Speichers erläutert.
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In
einem Schreibmodus, wenn die Wortleitung von niedrig auf hoch aktiviert
ist, werden der zweite und dritte Transistor T2 und T3 aktiviert.
In diesem Fall wird zwischen die Leseleitung SL und die Steuerleitung
CL eine kritische Spannung über
der Polarisationsumkehr eines ferroelektrischen Materials gelegt,
um die kritische Spannung an einen Knoten N1, die Source des zweiten
Transistors T2, sowie einen Knoten N2, die Source des dritten Transistors T3,
zu legen. Die an den Knoten N1 gelegte Spannung wird an die Source
des ersten Transistors T1 und das Substrat gelegt und die an den
Knoten N2 gelegte Spannung wird an das Gate des ersten Transistors
T1 gelegt. Demgemäß wird die
Polarisationsrichtung des ferroelektrischen Materials des ersten Transistors
T1 durch die Spannungen des Gates und des Substrats fixiert. Wenn
die Spannung des Substrats höher
als die des Gates ist, wird der logische Wert null, d.h. 0, gespeichert,
während
dann, wenn die Spannung des Substrats niedriger als die des Gates
ist, der logische Wert eins, d.h. 1, gespeichert wird. Die 7a und 7b sowie 8a und 8b veranschaulichen
zwei Ausführungsbeispiele,
jeweils mit den Speicherzuständen
logisch 0 und 1. Dabei zeigen die 7a und 8a die
Speicherzustände
logisch 0, während
die 7b und 8b Speicherzustände logisch
1 veranschaulichen.
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Indessen
werden im Lesemodus, nachdem die Wortleitung in einem Zustand von
niedrig auf hoch aktiviert wurde, in dem dauernd eine Versorgungsspannung
im Bereich von 1/2 Vcc an den Drain des ersten Transistors angelegt
wird, die Leseleitung SL und die Steuerleitung CL nach unten gezogen
und in gleicher Weise auf den Massepegel oder einen voreingestellten
Pegel gebracht. Um eine Bezugsspannung auf die Steuerleitung zu
laden, wird diese mit einer Bezugspegel-Erzeugungsschaltung (nicht dargestellt)
und einer Bezugszelle (nicht dargestellt) verbunden. Daher werden,
wenn der Strom für
den ersten Transistor T1 durch die Polarität dieses Transistors T1 variiert
wird, die Spannungspegel der Leseleitung der Steuerleitung verschieden.
Die Spannungspegel der Leseleitung und der Steuerleitung werden
vom Leseverstärker
verstärkt
und weiter geleitet. Das heißt,
dass dann, wenn der logische Wert 0 im ersten Transistor T1 gespeichert
ist, der Pegel der Leseleitung niedriger als derjenige der Steuerleitung
ist, wohingegen dann, wenn der logische Wert 1 im ersten Transistor
T1 gespeichert ist, der Pegel der Leseleitung höher als der der Steuerleitung
ist.
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Beim
Zellenarray eines Speichers gemäß dem bevorzugten
Ausführungsbeispiel
der Erfindung sind Zellen in gefalteter Form angeordnet. Wie es
in der Zeichnung dargestellt ist, bilden die Steuerleitung und die
Leseleitung ein Paar, wobei mehrere Paare von Steuerleitungen und
Leseleitungen vorhanden sind. Mit jeder Leseleitung ist ein Leseverstärker ver bunden.
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Gemäß dem Schnitt
eines Speichers gemäß dem ersten
bevorzugten Ausführungsbeispiel
der Erfindung ist dieser mit Folgendem versehen: einem ersten Halbleitersubstrat 11a;
Isolierschichten 12 und 14, die so ausgebildet
sind, dass sie die Seitenflächen
und die Unterseite des ersten Halbleitersubstrats 11a umgeben;
einem zweiten Halbleitersubstrat 11b, das so ausgebildet
ist, dass es die Seitenflächen und
die Unterseite der Isolierschichten umgibt; einer ersten Gateelektrode 16,
die auf dem ersten Halbleitersubstrat 11a so ausgebildet
ist, dass dazwischen ein ferroelektrisches Material 15 eingefügt ist;
einer zweiten und einer dritten Gateelektrode 18a und 18b, die
auf beiden Seiten der Isolierschichten 12 und 14 auf
dem Halbleitersubstrat 11b so ausgebildet sind, dass jeweils
ein Gateisolierfilm 17a dazwischen eingefügt ist;
erste Source/Drain-Bereiche 20a/20b von einem
Leitungstyp entgegengesetzt zu dem des ersten Halbleitersubstrats 11a,
die in der Oberfläche
des ersten Halbleitersubstrats 11a zu beiden Seiten der ersten
Gateelektrode 16 ausgebildet sind; zweite und dritte Source/Drain-'Bereiche 21a/21b und 22a/22b von
einem Leitungstyp entgegengesetzt zu dem des zweiten Halbleitersubstrats,
die in Flächen
desselben zu beiden Seiten der zweiten und dritten Gateelektrode 18a und 18b ausgebildet
sind; und einem ersten Fremdstoffbereich 23 vom Leitungstyp
des ersten Halbleitersubstrats 11a, der in einer Fläche desselben
auf einer Seite des ersten Sourcebereichs 20a ausgebildet
ist. Die Isolierschichten 12 und 14 verfügen über eine
erste Isolierschicht 12, die an der Unterseite des ersten
Halbleitersubstrats 11a ausgebildet ist und eine zweite
Isolierschicht 14 vom Grabentyp, die an Seitenflächen des
ersten Halbleitersubstrats 11a ausgebildet ist, wobei sie
mit den Enden der ersten Isolierschicht 12 verbunden ist.
Die erste Isolierschicht 12 wird dadurch hergestellt, dass
Fremdstoffe von einem Leitungstyp entgegenge setzt zu dem des ersten
Halbleitersubstrats 11a implantiert werden. Ferner existieren
eine erste Verbindungsschicht 24a zum Anlegen einer Versorgungsspannung
an diese im ersten Drainbereich 20b, eine zweite Verbindungsschicht 24b zum
elektrischen Verbinden des ersten Sourcebereichs 20a und
des zweiten Sourcebereichs 21a sowie ein dritter Verbindungsbereich
(nicht dargestellt) zum elektrischen Verbinden der ersten Gateelektrode 16 und
des dritten Sourcebereichs 22a. In diesem Fall wird eine
Versorgungsspannung im Bereich von 1/2 Vcc an den ersten Drainbereich 20b gelegt.
Hierbei bilden die erste Gateelektrode 16, die ersten Source/Drain-Bereiche 20a/20b und
das ferroelektrische Material 15 zwischen der ersten Gateelektrode 16 und
dem ersten Halbleitersubstrat 11a einen ersten Transistor
T1. Das erste Halbleitersubstrat 11a mit dem auf ihm ausgebildeten
ersten Transistor T1 ist durch die durch Fremdstoffimplantation
hergestellte erste Isolierschicht 12 und die zweite Isolierschicht 14 vom Grabentyp
vollständig
vom zweiten Halbleitersubstrat 11b getrennt. Das heißt, dass,
da das erste Halbleitersubstrat 11a, ein inneres Substrat
des ersten Transistors T1, vom zweiten Halbleitersubstrat 11b, einem äußeren Substrat,
durch die erste Isolierschicht 12 und die zweite Isolierschicht 14 getrennt ist,
jede Zelle einen ersten Fremdstoffbereich 23 von einem
Leitungstyp entgegengesetzt zu dem des ersten Halbleitersubstrats 11a benötigt, zusätzlich zu
einer Steuerung der Vorspannung des ersten Halbleitersubstrats 11a.
Mit dem ersten Drainbereich 20b ist ein Anschluss CPWR
für eine
externe Versorgungsspannung verbunden. Daher wird, wenn eine hohe Spannung
an den in 6 dargestellten Knoten N1 gelegt
wird, das zweite Halbleitersubstrat 11b, obwohl diese hohe
Spannung an das erste Halbleitersubstrat 11a, das innere
Substrat, gelegt wird, durch die erste und zweite Isolierschicht
von dieser hohen Spannung getrennt. Zu diesem Zweck ist das Gate des
ersten Transistors T1 mit dem Knoten N2 verbunden, und die Source
ist mit dem Knoten N1 verbunden. Demgemäß wird die Vorspannung des
ersten Halbleitersubstrats 11a, des inneren Substrats,
durch den Knoten N1 eingestellt.
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Nun
wird ein Verfahren zum Herstellen dieses Speichers gemäß dem ersten
bevorzugten Ausführungsbeispiel
unter Bezugnahme auf die Schnitte der 11a–11e erläutert.
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Gemäß 11a wird die erste Isolierschicht 12 durch
Fremdstoffionenimplantation mit erforderliche Tiefe im Halbleitersubstrat 11 von
erstem Leitungstyp hergestellt. Dann wird das Halbleitersubstrat 11 bis
auf eine erforderliche Tiefe geätzt,
um einen Graben 13 so auszubilden, dass dieser mit den
Enden der ersten Isolierschicht 12 verbunden ist. Wie es in 11b dargestellt ist, wird ein Isoliermaterial
in den Graben 13 gefüllt,
um die zweite Isolierschicht 14 zu bilden, um dadurch das
Halbleitersubstrat 11 vom ersten Leitungstyp durch die
erste Isolierschicht 12 und die zweite Isolierschicht 14 elektrisch
abzutrennen. Der Zweckdienlichkeit halber wird das Halbleitersubstrat
innerhalb der ersten Isolierschicht 12 und der zweiten
Isolierschicht 14 als erstes Halbleitersubstrat 11a bezeichnet,
während
das Halbleitersubstrat außerhalb
der ersten und zweiten Isolierschicht 12 und 14 als
zweites Halbleitersubstrat 11b bezeichnet wird. Wie es
in 11c dargestellt ist, wird auf dem ersten Halbleitersubstrat 11a eine
erste Gateelektrode 16 hergestellt, wobei dazwischen ein
ferroelektrisches Material 15 eingefügt ist und eine zweite und eine
dritte Gateelektrode 18a und 18b werden auf dem
zweiten Halbleitersubstrat 11b hergestellt, das durch die
erste und zweite Isolierschicht 12 und 14 zu beiden
Seiten des ersten Halbleitersubstrats 11a festgelegt ist,
wobei jeweils ein übliches
Gateisoliermaterial 17a eingefügt wird. Wie es in 11d dargestellt ist, wird ein Teil des ersten
Halbleitersubstrats 11a, in dem auf einer Seite der ersten
Gateelektrode 16 ein Source bereich auszubilden ist, durch
ein Maskierungsmaterial 19 maskiert und es werden Fremdstoffe
vom Leitungstyp entgegengesetzt zu dem des ersten und zweiten Halbleitersubstrats 11a und 11b in
diesen implantiert. Demgemäß werden
erste Source/Drain-Bereiche 20a/20b zu beiden
Seiten der ersten Gateelektrode 1G in der Oberfläche des
ersten Halbleitersubstrats 11a ausgebildet, zweite Source/Drain-Bereiche 21a/21b werden
in der Oberfläche des
zweiten Halbleitersubstrats 11b zu beiden Seiten der zweiten
Gateelektrode 18a ausgebildet, und dritte Source/Drain-Bereiche 22a/22b werden
in der Oberfläche
des zweiten Halbleitersubstrats zu beiden Seiten der dritten Gateelektrode 18b ausgebildet.
Dann werden, wie es in 11 dargestellt
ist, nach dem Entfernen des Maskierungsmaterials 19 Ionen
selektiv implantiert, um einen ersten Fremdstoffbereich 23 vom
Leitungstyp des ersten Halbleitersubstrats 11a auszubilden.
In diesem Fall sind das erste und zweite Halbleitersubstrat 11a und 11b vom p-Leitungstyp,
und die Source/Drain-Bereiche sind vom n-Leitungstyp. Dann wird
die erste Verbindungsschicht 24a zum Liefern der Versorgungsspannung an
den ersten Drainbereich 20b hergestellt, und es wird die
zweite Verbindungsschicht 24b zum elektrischen Verbinden
des ersten Sourcebereichs 20a mit dem zweiten Sourcebereich 21a hergestellt.
Außerdem
ist ein nicht dargestellter Schritt enthalten, der dazu dient, eine
dritte Verbindungsschicht (nicht dargestellt) herzustellen, die
die erste Gateelektrode 16 und den dritten Sourcebereich 22a verbindet.
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Gemäß dem in 12 dargestellten
Schnitt eines Speichers gemäß dem zweiten
bevorzugten Ausführungsbeispiel
verfügt
dieser Speicher über eine
Schnittstruktur, die beinahe gleich wie die beim ersten Ausführungsbeispiel
ist, jedoch mit dem Merkmal, dass im ersten Drainbereich 20b ein
zweiter Fremdstoffbereich 23a vom Leitungstyp des ersten Halbleitersubstrats 11a ausgebildet
ist. In diesem Fall wird eine Ver sorgungsspannung 1/2 Vcc an den zweiten
Fremdstoffbereich 23a gelegt. Da dieser zweite Fremdstoffbereich 23a und
der erste Drainbereich 20b eine pn-Diode bilden, wird die
an den zweiten Fremdstoffbereich 23a gelegte Versorgungsspannung
an das erste Halbleitersubstrat 11a, jedoch nicht an das
zweite Halbleitersubstrat 11b, das sich wegen der ersten
und zweiten Isolierschicht 12 und 14 auf Massepegel
befindet. Demgemäß wird selbst dann,
wenn im ersten Halbleitersubstrat 11a eine hohe Spannung
induziert wird, diese hohe Spannung wegen des ersten Drainbereichs 20b nicht
an den zweiten Fremdstoffbereich 23a gelegt. Daher sind
die im ersten Halbleitersubstrat 11a induzierte Spannung und
die Versorgungsspannung voneinander getrennt.
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An
Hand der 13a–13e werden
nun Schritte eines Verfahrens zum Herstellen eines Speichers gemäß dem zweiten
bevorzugten Ausführungsbeispiel
erläutert.
Da die Schritte gemäß den 13a–13d identisch mit denen der 12a–12d zum ersten Ausführungsbeispiel sind, wird eine
Erläuterung
zu denselben weggelassen. Vielmehr erfolgt nur eine Erläuterung
zur 13e, für die Unterschiede zum ersten
Ausführungsbeispiel bestehen.
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Gemäß 13d wird nach dem Herstellen der ersten und zweiten
Source/Drain-Bereiche 20a/20b und 21a/21b sowie
der dritten Source/Drain-Bereiche 22a/22b das
Maskenmaterial 19 entfernt. Dann werden, wie es in 13e dargestellt ist, nachdem ein Maskierungsvorgang
zum Freilegen des ersten Drainbereichs 20b und des Bereichs
mit dem entfernten Maskierungsmaterial 19 erfolgte, Fremdstoffionen
implantiert, um einen ersten Fremdstoffbereich 23 und den
zweiten Fremdstoffbereich 23a vom Leitungstyp des ersten
Halbleitersubstrats 11a auszubilden. Außerdem wird eine erste Verbindungsschicht 24a hergestellt,
um die Versorgungsspannung an den zweiten Fremdstoffbereich 23a zu liefern,
und es wird eine zweite Verbindungsschicht 24b zum elektrischen
Verbinden des ersten Sourcebereichs 20a und des zweiten
Sourcebereichs 21a hergestellt. Außerdem wird, was jedoch nicht
dargestellt ist, eine dritte Verbindungsschicht zum elektrischen
Verbinden der ersten Gateelektrode 16 und des dritten Sourcebereichs 22a hergestellt.
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Gemäß dem Schnitt
eines Speichers gemäß dem dritten
bevorzugten Ausführungsbeispiel
der Erfindung, bei dem in einem Halbleitersubstrat in eine Wanne
ausgebildet ist, verfügt
dieser Speicher über Folgendes:
ein Halbleitersubstrat 41 von erstem Leitungstyp; einen
Wannenbereich 42 vom ersten Leitungstyp, der in einer Fläche des
Halbleitersubstrats 41 bis in eine bestimmte Tiefe ausgebildet
ist; eine erste und eine zweite Isolierschicht 43a und 44a zum jeweiligen
Unterteilen des Wannenbereichs 42 in vertikaler Richtung
mit festen Intervallen; eine erste Gateelektrode 46, die
auf dem Wannenbereich 42 zwischen der ersten Isolierschicht 43a und
der zweiten Isolierschicht 44a ausgebildet ist, wobei dazwischen ein
ferroelektrisches Material 45 eingefügt ist; eine zweite und eine
dritte Gateelektrode 48a und 48b, die über anderen
Wannenbereichen, wie sie durch die erste und die zweite Isolierschicht 43a und 44a abgetrennt
sind, zu beiden Seiten des Wannenbereichs 42, auf dem die
erste Gateelektrode 46 vorhanden ist, ausgebildet sind,
wobei jeweils ein Gateisolierfilm 47 dazwischen eingefügt ist;
erste Source/Drain-Bereiche 49a/49b, die im Wannenbereich 42 zu
beiden Seiten der ersten Gateelektrode 46 ausgebildet sind; sowie
zweite und dritte Source/Drain-Bereiche 50a/50b und 51a/51b,
die im Wannenbereich zu beiden Seiten der zweiten und dritten Gateelektrode 48a und 48b ausgebildet
sind. In diesem Fall ist eine erste Verbindungsschicht 52a im
ersten Drainbereich 49b ausgebildet, eine zweite Verbindungsschicht 52b ist
zum elektrischen Verbinden des ersten Sourcebereichs 49a und
des zweiten Sourcebereichs 50a vorhanden, und eine drit te
Verbindungsschicht (nicht dargestellt) ist zum elektrischen Verbinden
der ersten Gateelektrode 46 und des dritten Sourcebereichs 51a vorhanden.
Die erste und die zweite Isolierschicht 43a und 44a sind
vom Grabentyp.
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Bei
diesem dritten Ausführungsbeispiel
verfügen
der erste Transistor T1 sowie der zweite und dritte Transistor T2
und T3 über
identische Strukturen. Beim ersten und zweiten Ausführungsbeispiel
ist der Fremdstoffbereich 23 vom Leitungstyp des ersten Halbleitersubstrats 11a in
jeder Zelle ausgebildet, um die Vorspannung des ersten Halbleitersubstrats 11a einzustellen,
jedoch ist dieser Fremdstoffbereich beim dritten Ausführungsbeispiel
der Erfindung nicht vorhanden. Dagegen verfügt die Gateelektrode des ersten
Transistors T1 über
einen dielektrischen Gatefilm aus einem ferroelektrischen Material,
während die
Gateelektroden des zweiten und dritten Transistors T2 und T3 herkömmliche
Gateisolierfilme aufweisen.
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Nun
wird an Hand der Schnitte der 15a–15d ein Verfahren zum Herstellen eines Speichers
gemäß dem dritten
bevorzugten Ausführungsbeispiel
erläutert.
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Gemäß 15a wird ein Wannenbereich 42 von erstem
Leitungstyp bis in eine bestimmte Tiefe ausgehend von der Oberfläche des
Halbleitersubstrats 41 vom ersten Leitungstyp hergestellt.
Dann wird das Halbleitersubstrat 41 im Wannenbereich 42 geätzt, um
einen ersten und einen zweiten Graben 43 und 44 auszubilden.
Wie es in 15b dargestellt ist, wird in
diese Gräben 43 und 44 ein
Isoliermaterial eingefüllt,
um eine erste und eine zweite Isolierschicht 43a und 44a zu
bilden, die den Wannenbereich 42 in vertikaler Richtung
unterteilen. Wie es in 15c dargestellt
ist, wird auf dem Wannenbereich 42 zwischen der ersten
Isolierschicht 43a und der zweiten Isolierschicht 44a eine
erste Gateelek trode 46 hergestellt, wobei dazwischen ein
ferroelektrisches Material eingefügt wird, und auf durch die
erste und zweite Isolierschicht 43a und 44a unterteilten Wannenbereichen
werden zu beiden Seiten des Wannenbereichs 42, auf dem
die erste Gateelektrode 46 vorhanden ist, eine zweite und
eine dritte Gateelektrode 48a und 48b hergestellt,
wobei jeweils ein Gateisolierfilm 47 dazwischen eingefügt wird.
Wie es in 15d dargestellt ist, werden
die erste, zweite und dritte Gateelektrode 46, 48a und 48b als
Masken zum Implantieren von Fremdstoffionen verwendet, um im Wannenbereich 42 zu
beiden Seiten der ersten Gateelektrode 48b erste Source/Drain-Bereiche 49a/49b auszubilden.
Gleichzeitig werden im Wannenbereich 42 zu beiden Seiten
der zweiten und dritten Gateelektrode 48a und 48b auch
zweite und dritte Source/Drain-Bereiche 50a/50b sowie 51a/51b ausgebildet.
Dann wird eine erste Verbindungsschicht 52a hergestellt,
um eine Versorgungsspannung an den ersten Drainbereich 49b anzulegen,
und es wird eine zweite Verbindungsschicht 52b hergestellt,
um den ersten Sourcebereich 49a elektrisch mit dem zweiten
Sourcebereich 50a zu verbinden. Außerdem wird, was jedoch nicht
dargestellt ist, eine dritte Verbindungsschicht zum elektrischen
Verbinden der ersten Gateelektrode 46 mit dem dritten Sourcebereich 51a hergestellt.
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Wie
erläutert,
verfügen
der nichtflüchtige
ferroelektrische Speicher und das Verfahren zu seiner Herstellung über den
Vorteil, dass ein nicht zerstörender
Speicherzellenbetrieb eine Beeinträchtigung des ferroelektrischen
Materials verringern kann, das von übermäßigen Schaltvorgängen herrührt. Durch zusätzliches
Bereitstellen zweier NMOS-Transistoren kann die Betriebsspannung
gesenkt werden und die Betriebsgeschwindigkeit kann verbessert werden.