DE102005040557A1

DE102005040557A1 - Integrierte Speicherschaltung mit einem resistiven Speicherelement sowie ein Verfahren zur Herstellung einer solchen Speicherschaltung

Info

Publication number: DE102005040557A1
Application number: DE102005040557A
Authority: DE
Inventors: Heinz Hönigschmid
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2005-08-26
Filing date: 2005-08-26
Publication date: 2007-03-01

Abstract

Die Erfindung betrifft eine integrierte Speicherschaltung zum Speichern einer Information mit einer Speicherzelle, die ein Speicherelement mit einem ersten Anschluss zum Anschließen an eine Schreib/Leseeinheit und einem zweiten Anschluss zum Anschließen an ein Bezugspotential aufweist, und mit einer Potentialquelle, die das Bezugspotential für den zweiten Anschluss bereitstellt, wobei ein resistives Verbindungselement mit einem programmierbaren Widerstand vorgesehen ist, um die Potentialquelle mit dem zweiten Anschluss zu verbinden.

Description

Die Erfindung betrifft eine integrierte Speicherschaltung mit einem resistiven Speicherelement, insbesondere mit einem CBRAM-Element. Die Erfindung betrifft weiterhin ein Verfahren zur Herstellung einer solchen Speicherschaltung.

Neuartige integrierte Speicherschaltungen weisen resistive Speicherelemente auf, deren Widerstandswerte individuell programmierbar sind, wodurch eine Information gespeichert werden kann. Solche resistiven Speicherelemente können beispielsweise CBRAM-Speicherelemente (PMC-Speicherelemente; PMC – programmable metallization cell), Phasenwechsel-Speicherelemente und magnetoresistive Speicherelemente sein.

Ein solches resistives Speicherelement wird üblicherweise mit einem ersten Anschluss entweder unmittelbar oder über einen Auswahltransistor an eine Bitleitung gekoppelt und mit seinem zweiten Anschluss mit einem konstanten Bezugspotential verbunden. Bei mehreren Speicherelementen sind die jeweils zweiten Anschlüsse mit einer gemeinsamen Verbindungseinrichtung verbunden, auf der das Bezugspotential angelegt wird. Die gemeinsame Verbindungseinrichtung ist üblicherweise als flächige Schicht ausgebildet, die über den Speicherzellen aufgebracht ist und an die das Bezugspotential angelegt ist.

Eine solche integrierte Speicherschaltung weist üblicherweise in CMOS-Technologie oder in einer ähnlichen zur Integration von elektrischen Schaltungen geeigneten Technologie gefertigte Schaltungselemente an der Oberfläche eines Substrats auf, wie beispielsweise die Auswahltransistoren der Speicherzellen, eine Adressdecoderschaltung und andere für die Funktion der Speicherschaltung notwendigen Schaltungsteile auf.

Anschließend werden in strukturierter Weise mithilfe bekannter Maskierungs- und Abscheidungsverfahren Materialien zum Bilden der resistiven Speicherelemente aufgebracht. Da üblicherweise die zweiten Anschlüsse der resistiven Speicherelemente nur über die Oberfläche kontaktiert werden müssen, wird nun zum Herstellen der Verbindungseinrichtung eine Metalllage aufgebracht, die über Durchkontaktierungen durch eine isolierende Schicht die gemeinsame Verbindungseinrichtung mit dem Bezugspotential verbindet. Insbesondere das Herstellen der Durchkontaktierung erfordert Prozessschritte, die die Funktionsfähigkeit der resistiven Speicherelemente beeinträchtigen bzw. zerstören können. Insbesondere wird die Funktionsfähigkeit der resistiven Speicherelemente bei Anwenden eines Temperaturschrittes stark beeinträchtigt. Es besteht jedoch bislang keine geeignete Möglichkeit, die gemeinsame Verbindungseinrichtung der resistiven Speicherelemente mit einer Leiterstruktur, die zwischen den resistiven Speicherelementen und der Oberfläche des Substrats liegt, zu verbinden. Insbesondere wäre eine Durchkontaktierung durch die Ebene, in der die resistiven Speicherelemente vorgesehen sind, ebenfalls nur mit Prozessschritten zu realisieren, die die Funktionsfähigkeit der resistiven Speicherelemente nachträglich beeinträchtigen bzw. zerstören.

Es ist daher Aufgabe der vorliegenden Erfindung, eine integrierte Speicherschaltung zur Verfügung zu stellen, die ohne das Anwenden von Prozessschritten, die die bereits bestehenden resistiven Speicherelemente beeinträchtigen können, hergestellt werden kann. Es ist weiterhin Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung der integrierten Speicherschaltung zur Verfügung zu stellen, mit dem die Kontaktierung der gemeinsamen Verbindungseinrichtung in einfacher Weise vorgenommen werden kann.

Diese Aufgabe wird durch die integrierte Speicherschaltung nach Anspruch 1, das Verfahren zur Initialisierung der integ rierten Speicherschaltung nach Anspruch 17 sowie durch das Verfahren zur Herstellung der integrierten Speicherschaltung nach Anspruch 19 gelöst.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine integrierte Speicherschaltung zum Speichern einer Information vorgesehen. Die integrierte Speicherschaltung weist eine Speicherzelle auf, die ein Speicherelement mit einem ersten Anschluss zum Anschließen an eine Schreib-Lese-Einheit und einen zweiten Anschluss zum Anschließen an ein Bezugspotential aufweist. Ferner ist eine Potentialquelle vorgesehen, die das Bezugspotential für den zweiten Anschluss bereitstellt. Erfindungsgemäß ist ein resistives Verbindungselement mit einem programmierbaren Widerstand vorgesehen, um die Potentialquelle mit dem zweiten Anschluss zu verbinden. Insbesondere ist das Speicherelement als ein Element mit programmierbarem Widerstand ausgebildet, das je nach Programmierzustand einen hochohmigen Zustand oder einen niederohmigen Zustand aufweist.

Erfindungsgemäß ist also vorgesehen, dass bei einer integrierten Speicherschaltung mit einer Speicherzelle, bei der ein Speicherelement mit einem Bezugspotential verbunden werden muss, dieses Bezugspotential über ein programmierbares resistives Verbindungselement dem Speicherelement bereitgestellt werden kann.

Dies hat insbesondere den Vorteil, dass, wenn die Speicherelemente ebenfalls als programmierbare resistive Speicherelemente ausgeführt sind, eine zusätzliche Prozessierung zur Herstellung einer geeigneten Kontaktierung des zweiten Anschlusses des Speicherelementes nicht notwendig ist. Dadurch kann vermieden werden, dass das Speicherelement durch nachfolgende Prozessschritte, z. B. aufgrund der dort verwendeten Prozessmittel, Temperaturen, Drücke und Sonstiges in ihrer Funktionsweise beeinträchtigt werden.

Vorzugsweise ist das Verbindungselement gleichartig zu dem Speicherelement ausgebildet, wobei der zweite Anschluss des Speicherelementes und ein zweiter Anschluss des Verbindungselementes miteinander verbunden sind und wobei das Verbindungselement in einen niederohmigen Zustand versetzt ist. Auf diese Weise kann das Verbindungselement in gemeinsamen Prozessschritten mit dem Speicherelement hergestellt werden, so dass ein Herstellen des Verbindungselementes mit zusätzlichen Prozessschritten entfällt.

Vorzugsweise ist zumindest eines der Speicherelemente und der Verbindungselemente als magnetoresistives Element, als Phasenwechsel-Element oder als CBRAM-Element ausgebildet. Diese Elemente haben einen von einem Programmierzustand abhängigen elektrischen Widerstand und sind damit für die Verwendung als resistives Speicherelement geeignet.

Gemäß einer bevorzugten Ausführungsform sind das Speicherelement und das Verbindungselement in einer ersten Strukturlage auf einem Substrat hergestellt. Insbesondere kann der erste Anschluss des Speicherelementes mit einer Bitleitung koppelbar sein und die Potentialquelle über eine Leiterstruktur mit dem zweiten Anschluss verbunden sein, wobei die Bitleitung und die Leiterstruktur in einer zweiten Strukturlage ausgebildet sind, die zwischen der ersten Strukturlage und einer Oberfläche des Substrats angeordnet ist. Somit kann die Bitleitung und die Leiterstruktur zur Bereitstellung des Bezugspotentials ebenfalls gemeinsam mit denselben Prozessschritten ausgebildet sein.

Vorzugsweise ist das Speicherelement über einen an der Oberfläche des Substrats vorgesehenen Auswahltransistor mit der Bitleitung gekoppelt.

Alternativ kann das Verbindungselement über einen an der Oberfläche des Substrats vorgesehenen leitfähigen Bereich mit der Bitleitung gekoppelt sein, der insbesondere gleichartig zu einem Source-Bereich oder Drain-Bereich des Auswahltransistors ausgebildet ist. Der leitfähige Bereich kann daher als Dotierbereich in dem Substrat ausgebildet werden, so dass der leitfähige Bereich und die Dotiergebiete der Source- und Drain-Bereiche des Auswahltransistors mit denselben Prozessschritten hergestellt werden können.

Der erste Anschluss des Speicherelementes kann mit einem Leitungsbereich gekoppelt sein und die Potentialquelle über eine Leiterstruktur mit dem zweiten Anschluss verbunden sein, wobei der Leitungsbereich und die Leiterstruktur in einer zweiten Strukturlage ausgebildet sind. Insbesondere kann das Speicherelement über den Leitungsbereich über einen an der Oberfläche des Substrats vorgesehenen Auswahltransistor mit einer Bitleitung, die in einer dritten Strukturlage ausgebildet ist, koppelbar sein, wobei die dritte Strukturlage zwischen der zweiten Strukturlage und einer Oberfläche des Substrats angeordnet ist. Auf diese Weise kann ebenfalls eine Kontaktierung des zweiten Anschlusses des Speicherelementes mit der Leiterstruktur vorgesehen werden, ohne dass das Bezugspotential über einen leitfähigen Bereich an der Oberfläche des Substrats geführt werden muss. Insbesondere kann das Verbindungselement über die Leiterstruktur gekoppelt sein, ohne die dritte Strukturlage zu kreuzen.

Gemäß einer bevorzugten Ausführungsform der Erfindung sind mehrere Speicherzellen vorgesehen, wobei die zweiten Anschlüsse der jeweiligen Speicherelemente mit einer gemeinsamen Verbindungseinrichtung miteinander in Verbindung stehen. Ferner können mehrere Verbindungselemente vorgesehen sein, um das Bezugspotential an die gemeinsame Verbindungseinrichtung anzulegen. Insbesondere sind die mehreren Verbindungselemente mit der Verbindungseinrichtung an verschiedenen Positionen verbunden, so dass bei einem Stromfluss durch eines oder meh rere der Speicherelemente ein Spannungsabfall über einen Bereich der Verbindungseinrichtung, der größer ist als vorgegebener Wert, verhindert wird.

Gemäß einer bevorzugten Ausführungsform kann eine Initialisierungseinheit vorgesehen sein, die mit den ersten Anschlüssen der Verbindungselemente koppelbar ist, um in einem Initialisierungsvorgang die Verbindungselemente von einem ursprünglich hochohmigen Zustand in einen niederohmigen Zustand zu bringen. Eine solche Initialisierungseinheit ist insbesondere bei solchen resistiven Verbindungselementen notwendig, die nach der Herstellung zunächst hochohmig sind, so dass diese, um die zweiten Anschlüsse der Speicherelemente auf ein konstantes Bezugspotential zu legen, niederohmiger gemacht werden müssen.

Insbesondere kann die Initialisierungseinheit eine Auswahleinheit zum nacheinander Auswählen eines oder mehrerer der Verbindungselemente in einen hochohmigen Zustand zum Programmieren in einen niederohmigen Zustand und eine Programmiereinheit aufweisen, um jeweils ein von der Initialisierungseinheit bereitgestelltes Programmierpotential zwischen dem ersten Anschluss des einen oder der mehreren ausgewählten Verbindungselemente und dem ersten Anschluss der nicht ausgewählten Verbindungselemente anlegt, so dass zumindest das oder die ausgewählten Verbindungselemente in den niederohmigen Zustand programmiert werden. Dabei bilden die ausgewählten Verbindungselemente und die nicht ausgewählten Verbindungselemente über die gemeinsame Verbindungseinrichtung einen Spannungsteiler, bei dem das/die ausgewählten Verbindungselemente parallel zueinander geschaltet sind und in Reihe zu den parallel geschalteten nicht ausgewählten Verbindungselementen geschaltet sind. Da der Gesamtwiderstand des ausgewählten Verbindungselementes bzw. der zueinander parallel geschalteten ausgewählten Verbindungselemente so groß ist, dass bei Anlegen des Programmierpotentials eine Spannung über den ausgewählten Verbindungselementen angelegt ist, wer den die CBRAM-Elemente von dem hochohmigen in den niederohmigen Zustand programmiert.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zur Initialisierung einer integrierten Speicherschaltung mit mehreren Speicherelementen und mehreren Verbindungselementen vorgesehen, deren zweite Anschlüsse über eine gemeinsame Verbindungseinrichtung miteinander verbunden sind, wobei die Verbindungselemente als CBRAM-Elemente ausgebildet sind, wobei sich nach der Herstellung der integrierten Schaltung die Verbindungselemente jeweils in einem hochohmigen Zustand befinden. Um die integrierte Speicherschaltung zu initialisieren, werden eines oder mehrere der Verbindungselemente, die sich in einem hochohmigen Zustand befinden, zum Programmieren in einen niederohmigen Zustand ausgewählt und anschließend ein Programmierpotential zwischen den ersten Anschlüssen des einen oder der mehreren ausgewählten Verbindungselemente und den ersten Anschlüssen der nicht ausgewählten Verbindungselemente angelegt, um das oder die ausgewählten Verbindungselemente in den niederohmigen Zustand zu programmieren.

Durch das Anlegen eines Potentials über den Verbindungselementen wird erreicht, dass man diese in geeigneter Weise programmieren kann, so dass zumindest die ausgewählten Verbindungselemente in den niederohmigen Zustand gebracht werden. Damit ist es möglich, Verbindungselemente, die als programmierresistive Elemente ausgebildet sind und die nach ihrer Herstellung hochohmig sind, so in ihrem Widerstand zu verändern, dass ein niederohmiger Anschluss den zweiten Anschluss an das Bezugspotential gewährleistet.

Gemäß einer bevorzugten Ausführungsform der Erfindung können die Schritte des Auswählens des einen oder der mehreren der Verbindungselemente und des Anlegens des Programmierpotentials wiederholt werden, solange sich Verbindungselemente in einem hochohmigen Zustand befinden.

Vorzugsweise wird das Programmierpotential so gewählt, um einen Spannungsabfall zumindest über dem oder den ausgewählten Verbindungselementen zu bewirken, der ausreicht, um das Verbindungselement in den niederohmigen Zustand zu versetzen.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zur Herstellung einer integrierten Speicherschaltung mit einer Speicherzelle, die ein Speicherelement mit einem ersten Anschluss zum Anschließen an eine Schreib-Lese-Einheit und einem zweiten Anschluss zum Anschließen an ein Bezugspotential aufweist, vorgesehen. Das Verfahren umfasst die Schritte des Bereitstellens eines Substrats, des Herstellens einer oder mehrere Leiterlagen, um eine Bitleitung und eine davon isolierte Leitungsstruktur zu bilden, des Aufbringens eines Verbindungselementes mit einem programmierbaren Widerstand; des Aufbringens des Speicherelementes, so dass der erste Anschluss des Speicherelementes mit der Bitleitung koppelbar ist, wobei das Verbindungselement so aufgebracht wird, dass es mit der Leiterstruktur verbunden ist und dass der zweite Anschluss des Speicherelementes mit dem Bezugspotential über das Verbindungselement verbindbar ist.

Insbesondere kann vorgesehen sein, dass das Speicherelement als ein Element mit einem programmierbaren Widerstand ausgebildet wird, das je nach Programmierzustand einen hochohmigen Zustand oder einen niederohmigen Zustand aufweist. Vorzugsweise wird das Verbindungselement und das Speicherelement in einem gemeinsamen Herstellungsschritt in einer ersten Strukturlage auf dem Substrat ausgebildet.

Das erfindungsgemäße Verfahren hat den Vorteil, dass nach der Herstellung des Speicherelementes, das gemäß einer Ausführungsform ebenfalls als ein Element mit einem programmierbaren Widerstand ausgebildet sein kann, keine weiteren Prozessschritte notwendig sind, die die Funktionsweise der Speicher elemente aufgrund der dort verwendeten Prozessmittel, Temperaturen, Drücke usw. beeinträchtigen.

Vorzugsweise kann ein Verbindungselement nach dem Aufbringen in einem Programmschritt von einem hochohmigen Zustand in einem niederohmigen Zustand versetzt werden.

Es kann vorgesehen sein, dass die Bitleitung und die Leiterstruktur in einem gemeinsamen Herstellungsschritt in einer zweiten Strukturlage ausgebildet werden, die zwischen der ersten Strukturlage und einer Oberfläche des Substrats angeordnet sind. Insbesondere kann in dem Substrat ein Auswahltransistor vorgesehen werden, wobei das Speicherelement so aufgebracht wird, dass es über den Auswahltransistor mit der Bitleitung koppelbar ist.

Gemäß einer bevorzugten Ausführungsform kann insbesondere bei der Herstellung des Auswahltransistors gleichzeitig ein leitfähiger Bereich in der Oberfläche des Substrats vorgesehen werden, wobei das Verbindungselement und die Leiterstruktur über den leitfähigen Bereich miteinander gekoppelt werden.

Gemäß einer alternativen Ausführungsform kann beim Herstellen der Leiterlagen ein Leitungsbereich vorgesehen werden, auf den das Speicherelement aufgebracht wird, so dass ein erster Anschluss mit dem Leitungsbereich verbunden wird und dass eine Leiterstruktur vorgesehen wird, um das Bezugspotential über die Leiterstruktur mit dem zweiten Anschluss zu verbinden, wobei der Leitungsbereich und die Leiterstruktur in einer zweiten Strukturlage ausgebildet werden.

Gemäß einer bevorzugten Ausführungsform der Erfindung kann in dem Substrat ein Auswahltransistor vorgesehen werden, wobei das Speicherelement so angeordnet wird, dass es über den Auswahltransistor mit einer Bitleitung koppelbar ist, die in einer dritten Strukturlage ausgebildet wird, wobei die dritte Strukturlage zwischen der zweiten Strukturlage und einer O berfläche des Substrats angeordnet ist. Vorzugsweise wird das Verbindungselement so angeordnet, dass es mit der Leiterstruktur verbunden ist, ohne dass die dritte Strukturlage gekreuzt wird.

Gemäß einer weiteren Ausführungsform können mehrere Speicherzellen vorgesehen werden, deren jeweilige Speicherelemente mit ihren zweiten Anschlüssen miteinander in Verbindung stehen. Weiterhin können mehrere Verbindungselemente vorgesehen werden, um das Bezugspotential mit den zweiten Anschlüssen der Speicherelemente zu verbinden. Insbesondere kann eine leitende Verbindungseinrichtung vorgesehen werden, über die die zweiten Anschlüsse der Speicherelemente miteinander verbunden werden, wobei die mehreren Verbindungselemente mit der Verbindungseinrichtung an verschiedenen Position verbunden werden, so dass bei einem Stromfluss durch eines oder mehrere der Speicherelemente ein Spannungsabfall über einen Bereich der Verbindungseinrichtung, der größer ist als ein vorgegebener Wert, verhindert wird.

Mit Hilfe eines Initialisierungsvorgangs können die Verbindungselemente von einem hochohmigen Zustand in einen niederohmigen Zustand gebracht werden. Der Initialisierungsvorgang kann die Schritte aufweisen: Auswählen eines oder mehrer Verbindungselemente, die sich in einem hochohmigen Zustand befinden, zum Programmieren in einen niederohmigen Zustand und Anlegen eines Programmierpotentials zwischen den ersten Anschluss des einen oder den mehreren ausgewählten Verbindungselementen und dem ersten Anschluss der nicht ausgewählten Verbindungselemente, um das oder die ausgewählten Verbindungselemente in den niederohmigen Zustand zu programmieren. Vorzugsweise werden diese Schritte solange wiederholt, bis jedes der Verbindungselemente sich in einem niederohmigen Zustand befindet.

Bevorzugte Ausführungsformen der Erfindungen werden nachfolgend anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
1 ein Schaltbild für eine Speicherzelle mit einem programmierbaren resistiven Speicherelement;
2 ein U-I-Kennlinie eines resistiven CBRAM-Speicherelementes;
3 ein Querschnitt durch ein Substrat mit einer integrierten Speicherschaltung zur Realisierung einer Speicheranordnung gemäß dem Stand der Technik;
4 einen Querschnitt durch ein Substrat mit einer integrierten Speicherschaltung gemäß einer ersten Ausführungsform der Erfindung;
5 einen Querschnitt durch ein Substrat einer integrierten Speicherschaltung gemäß einer weiteren Ausführungsform der Erfindung;
6 eine schematische Draufsicht auf die Speicherzellenanordnung einer integrierten Speicherschaltung bei der den Speicherzellen das Bezugspotential über eine Verbindungsplatte bereitgestellt wird;
7 ein Schaltbild eines Ausschnittes aus der integrierten Speicherschaltung, das eine Initialisierungseinheit zeigt, mit der die Verbindungselemente von einem hochohmigen in einen niederohmigen Zustand gebracht werden können.
In 1 ist schematisch ein Schaltbild für eine Speicherzelle 1 mit einem programmierbaren resistiven Speicherelement 2 dargestellt, das über einen Auswahltransistor 3 mit einer Bitleitung BL verbunden ist. Der Auswahltransistor 3, vor zugsweise ein Feldeffekttransistor, ist dabei mit einem ersten Anschluss mit der Bitleitung BL und mit einem zweiten Anschluss mit einem ersten Anschluss des resistiven Speicherelementes 2 verbunden. Ein zweiter Anschluss des resistiven Speicherelementes ist mit einem Bezugspotential V_B verbunden. Ein Steueranschluss des Auswahltransistors 3 ist über eine Wortleitung WL ansteuerbar. Das Bezugspotential V_B wird üblicherweise in integrierten Speicherschaltungen über eine Verbindungsplatte allen Speicherzellen eines Speicherzellenfeldes bereitgestellt. Das Bezugspotential wird von einer nicht gezeigten Potentialquelle, die innerhalb oder außerhalb der Speicherschaltung vorgesehen sein kann, geliefert.
Das resistive Speicherelement 3 ist im allgemeinen ein Element mit veränderlichem Widerstand, der abhängig von einem Programmierzustand hochohmig oder niederohmig ist. Beispiele für ein solches resistives Speicherelement sind ein magnetoresistives Speicherelement, ein CBRAM-Element (PMC-Element) und ein Phasenwechsel-Element. Bei einem magnetoresistiven Element hängt der Widerstand des Speicherelementes von der Magnetisierungrichtung zweier benachbarter magnetisierbarer Materialien ab. Die Materialien werden entweder gleichgerichtet oder entgegengesetzt gerichtet magnetisiert, um verschiedene Widerstandswerte des Speicherelementes zu realisieren. Bei einem Phasenwechselelement hängt der Widerstand von einem Phasenzustand des Widerstandsmaterials ab, der unterschiedlich ist, je nach dem, ob bei einer Programmierung das Widerstandsmaterial nach einer Aufheizung schnell oder langsam abgekühlt wird. Bei einem CBRAM-Element hängt der elektrische Widerstandswert von dem Ausbilden eines leitfähigen Pfades in einem Festkörperelektrolytmaterial (Chalcogenid) ab, der durch Anlegen eines elektrischen Feldes verstärkt oder zurückgebildet werden kann, wodurch sich der Widerstand des CBRAM-Speicherelementes ändert.
Eine CBRAM-Speicherzelle wird mit einem Datum beschrieben, indem zunächst der Auswahltransistor durch Aktivieren der Wortleitung WL geschlossen wird und ein entsprechendes Schreib- oder Auslesepotential auf die Bitleitung gelegt wird, so dass über dem CBRAM-Speicherelement eine entsprechende Schreibspannung oder Auslesespannung abfällt.
Im Folgenden wird die Erfindung am Beispiel von CBRAM-Speicherelementen beschrieben, die stellvertretend für alle anderen programmierbaren resistiven Speicherelemente stehen.
Wie in 2 gezeigt, weist ein CBRAM-Speicherelement eine U-I-Kennlinie mit einer Hysterese auf, wobei bei Anliegen einer Spannung über einem ersten Schwellwert U₁ die CBRAM-Speicherzelle mit einem ersten Zustand beschrieben, bei Anliegen einer negativen Spannung U₀ die CBRAM-Speicherzelle mit einem zweiten Zustand beschrieben werden kann und wobei bei Anlegen einer Lesespannung, die in einem bestimmten Spannungsbereich, in dem die Hysterese ausgeprägt ist, definiert ist, die CBRAM-Speicherzellen ausgelesen werden kann, ohne die darin gespeicherte Information zu beeinflussen.
Üblicherweise werden in einer Speicherfeldanordnung von mehreren Speicherzellen, wie sie in 1 gezeigt sind, die zweiten Anschlüsse der Speicherelemente miteinander über die Verbindungseinrichtung, vorzugsweise eine flächige leitende Schicht verbunden, so dass alle Speicherzellen mit einem gleichen Bezugspotential verbunden sind, so dass die mehreren Speicherzellen mit im Wesentlichen denselben Bitleitungspotentialen ausgelesen oder beschrieben werden können.
In 3 ist ein Querschnitt durch eine Speicherzellenanordnung einer integrierten Speicherschaltung mit CBRAM-Speicherelementen dargestellt. Man erkennt zwei benachbarte Speicherzellen 10, die jeweils ein CBRAM-Speicherelement 11 und einen Auswahltransistor 12 aufweisen.
Im Einzelnen sind in einer Oberfläche eines Substrats 13 mithilfe eines geeigneten Dotierprozesses Dotierbereiche 14 ein bracht, zwischen denen sich jeweils ein Kanalbereich 15 befindet, über den, z. B. mit einem Gate-Oxid (nicht gezeigt) isoliert, eine Wortleitung 16 verläuft. Der Auswahltransistor 12 ist in geeigneter Weise von einer darüber liegenden ersten Metallisierungslage M0 isoliert, in der die Bitleitung 17 strukturiert ist. Einer der Diffusionsbereiche 14, im gezeigten Ausführungsbeispiel der Mittlere, steht über eine Durchkontaktierung 18 (CA, CB) mit der Bitleitung 17 in Verbindung. Die jeweils anderen Diffusionsbereiche 14, die über den Kanalbereich 15 mit dem mittleren Diffusionsbereich 14 in Verbindung stehen, sind über eine geeignete Durchkontaktierung 23 (CN, CC) mit dem CBRAM-Speicherelement verbunden, ohne dass ein elektrischer Kontakt zur Bitleitung 17 entsteht. Die Durchkontaktierung 23 von dem Dotierbereich 14 zum ersten Anschlussbereich 19 der CBRAM-Speicherelemente erfolgt so, dass kein elektrischer Kontakt zur Bitleitung besteht, d. h. bezüglich der Darstellungsebene vor oder hinter dem Verlauf der Bitleitung. Weiterhin verlaufen die Wortleitungen im Wesentlichen senkrecht zur Darstellungsebene.
Die CBRAM-Speicherelemente 11 weisen jeweils einen ersten Anschlussbereich 19 auf, der z. B. als Ionenquelle für das Festkörperelektrolytmaterial in einem Elektrolytbereich 20 dient. Über dem Elektrolytbereich 20 (bezüglich der Substratoberfläche) ist die Verbindungsplatte 21 im Wesentlichen als zusammenhängende leitfähige Schicht ausgebildet, die als zweite Elektrode für die CBRAM-Speicherelemente dient. Der erste Anschlussbereich 19 enthält vorzugsweise Silber und der Festkörperelektrolyt vorzugsweise Germanium-Selenid, so dass bei Anliegen eines elektrischen Feldes Silberionen in den Festkörperelektrolyten hineindiffundieren bzw. bei umgekehrtem elektrischem Feld herausgedrängt werden. Auch andere Materialsysteme für die Elektrode und den Festkörperelektrolyten sind denkbar die geeignet sind, ein CBRAM-Speicherelement zu bilden.
Die Kontaktierung der Verbindungsplatte 21 erfolgt im Stand der Technik über eine zweite Metallisierungslage M1, die als Potentialquelle über eine Durchkontaktierung 22 die Verbindungsplatte 21 mit dem Bezugspotential versorgt.
Bei der Verwendung von herkömmlichen Prozesstechnologien, z. B. auf Basis des Substratmaterials Silizium, wie z. B. das Aufbringen einer Metallisierungslage, das Herstellen von Durchkontaktierungen und weitere nachfolgende Prozessschritte können die dort verwendeten Prozessmittel, Temperaturen, Drücke und andere Prozessbedingungen, dazu führen, dass die Funktionsfähigkeit der bereits gebildeten CBRAM-Speicherelemente 11 beeinträchtigt bzw. zerstört werden können. Insbesondere der Temperaturschritt der beispielsweise zur Bildung der Durchkontaktierung notwendig ist, bewirkt, dass sich die Silberionen in dem Festkörperelektrolyten beim oben genannten Materialsystem zu einer ternären Verbindung mit Germanium und Selen verbinden und damit die gewünschte Programmierbarkeit zerstören. Auch die Durchführung einer Durchkontaktierung durch die Verbindungsplatte und die Lage, in der die Speicherelemente angeordnet sind, in Richtung der Substratoberfläche würde einen solchen Temperaturschritt erfordern, der die Funktionsfähigkeit der CBRAM-Speicherelemente beeinträchtigt.
In 4 ist ein Querschnitt durch ein Speicherzellenfeld einer integrierten Speicherschaltung gemäß einer ersten Ausführungsform der Erfindung gezeigt. Gleiche Bezugszeichen kennzeichnen Elemente gleicher oder vergleichbarer Funktion. Die Ausführungsform der 4 zeigt die beiden Speicherzellen, wie bereits mit Bezug auf den Stand der Technik in 3 erläutert. Lediglich die Kontaktierung mit der zweiten Metallisierungslage oberhalb der Verbindungsplatte, deren Herstellung aufgrund der Prozessbedingungen für die CBRAM-Speicherelemente unverträglich ist, sind nicht vorhanden. Stattdessen ist die Kontaktierung der Verbindungsplatte 21 durch ein Verbindungselement 25 vorgesehen, das gleichartig zu den CBRAM-Speicherelementen ausgebildet ist und vorzugsweise mit denselben Prozessschritten hergestellt wird. Das Verbindungselement 25 ist wie die Speicherelemente 11 über eine geeignete weitere Durchkontaktierung 29 mit einem leitfähigen Bereich 26 verbunden, der als Dotierbereich in der Oberfläche des Substrats vorgesehen ist und über eine weitere Durchkontaktierung 27 mit einer Leiterstruktur 28 verbunden ist, die in derselben Metallisierungslage wie die Bitleitung BL, die erste Metallisierungslage M0, ausgebildet ist. Der leitfähige Bereich 26 kann mit denselben Prozessschritten hergestellt werden, wie die Dotierbereiche 14. Die weitere Durchkontaktierung 29 zwischen dem leitfähigen Bereich 26 und dem Verbindungselement 25 kann mit denselben Prozessschritten hergestellt werden, wie die Durchkontaktierung 23 zwischen den Dotierbereichen 14 und den ersten Anschlussbereichen 19 der CBRAM-Speicherelemente 11.
Durch die Verwendung eines Verbindungselementes 25, das gleichartig zu den CBRAM-Speicherelementen 11 ausgebildet ist, lässt sich auf einfache Weise das Bezugspotential an die Verbindungsplatte 21 anlegen, ohne dass nach dem Aufbringen der Verbindungsplatte 21 eine weitere Metallisierungslage hergestellt oder ein weiterer mit den CBRAM-Speicherelementen unverträglicher Prozessschritt durchgeführt werden muss. Im Wesentlichen lässt sich das Verbinden der Verbindungsplatte 21 mit einer in der ersten Metallisierungslage M0 bereitgestellten von der Bitleitung BL isolierten Leiterstruktur 28 durchführen, indem die bereits zur Herstellung der CBRAM-Speicherzellen notwendigen Prozessschritte zur Bildung einer Durchkontaktierung und des leitfähigen Bereichs verwendet werden können, so dass die Anzahl der zusätzlichen Schritte zur Realisierung der Verbindung zwischen der Verbindungsplatte und der Leiterstruktur reduziert werden kann. Die Leiterstruktur 28 dient dabei als Potentialquelle bzw. als Zuleitung zu einer Potentialquelle (nicht gezeigt).
In 5 ist ein Querschnitt durch eine integrierte Speicherschaltung gemäß einer weiteren Ausführungsform der Erfindung dargestellt. Die integrierte Speicherschaltung der 5 unterscheidet sich von der Speicherschaltung der 4 dadurch, dass eine dritte Metallisierungslage M2 zwischen der ersten Metallisierungslage M0 und der Strukturlage, in der die CBRAM-Speicherelemente 11 und das Verbindungselement 25 ausgebildet sind, vorgesehen sind. Die dritte Metallisierungslage M2 ist so strukturiert, dass sie unmittelbar mit dem ersten Anschlussbereich 19 der CBRAM-Speicherelemente 11 und über die Durchkontaktierung 23 mit den entsprechend zugeordneten Dotierbereichen 14 in Verbindung steht. Weiterhin ist eine Leitungsstruktur 30 in der dritten Metallisierungslage M2 vorgesehen, die mit dem ersten Anschlussbereich 19 des Verbindungselementes 25 direkt verbunden ist und dazu dient, das Bezugspotential für die Verbindungsplatte 21 bereitzustellen. In diesem Fall ist vorteilhaft, dass das Bereitstellen des Bezugspotentials nicht über den leitfähigen Bereich 26 in dem Substrat 13 durchgeführt werden muss, sondern unmittelbar von einer Leiterstruktur 31 der dritten Metallisierungslage M2 über das Verbindungselement zur Verbindungsplatte 21, so dass der Anschluss der Verbindungsplatte niederohmiger realisiert werden kann.
Die erfindungsgemäßen integrierten Speicherschaltungen werden im Wesentlichen mit herkömmlichen Prozessschritten hergestellt, wobei zunächst die Dotierbereiche 14, 26 in dem Substrat und anschließend die Strukturen, die zur Bildung der Auswahltransistoren 12 notwendig sind, gebildet werden. Anschließend werden entsprechende Durchkontaktierungen 18, 23, 29 und eine gewünschte Anzahl von Metallisierungslagen M0, M1, M2 (auch mehr als zwei) vorgesehen, um eine ausreichende Verdrahtung der Speicherzellen und der Peripherie-Elektronik zu gewährleisten. Erst anschließend werden die Prozessschritte zum Aufbringen der CBRAM-Speicherelemente 11 bzw. des Verbindungselementes 25 durchgeführt, so dass zumindest an den Stellen der CBRAM-Speicherelemente 11 und des Verbindungsele mentes 25 der Festkörperelektrolyt aufgebracht ist. Darauf wird eine leitfähige Schicht, vorzugsweise eine Metallschicht abgeschieden, die die Verbindungsplatte 21 bildet. Dadurch wird im Wesentlichen erreicht, dass alle Prozessschritte, bei denen die Prozessmittel, Temperaturen, Drücke usw. notwendig sind, die für die Funktionsfähigkeit der Speicherelemente schädlich sind, vor dem Bilden der Speicherelemente durchgeführt werden.
In 6 ist eine schematische Draufsicht auf die Verbindungsplatte über dem Speicherzellenfeld gezeigt, das mit mehreren Verbindungselementen 25 mit dem Bezugspotential verbunden ist. Insbesondere im Fall von CBRAM-Elementen, die als Verbindungselemente 25 vorgesehen werden, sind diese nach ihrer Herstellung üblicherweise hochohmig, d. h. ca. 10⁸Ω, d. h. in dem Festkörperelektrolyten ist im Wesentlichen kein leitfähiger Pfad ausgebildet. Damit von und auf die Verbindungsplatte 21 ein ausreichender Strom beim Beschreiben oder Auslesen der Speicherzellen fließen kann, muss das Bezugspotential über einen möglichst niedrigen Widerstand mit der Verbindungsplatte 21 verbunden sein. Dazu ist es notwendig, die Verbindungselemente 25 in einen niederohmigen Zustand zu versetzen. Dies erfolgt in einem Initialisierungsvorgang, der in einer bevorzugten Ausführungsform durch eine Initialisierungseinheit 40 durchgeführt wird. Die Initialisierungseinheit 40 ist mit den Leiterstrukturen 30 verbunden, die mit den Verbindungselementen 25 gekoppelt sind. Die Initialisierungseinheit 40 führt einen Initialisierungsvorgang durch, bei dem zunächst eine Auswahleinheit 41 eines der Verbindungselemente 25 auswählt und zwischen dem ersten Anschlussbereich 19 des ausgewählten Verbindungselementes 25 und den ersten Anschlussbereichen 19 der nicht ausgewählten Verbindungselemente 25 eine Programmierspannung anlegt, so dass das ausgewählte Verbindungselement von dem hochohmigen in den niederohmigen Zustand gebracht wird. Das Anlegen der Programmierspannung erfolgt durch eine Programmiereinheit 42.
In 7 ist dargestellt, wie bei einem beispielhaften Initialisierungsvorgang die Spannungsverhältnisse beim Programmieren eines ersten der Verbindungselemente sind. Ein erstes Verbindungselement ist ausgewählt und über die Verbindungsplatte mit den übrigen nicht ausgewählten Verbindungselementen verbunden. Das Programmierpotential wird zwischen dem ersten Anschluss des ersten Verbindungselementes und dem ersten Anschluss der nicht ausgewählten Verbindungselemente 25 angelegt, wobei durch die Parallelschaltung der nicht ausgewählten Verbindungselemente der Gesamtwiderstand der nicht ausgewählten Verbindungselemente deutlich geringer ist als der Widerstand des ausgewählten Verbindungselementes 25. Da das ausgewählte Verbindungselement 25 und die nicht ausgewählten Verbindungselemente 25 als Spannungsteiler geschaltet sind, fällt über dem ausgewählten Verbindungselement eine höhere Spannung ab als über die nicht ausgewählten Verbindungselemente 25. Die Programmierspannung ist so gewählt, dass die über dem ausgewählten Verbindungselement abfallende Spannung ausreichend groß ist, um das ausgewählte Verbindungselement von dem hochohmigen in den niederohmigen Zustand zu bringen. Der Spannungsabfall über den nicht ausgewählten Verbindungselementen reicht dagegen nicht aus, diese in den niederohmigen Zustand zu bringen. Selbstverständlich ist es auch möglich, zur Beschleunigung des Initialisierungsvorgangs mehr als eines der Verbindungselemente auszuwählen, wobei jedoch darauf zu achten ist, dass der Spannungsabfall über den ausgewählten Verbindungselementen 25 ausreichend groß ist, um ihren Programmierzustand von dem hochohmigen zu dem niederohmigen Zustand zu verändern. Dies wird erreicht, indem die Anzahl der ausgewählten Verbindungselemente 25 so gewählt wird, dass ihr Gesamtwiderstand deutlich größer ist, als der Gesamtwiderstand der nicht ausgewählten Verbindungselemente 25, vorzugsweise um den Faktor 2 oder mehr. Dieses Verfahren wird vorzugsweise solange ausgeführt, bis jedes der Verbindungselemente von dem hochohmigen in den niederohmigen Zustand gebracht worden ist. Es kann weiterhin möglich sein, dass die Initialisierungseinheit eine ausreichend hohe Programmier spannung bereitstellt, wobei eine Anzahl von Verbindungselementen ausgewählt werden, so dass beim Anlegen der Programmierspannung über jedes der Verbindungselemente eine gleiche Spannung abfällt, die ausreichend hoch ist, um jedes der Verbindungselemente im Wesentlichen gleichzeitig von dem hochohmigen in den niederohmigen Zustand zu bringen.

1: Speicherzelle
2: Speicherelement
3: Auswahltransistor
10: Speicherzellen
11: CBRAM-Speicherelement
12: Auswahltransistor
13: Substrat
14: Dotierbereiche
15: Kanalbereich
16: Wortleitung
17: Bitleitung
18: Durchkontaktierung
19: erster Anschlussbereich
20: Elektrolytbereich
21: Verbindungsplatte
22: Durchkontaktierung
23: Durchkontaktierung
25: Verbindungselement
26: leitfähiger Bereich
27: Durchkontaktierung
28: Leiterstruktur
29: weitere Durchkontaktierung
30: Leitungsstruktur
31: Leiterstruktur
40: Initialisierungseinheit
41: Auswahleinheit
42: Programmiereinheit

Claims

Integrierte Speicherschaltung zum Speichern einer Information mit einer Speicherzelle (10), die ein Speicherelement (11) mit einem ersten Anschluss zum Anschließen an eine Schreib/Leseeinheit und einem zweiten Anschluss zum Anschließen an ein Bezugspotential aufweist, und mit einer Potentialquelle, die das Bezugspotential für den zweiten Anschluss bereitstellt, dadurch gekennzeichnet, dass ein resistives Verbindungselement (25) mit einem programmierbaren Widerstand vorgesehen ist, um das Bezugspotential mit dem zweiten Anschluss zu verbinden.
Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, dass das Speicherelement (11) als ein Element mit programmierbarem Widerstand ausgebildet ist, das je nach Programmierzustand einen hochohmigen Zustand oder einen niederohmigen Zustand aufweist.
Speicherschaltung nach Anspruch 2, dadurch gekennzeichnet, dass das Verbindungselement (25) gleichartig zu dem Speicherelement (11) ausgebildet ist, wobei der zweite Anschluss des Speicherelements (11) und ein zweiter Anschluss des Verbindungselements (25) miteinander verbunden sind, und, wobei das Verbindungselement (25) in einen niederohmigen Zustand versetzt ist.
Speicherschaltung nach Anspruch 3, dadurch gekennzeichnet, dass das Speicherelement (11) und das Verbindungselement (25) als magnetoresitives Element, als Phasenwechsel-Element oder als CBRAM-Element ausgebildet ist.
Speicherschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Speicherelement (11) und das Verbindungselement (25) in einer ersten Strukturla ge auf einem Substrat (13) hergestellt sind.
Speicherschaltung nach Anspruch 5, dadurch gekennzeichnet, dass der erste Anschluss des Speicherelementes (11) mit einer Bitleitung (17) koppelbar ist und dass das Bezugspotential über eine Leiterstruktur (28) mit dem zweiten Anschluss verbunden ist, wobei die Bitleitung (17) und die Leiterstruktur (28) in einer zweiten Strukturlage ausgebildet sind, die zwischen der ersten Strukturlage und einer Oberfläche des Substrats (13) angeordnet ist.
Speicherschaltung nach Anspruch 6, dadurch gekennzeichnet, dass das Speicherelement (11) über einen an der Oberfläche des Substrats vorgesehenen Auswahltransistor mit der Bitleitung gekoppelt ist.
Speicherschaltung nach Anspruch 7, dadurch gekennzeichnet, dass das Verbindungselement (25) über einen an der Oberfläche des Substrats (13) vorgesehenen leitfähigen Bereich mit einer Bitleitung (17) gekoppelt, der insbesondere gleichartig zu einem Sourcebereich oder Drainbereich des Auswahltransistors (12) ausgebildet ist.
Speicherschaltung nach Anspruch 5, dadurch gekennzeichnet, dass der erste Anschluss des Speicherelementes (11) mit einem Leitungsbereich (30) gekoppelt ist und dass das Bezugspotential über eine Leiterstruktur (31) mit dem zweiten Anschluss verbunden ist, wobei der Leitungsbereich (30) und die Leiterstruktur (21) in einer zweiten Strukturlage ausgebildet sind.
Speicherschaltung nach Anspruch 9, dadurch gekennzeichnet, dass das Speicherelement (11) über den Leitungsbereich (30) über einen an der Oberfläche des Substrats vorgesehenen Auswahltransistor (12) mit einer Bitleitung (17), die in einer dritten Strukturlage ausgebil det ist, koppelbar ist, wobei die dritte Strukturlage zwischen der zweiten Strukturlage und einer Oberfläche des Substrats (13) angeordnet ist.
Speicherschaltung nach Anspruch 10, dadurch gekennzeichnet, dass das Verbindungselement (25) über die Leiterstruktur (31) gekoppelt ist, ohne die dritte Strukturlage zu kreuzen.
Speicherschaltung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass mehrere Speicherzellen (10) vorgesehen sind, wobei die zweiten Anschlüsse der jeweiligen Speicherelemente (11) mit einer gemeinsamen leitenden Verbindungseinrichtung (21) miteinander in Verbindung stehen.
Speicherschaltung nach Anspruch 12, dadurch gekennzeichnet, dass mehrere Verbindungselemente (25) vorgesehen sind, um das Bezugspotential an die gemeinsame Verbindungseinrichtung (21) anzulegen.
Speicherschaltung nach Anspruch 13, dadurch gekennzeichnet, dass die die mehreren Verbindungselemente (25) mit der Verbindungseinrichtung (21) an verschiedenen Positionen verbunden sind, so dass bei einem Stromfluss durch eines oder mehrere der Speicherelemente (11) ein Spannungsabfall über einen Bereich der Verbindungseinrichtung (21), der größer ist als ein vorgegebener Wert, verhindert wird.
Speicherschaltung nach Anspruch 14, dadurch gekennzeichnet, dass die Verbindungselemente (25) als anfänglich hochohmige CBRAM-Elemente ausgebildet sind, und, dass eine Initialisierungseinheit (40) vorgesehen ist, die mit den ersten Anschlüssen der Verbindungselemente (25) koppelbar ist, um in einem Initialisierungsvorgang die Verbindungselemente (25) von einem ursprünglich hochohmigen Zustand in einen niederohmigen Zustand zu bringen.
Speicherschaltung nach Anspruch 15, dadurch gekennzeichnet, dass die Initialisierungseinheit (40) eine Auswahleinheit (41) zum nacheinander Auswählen eines oder mehrerer der Verbindungselemente (25) in einem hochohmigen Zustand zum Programmieren in einen niederohmigen Zustand, und eine Programmiereinheit (42) aufweist, um jeweils ein Programmierpotential zwischen dem ersten Anschluss des einen oder der mehreren ausgewählten Verbindungselemente (25) und dem ersten Anschluss der nicht ausgewählten Verbindungselemente (25) anlegt, so dass das oder die ausgewählten Verbindungselemente (25) in den niederohmigen Zustand programmiert werden.
Verfahren zur Initialisierung einer integrierten Speicherschaltung nach Anspruch 13 oder 14 mit mehreren Verbindungselementen, wobei die Verbindungselemente als CBRAM-Elemente ausgebildet sind, die sich nach der Herstellung der integrierten Schaltung jeweils in einem hochohmigen Zustand befinden, mit folgenden Schritten: a) Auswählen eines oder mehrerer der Verbindungselemente (25), die sich in einem hochohmigen Zustand befinden, zum Programmieren in einen niederohmigen Zustand; b) Anlegen eines Programmierpotentials zwischen dem ersten Anschluss des einen oder der mehreren ausgewählten Verbindungselemente (25) und dem ersten Anschluss der nicht ausgewählten Verbindungselemente (25), um zumindest das oder die ausgewählten Verbindungselemente (25) in den niederohmigen Zustand zu programmieren.
Verfahren nach Anspruch 17, wobei die Schritte a) und b) wiederholt werden, solange sich Verbindungselemente (25) in einem hochohmigen Zustand befinden.
Verfahren nach Anspruch 17 oder 18, wobei das Programmierpotential so gewählt wird, um einen Spannungsabfall zumindest über dem oder den ausgewählten Verbindungselementen (25) zu bewirken, der ausreicht, um das Verbindungselement in den niederohmigen Zustand zu versetzen.
Verfahren zur Herstellung einer integrierten Speicherschaltung mit einer Speicherzelle, die ein Speicherelement (11) mit einem ersten Anschluss zum Anschließen an eine Schreib/Leseeinheit und einem zweiten Anschluss zum Anschließen an ein Bezugspotential aufweist, mit folgenden Schritten: – Bereitstellen eines Substrats; – Herstellen einer oder mehrerer Leiterlagen, um eine Bitleitung (17) und eine davon isolierte Leiterstruktur (28) zu bilden; – Aufbringen eines Verbindungselementes (25) mit einem programmierbaren Widerstand; – Aufbringen des Speicherbauelementes, so dass der erste Anschluss des Speicherelementes (11) mit der Bitleitung (17) koppelbar ist, wobei das Verbindungselement (25) so aufgebracht wird, so dass es mit der Leiterstruktur (28) so verbunden ist, dass der zweite Anschluss des Speicherelementes (11) mit dem Bezugspotential über das Verbindungselement (25) verbindbar ist.
Verfahren nach Anspruch 19, wobei das Speicherelement (11) als ein Element mit einem programmierbaren Widerstand ausgebildet wird, das je nach Programmierzustand einen hochohmigen Zustand oder einen niederohmigen Zustand aufweist.
Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass das Verbindungselement (25) und das Speicherele ment (11) in einem gemeinsamen Herstellungsschritt in einer ersten Strukturlage auf dem Substrat (13) ausgebildet werden.
Verfahren nach einem der Ansprüche 19 bis 21, dadurch gekennzeichnet, dass das Verbindungselement (25) in einem Programmierschritt in einen niederohmigen Zustand versetzt wird.
Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass die Bitleitung (17) und die Leiterstruktur (28) in einem gemeinsamen Herstellungsschritt in einer zweiten Strukturlage ausgebildet werden, die zwischen der ersten Strukturlage und einer Oberfläche des Substrats (13) angeordnet ist.
Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass in dem Substrat (13) ein Auswahltransistor (12) vorgesehen wird, wobei das Speicherelement (11) so aufgebracht wird, dass es über den Auswahltransistor (12) mit der Bitleitung (17) koppelbar ist.
Verfahren nach Anspruch 23 oder 24, dadurch gekennzeichnet, dass insbesondere bei der Herstellung des Auswahltransistors (25) ein leitfähiger Bereich (26) in der Oberfläche des Substrats vorgesehen wird, wobei das Verbindungselement (25) und die Leiterstruktur (28) über den leitfähigen Bereich (26) miteinander gekoppelt werden.
Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass beim Herstellen der Leiterlagen ein Leitungsbereich (30) vorgesehen wird, auf den das Speicherelement (11) aufgebracht wird, so dass sein erster Anschluss mit dem Leitungsbereich (30) verbunden wird und dass eine Leiterstruktur (31) vorgesehen wird, um das Bezugspotential über die Leiterstruktur (31) mit dem zweiten Anschluss zu verbinden, wobei der Leitungsbereich (30) und die Leiterstruktur (31) in einer zweiten Strukturlage ausgebildet werden.
Verfahren nach Anspruch 26, gekennzeichnet durch die weiteren Schritte: – Vorsehen eines Auswahltransistor (12) in dem Substrat (13), – Herstellen einer Bitleitung (17) in einer dritten Strukturlage wobei die dritte Strukturlage zwischen der zweiten Strukturlage und einer Oberfläche des Substrats angeordnet ist; – Anordnen des Speicherelementes (11) so, dass es über den Auswahltransistor (12) mit der Bitleitung (17) koppelbar ist.
Verfahren nach Anspruch 27, dadurch gekennzeichnet, dass das Verbindungselement (25) so angeordnet wird, dass es mit der Leiterstruktur (31) verbunden ist, ohne dass die dritte Strukturlage gekreuzt wird.
Verfahren nach einem der Ansprüche 19 bis 28, dadurch gekennzeichnet, dass mehrere Speicherzellen vorgesehen werden, dessen jeweilige Speicherelemente (11) mit ihren zweiten Anschlüssen miteinander in Verbindung stehen.
Verfahren nach Anspruch 29, dadurch gekennzeichnet, dass mehrere Verbindungselemente (25) vorgesehen werden, um das Bezugspotential mit den zweiten Anschlüssen der Speicherelemente (11) zu verbinden.
Verfahren nach Anspruch 30, dadurch gekennzeichnet, dass eine leitende Verbindungseinrichtung (21) vorgesehen wird, über die die zweiten Anschlüsse der Speicherelemente (11) miteinander verbunden werden, wobei die mehreren Verbindungselemente (25) mit der Verbindungs einrichtung an verschiedenen Positionen verbunden werden, so dass bei einem Stromfluss durch eines oder mehrere der Speicherelemente (11) ein Spannungsabfall über einen Bereich der Verbindungseinrichtung (25), der größer ist als ein vorgegebener Wert, verhindert wird.
Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass ein Initialisierungsvorgang durchgeführt wird, bei dem die Verbindungselemente (25) von einem hochohmigen Zustand in einen niederohmigen Zustand gebracht werden.
Verfahren nach Anspruch 31, wobei der Initialisierungsvorgang folgende Schritte aufweist: a) Auswählen eines oder mehrerer der Verbindungselemente (25), die sich in einem hochohmigen Zustand befinden zum Programmieren in einen niederohmigen Zustand; b) Anlegen eines Programmierpotentials zwischen dem ersten Anschluss des einen oder der mehreren ausgewählten Verbindungselemente (25) und dem ersten Anschluss der nicht ausgewählten Verbindungselemente (25), um das oder die ausgewählten Verbindungselemente (25) in den niederohmigen Zustand zu programmieren.
Verfahren nach Anspruch 34, wobei die Schritte a) und b) wiederholt werden, solange sich jedes der Verbindungselemente (25) in einem niederohmigen Zustand befindet.