DE102008013559B4 - Verfahren zum Herstellen einer integrierten Schaltung, Speichermodul und integrierte Schaltung - Google Patents

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Abstract

Verfahren zum Herstellen einer integrierten Schaltung, das aufweist: – Ausbilden eines Halbleitersubstrats mit einer Mehrzahl von Auswahlvorrichtungen (32001', 32002'), – Ausbilden einer Mehrzahl von Auswahlvorrichtungen (32001', 32002'), wobei die Auswahlvorrichtungen (32001', 32002') derart ausgebildet werden, dass ein Stromfluss durch die Auswahlvorrichtungen (32001', 32002') vertikal zur Hauptprozessierungsoberfläche des Halbleitersubstrats erfolgt, – Ausbilden einer Mehrzahl von Wortleitungen (808, 2000), wobei die Wortleitungen (808, 2000) oberhalb der Auswahlvorrichtungen (32001', 32002') ausgebildet werden, – Ausbildung einer Mehrzahl von Speicherelementen (804), wobei die Speicherelemente (804) oberhalb der Wortleitungen (808, 2000) ausgebildet werden, – Ausbildung einer Mehrzahl von Bitleitungen (810), wobei die Bitleitungen (810) oberhalb der Speicherelemente (804) ausgebildet werden, und wobei die Auswahlvorrichtungen (32001', 32002') Bipolartransistoren sind.

Description

  • Die Erfindung betrifft eine integrierte Schaltung, ein Speichermodul sowie ein Verfahren zum Herstellen einer integrierten Schaltung.
  • Integrierte Schaltungen, die resistive Speicherzellen enthalten, sind bekannt.
  • US 2006/0151771 A1 beschreibt eine Halbleiterspeichervorrichtung mit einer vertikal angeordneten Auswahlvorrichtung, einem darüber angeordneten Speicherelement, einer darüber angeordneten Bitleitung und einer darüber angeordneten Wortleitung.
  • US 2004/0150093 A1 beschreibt eine Halbleiterspeichervorrichtung mit einer horizontal angeordneten Bipolarauswahlvorrichtung und einer Wortleitung oberhalb der Bitleitung und des Speicherelementes beschrieben.
  • DE 10 2005 040 557 A1 beschreibt eine Halbleiterspeichervorrichtung mit einer horizontal angeordneten MOSFET-Auswahlvorrichtung, einer darüber angeordneten Wortleitung, einem darüber angeordneten Speicherelement und einer darüber angeordneten Bitleitung.
  • Die der Erfindung zugrunde liegende Aufgabe ist, ein Verfahren zum Herstellen derartiger integrierter Schaltungen anzugeben, das einfach ist, und das die Herstellung integrierter Schaltungen mit hoher Speicherdichte erlaubt.
  • Zur Lösung dieser Aufgabe stellt die Erfindung eine integrierte Schaltung gemäß Patentanspruch 8 sowie ein Speichermodul gemäß Patentanspruch 21 bereit. Weiterhin stellt die Erfindung ein Verfahren zum Herstellen einer integrierten Schaltung gemäß Patentanspruch 1 bereit. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.
  • Gemäß einer Ausführungsform der Erfindung wird eine integrierte Schaltung bereitgestellt, die aufweist: eine Mehrzahl von Speicherzellen, wobei jede Speicherzelle ein Speicherelement und eine Auswahlvorrichtung aufweist; und eine Mehrzahl von Wortleitungen und Bitleitungen, die mit den Speicherzellen verbunden sind. Die Bitleitungen, die Wortleitungen sowie die Speicherelemente sind oberhalb der Auswahlvorrichtungen angeordnet.
  • Gemäß einer Ausführungsform der Erfindung befinden sich die Auswahlvorrichtungen innerhalb eines gemeinsamen Halbleitersubstrats, das von allen Speicherzellen geteilt wird. Ein Effekt dieser Ausführungsform ist, dass es möglich ist, Bitleitungen und Wortleitungen auszubilden, die einen niedrigen Widerstand haben, da diese oberhalb, jedoch nicht innerhalb des gemeinsamen Halbleitersubstrats ausgebildet werden können; deshalb können die Bitleitungen/Wortleitungen aus Metall (niedriger Widerstand) hergestellt werden, und müssen nicht als vergrabene Halbleiterleitungen (hoher Widerstand) ausgebildet werden. Da die Ausbildung von Wortleitungen und Bitleitungen oberhalb des gemeinsamen Halbleitersubstrats leichter ist als die Ausbildung von vergrabenen Wortleitungen/Bitleitungen innerhalb des Halbleitersubstrats, ist ein weiterer Effekt dieser Ausführungsform, dass der Herstellungsprozess vereinfacht werden kann.
  • Gemäß einer Ausführungsform der Erfindung ist das Halbleitersubstrat in eine Mehrzahl von aktiven Gebieten aufgeteilt, die zumindest teilweise gegeneinander isoliert sind, wobei jedes aktive Gebiet zwei Auswahlvorrichtungen aufweist, und wobei oberhalb jedes aktiven Gebiets zwei Speicherelemente angeordnet sind.
  • Gemäß einer Ausführungsform der Erfindung sind die Auswahlvorrichtungen, die innerhalb desselben aktiven Gebiets vorgesehen sind, mit einer gemeinsamen Wortleitung verbunden, wobei die Speicherelemente oberhalb desselben aktiven Gebiets mit individuellen Bitleitungen verbunden sind. Es sollte erwähnt werden, dass die Ausdrücke ”Wortleitungen” und ”Bitleitungen” nicht einschränkend ausgelegt werden sollten: die Auswahlvorrichtungen, die innerhalb desselben aktiven Gebiets vorgesehen sind, können auch mit einer gemeinsamen Bitleitung verbunden sein, und die Speicherelemente, die oberhalb desselben aktiven Gebiets vorgesehen sind, können auch mit individuellen Wortleitungen verbunden sein.
  • Gemäß einer Ausführungsform der Erfindung teilen sich die Auswahlvorrichtungen, die innerhalb desselben aktiven Gebiets vorgesehen sind, einen gemeinsamen Teil des aktiven Gebiets.
  • Ein Effekt des Wählens von Bipolartransistoren und Auswahlvorrichtungen ist, dass die Dimensionen der Auswahlvorrichtungen sehr kompakt gehalten werden können, da selbst kompakte Bipolartransistoren hohe Stromdichten führen können. Im Gegensatz hierzu können Auswahlvorrichtungen wie Feldeffekttransistoren (beispielsweise MOSFETs) lediglich geringe Stromdichten führen, je weiter diese herunterskaliert werden.
  • Jeder Bipolartransistor kann einen Emitter, der mit dem Speicherelement verbunden ist, eine Basis, die mit der gemeinsamen Wortleitung verbunden ist, sowie einen Kollektor aufweisen. Hier kann der gemeinsame Teil, der von den Auswahlvorrichtungen geteilt wird, beispielsweise ein Wortleitungs-/Bitleitungs-Kontaktgebiet sein. Gemäß einer Ausführungsform der Erfindung ist der Kollektor ein gemeinsamer Kollektor, der von allen Auswahlvorrichtungen geteilt wird. Ein Effekt eines gemeinsamen Kollektors ist, dass der elektrische Widerstand des Kollektors sehr niedrig ist aufgrund der großen Abmessungen desselben. Damit können Treibspannungen, die Schreibströme/Messströme durch die Speicherelemente treiben, reduziert werden.
  • Gemäß einer Ausführungsform der Erfindung ist der gemeinsame Teil, der von den Auswahlvorrichtungen geteilt wird, zwischen den Auswahlvorrichtungen angeordnet und lateral gegen die Auswahlvorrichtungen isoliert. Der gemeinsame Teil kann auch ein Teil der Auswahlvorrichtungen selbst sein.
  • Gemäß einer Ausführungsform der Erfindung sind die Speicherelemente Widerstandsänderungsspeicherelemente. Beispielsweise können die Speicherelemente Phasenänderungsspeicherelemente, magneto-resistive Speicherelemente, programmierbare Metallisierungsspeicherelemente, Kohlenstoffspeicherelemente, Übergangsmetalloxidspeicherelemente, oder ähnliche Speicherelemente sein.
  • Gemäß einer Ausführungsform der Erfindung wird ein Speichermodul mit wenigstens einer integrierten Schaltung bereitgestellt. Jede integrierte Schaltung weist auf: eine Mehrzahl von Speicherzellen, wobei jede Speicherzelle ein Speicherelement und eine Auswahlvorrichtung aufweist; und eine Mehrzahl von Wortleitungen und Bitleitungen, die mit den Speicherzellen verbunden sind, wobei die Bitleitungen, die Wortleitungen und die Speicherelemente oberhalb der Auswahlvorrichtungen angeordnet sind. Gemäß einer Ausführungsform der Erfindung sind die Speichermodule stapelbar.
  • Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Herstellen einer integrierten Schaltung bereitgestellt, das aufweist: Ausbilden eines Halbleitersubstrats mit einer Mehrzahl von Auswahlvorrichtungen; Ausbilden einer Mehrzahl von Speicherelementen; und Ausbilden einer Mehrzahl von Wortleitungen und Bitleitungen. Die Speicherelemente, die Wortleitungen und die Bitleitungen werden oberhalb des Halbleitersubstrats ausgebildet.
  • Gemäß einer Ausführungsform der Erfindung weist das Ausbilden des Halbleitersubstrats das Ausbilden einer Isolationsstruktur innerhalb des Halbleitersubstrats auf, das derart erfolgt, dass das Halbleitersubstrat in eine Mehrzahl von aktiven Gebieten aufgeteilt wird, die wenigstens teilweise gegeneinander isoliert sind.
  • Gemäß einer Ausführungsform der Erfindung wird das Halbleitersubstrat so ausgebildet, dass jede Halbleiterschicht eine Mehrzahl von Halbleiterschichten, die übereinander gestapelt sind, aufweist.
  • Gemäß einer Ausführungsform der Erfindung wird eine Isolationsstruktur innerhalb jedes aktiven Gebiets so ausgebildet, dass das aktive Gebiet in zwei Teile aufgeteilt wird, die lateral gegeneinander durch die Isolationsstruktur isoliert sind, wobei die Mehrzahl von Halbleiterschichten von jedem Teil jeweils eine Auswahlvorrichtung ausbildet.
  • Gemäß einer Ausführungsform der Erfindung wird die Isolationsstruktur innerhalb eines aktiven Gebiets ausgebildet durch: Ausbilden eines Trenches innerhalb eines aktiven Gebiets, der sich wenigstens durch die oberste Halbleiterschicht hindurch erstreckt; Bedecken der Seitenwände des Trenchs mit Isolationsmaterial; und Auffüllen von verbleibenden Freiraum innerhalb des Trenchs mit leitendem Material.
  • Gemäß einer Ausführungsform der Erfindung wird eine Wortleitung oberhalb des Halbleitersubstrats ausgebildet, die das in den Trench gefüllte leitende Material kontaktiert.
  • Gemäß einer Ausführungsform der Erfindung werden zwei Speicherelemente oberhalb jedes aktiven Gebiets ausgebildet, wobei jedes Speicherelement mit der obersten Schicht einer Speichervorrichtung (die jeweils oberste Schicht der entsprechenden Mehrzahl von Halbleiterschichten) verbunden ist.
  • Die Erfindung wird im Folgenden unter Bezugnahme auf die Figuren in beispielsweiser Ausführungsformen näher erläutert.
  • Es zeigen:
  • 1 eine schematische Querschnittsdarstellung eines magneto-resistiven Speicherelements;
  • 2 eine schematische Darstellung einer Schaltung, die im Zusammenhang mit dem in 1 gezeigten integrierten Speicherelement verwendbar ist;
  • 3A eine schematische Querschnittsdarstellung eines programmierbaren Metallisierungsspeicherelements, das sich in einem ersten Schaltzustand befindet;
  • 3B eine schematische Querschnittsdarstellung eines programmierbaren Metallisierungsspeicherelements, das sich in einem zweiten Schaltzustand befindet;
  • 4 eine schematische Querschnittsdarstellung eines Phasenänderungsspeicherelements;
  • 5 eine schematische Darstellung einer integrierten Schaltung;
  • 6A eine schematische Querschnittsdarstellung eines Kohlenstoffspeicherelements in einem ersten Speicherzustand;
  • 6B eine schematische Querschnittsdarstellung eines Kohlenstoffspeicherelements in einem zweiten Speicherzustand;
  • 7A eine schematische Darstellung einer integrierten Schaltung mit Widerstandsänderungsspeicherelementen;
  • 7B eine schematische Darstellung einer integrierten Schaltung mit Widerstandsänderungsspeicherelementen;
  • 8 eine schematische Querschnittsdarstellung einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 9 ein Flussdiagramm eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 10 eine schematische Draufsicht sowie schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 11 eine schematische Draufsicht sowie schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 12 eine schematische Draufsicht sowie schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 13 eine schematische Draufsicht sowie schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 14 eine schematische Draufsicht sowie schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 15 eine schematische Draufsicht sowie schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 16 eine schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 17 eine schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 18 eine schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 19 eine schematische Querschnittsdarstellung und Teile einer schematischen Draufsicht eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 20 eine schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 21 eine schematische Draufsicht sowie schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 22 eine schematische Draufsicht sowie schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 23 eine schematische Draufsicht sowie schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 24 eine schematische Draufsicht sowie schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 25 eine schematische Draufsicht sowie schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 26 eine schematische Draufsicht sowie schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 27 eine schematische Draufsicht sowie schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 28 eine schematische Draufsicht sowie schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 29 eine schematische Draufsicht sowie schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 30 eine schematische Draufsicht sowie schematische Querschnittsdarstellungen eines Herstellungsstadiums eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 31 eine schematische Darstellung einer integrierten Schaltung;
  • 32 eine schematische Querschnittsdarstellung einer integrierten Schaltung;
  • 33 eine schematische Querschnittsdarstellung einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung;
  • 34A eine schematische perspektivische Darstellung eines Speichermoduls gemäß einer Ausführungsform der Erfindung; und
  • 34B eine schematische perspektivische Darstellung eines Speichermoduls gemäß einer Ausführungsform der Erfindung.
  • In den Figuren können identische bzw. einander entsprechende Bereiche, Bauteile oder Bauteilgruppen mit denselben Bezugsziffern gekennzeichnet sein. Des Weiteren ist zu erwähnen, dass die Zeichnungen schematischer Natur sind, d. h. nicht maßstabsgetreu zu sein brauchen. Weiterhin ist zu erwähnen, dass sämtliche Ausführungsformen invers dotiert sein können, d. h. p-Gebiete können durch n-Gebiete ersetzt werden und umgekehrt.
  • Im Rahmen der Erfindung können die Ausdrücke „Verbinden” und „Koppeln” sowohl direktes als auch indirektes „Verbinden” und „Koppeln” bedeuten.
  • In der folgenden Beschreibung werden Beispiele von Speicherelementen gegeben, die in Ausführungsformen der erfindungsgemäßen integrierten Schaltungen/Verfahren zum Herstellen von integrierten Schaltungen benutzt/hergestellt werden. Die folgenden Beispiele sollen nicht einschränkend verstanden werden; auch andere Speicherelementtypen sind möglich.
  • Gemäß einer Ausführungsform der Erfindung werden magneto-resistive Speicherelemente verwendet. Magneto-resistive Speicherelemente benutzen Spin-Elektronik, die Halbleitertechnik mit Magnetismus kombiniert. Digitale Information, beispielsweise repräsentiert durch „0” oder „1”, wird in Form von magnetischen Momenten gespeichert, die eine bestimmte Ausrichtung aufweisen. Die Ausrichtungen der magnetischen Elemente bedingen einen bestimmten elektrischen Widerstand der Speicherelemente. Die gespeicherte digitale Information wird aus den Speicherelementen gelesen, indem entsprechende Widerstandszustände der Speicherelemente ermittelt werden.
  • 1 zeigt eine perspektivische Darstellung eines MRAM-Elements 100, das eine weichmagnetische Schicht 102, eine Tunnelschicht 104 sowie eine hartmagnetische („gepinnte”) Schicht 106 aufweist. Die weichmagnetische Schicht 102 und die hartmagnetische Schicht 106 weisen gewöhnlicherweise jeweils eine Mehrzahl von magnetischen Metallschichten auf, beispielsweise acht bis zwölf Schichten aus Materialien wie PtMn, CoFe, Ru oder NiFe. Ein logischer Zustand wird durch die Ausrichtungen der Magnetisierungen der weichmagnetischen Schicht 102 und der hartmagnetische Schicht 106 repräsentiert.
  • Um den in einem Speicherelement MCu gespeicherten logischen Zustand auszulesen, kann eine wie in 2 gezeigte Schaltung verwendet werden, die einen Leseverstärker (SA) 230 einsetzt. Eine Refernzspannung UR wird an ein Ende des auszulesenden Speicherelements MCu angelegt. Das andere Ende des auszulesenden Speicherelements MCu wird mit einem Messwiderstand Rm1 verbunden. Das andere Ende des Messwiderstands Rm1 wird geerdet. Der Strom, der durch das unbekannte Speicherelement MCu läuft, ist gleich dem Strom Icell. Eine Refernzschaltung 232 stellt einen Refernzstrom Iref bereit, der durch den Messwiderstand Rm2 läuft. Das andere Ende des Messwiderstands Rm2 ist geerdet.
  • Gemäß einer Ausführungsform der Erfindung können als Speicherelemente programmierbare Metallisierungselemente (PMC's = ”programmable metallization cells”) wie beispielsweise CBRAM-Elemente (”conductive bridging random access memory”-Elemente) verwendet werden. Im Folgenden soll ein entsprechendes Beispiel beschrieben werden.
  • Ein CBRAM-Element weist eine erste Elektrode 301, eine zweite Elektrode 302 sowie einen Festkörperelektrolytblock (auch als Ionenleiterblock bekannt) 303, der zwischen der ersten Elektrode 301 und der zweiten Elektrode 302 angeordnet ist, auf. Der Festkörperelektrolytblock kann auch von mehreren Speicherelementen gemeinsam benutzt werden (hier nicht gezeigt). Die erste Elektrode 301 kontaktiert eine erste Oberfläche 304 des Festkörperelektrolytblocks 303, die zweite Elektrode 302 kontaktiert eine zweite Oberfläche 305 des Festkörperelektrolytblocks 303. Der Festkörperelektrolytblock 303 ist gegenüber seiner Umgebung durch eine Isolationsstruktur 306 isoliert. Die erste Oberfläche 304 ist üblicherweise die Oberseite, die zweite Oberfläche 305 die Unterseite des Festkörperelektrolytblocks 303. Die erste Elektrode 301 ist üblicherweise die obere Elektrode, die zweite Elektrode 302 die untere Elektrode des CBRAM-Elements. Eine der ersten und zweiten Elektrode 301, 302 ist eine reaktive Elektrode, die jeweils andere eine inerte Elektrode. Beispielsweise ist die erste Elektrode 301 die reaktive Elektrode, und die zweite Elektrode 302 die inerte Elektrode. In diesem Fall kann die erste Elektrode 301 beispielsweise aus Silber (Ag), der Festkörperelektrolytblock 303 aus Chalkogenid-Material, und die Isolationsstruktur 306 aus SiO2 oder Si3N4 bestehen. Die zweite Elektrode 302 kann alternativ bzw. zusätzlich Nickel (Ni), Platin (Pt), Iridium (Ir), Rhenium (Re), Tantal (Ta), Titan (Ti), Ruthenium (Ru), Molybdän (Mo), Vanadium (V), leitende Oxide, Silizide sowie Nitride der zuvor erwähnten Materialien beinhalten, und kann weiterhin Legierungen der zuvor erwähnten Materialien beinhalten. Die Dicke des Ionenleiterblocks 303 kann beispielsweise 5 nm bis 500 nm betragen. Die Dicke der ersten Elektrode 301 kann beispielsweise 10 nm bis 100 nm betragen. Die Dicke der zweiten Elektrode 302 kann beispielsweise 5 nm bis 500 nm, 15 nm bis 150 nm, oder 25 nm bis 100 nm betragen. Die Ausführungsformen der Erfindung sind nicht auf die oben erwähnten Materialien und Dicken beschränkt.
  • Gemäß einer Ausführungsform der Erfindung ist unter Chalkogenid-Material (allgemeiner: das Material des Ionenleiterblocks 303) eine Verbindung zu verstehen, die Sauerstoff, Schwefel, Selen, Germanium und/oder Tellur aufweist. Gemäß einer Ausführungsform der Erfindung ist Chalkogenid-Material eine Verbindung aus einem Chalkogenid und zumindest einem Metall der Gruppe I oder Gruppe II des Periodensystems, beispielsweise Arsen-Trisulfid-Silber. Alternativ enthält das Chalkogenid-Material Germaniumsulfid (GeSx), Germaniumselenid (GeSex), Wolframoxid (WOx), Kupfersulfid (CuSx) oder ähnliches. Weiterhin kann das Chalkogenid-Material Metallionen enthalten, wobei die Metallionen ein Metall sein können, das aus einer Gruppe gewählt ist, die aus Silber, Kupfer und Zink besteht bzw. aus einer Kombination oder einer Legierung dieser Metalle. Der Ionenleiterblock 303 kann aus Festkörperelektrolytmaterial bestehen.
  • Wenn eine Spannung über dem Festkörperelektrolytblock 303 abfällt, wie in 3a angedeutet ist, wird eine Redoxreaktion in Gang gesetzt, die Ag+-Ionen aus der ersten Elektrode 301 heraus löst und in den Festkörperelektrolytblock 303 hinein treibt, wo diese zu Silber reduziert werden. Auf diese Art und Weise werden silberhaltige Cluster 308 in dem Festkörperelektrolytblock 303 ausgebildet. Wenn die Spannung über dem Festkörperelektrolytblock 303 lange genug abfällt, erhöht sich die Größe und die Anzahl der silberreichen Cluster innerhalb des Festkörperelektrolytblocks 303 so stark, dass eine leitende Brücke (leitender Pfad) 307 zwischen der ersten Elektrode 301 und der zweiten Elektrode 302 ausgebildet wird. Wenn die in 3b gezeigte Spannung über dem Festkörperelektrolytblock 303 abfällt (inverse Spannung verglichen zu der in 3a dargestellten Spannung), wird eine Redoxreaktion in Gang gesetzt, die Ag+-Ionen aus dem Festkörperelektrolytblock 303 hinaus zur ersten Elektrode 301 treibt, an der diese zu Silber reduziert werden. Damit wird die Größe und die Anzahl silberreicher Cluster 308 innerhalb des Festkörperelektrolytblocks 303 verringert. Erfolgt dies lange genug, wird die leitende Brücke 307 gelöscht.
  • Um den momentanen Speicherzustand des CBRAM-Elements festzustellen, wird ein Messstrom durch das CBRAM-Element geleitet. Der Messstrom erfährt einen hohen Widerstand, wenn in dem CBRAM-Element keine leitende Brücke 307 ausgebildet ist, und erfährt einen niedrigen Widerstand, wenn in dem CBRAM-Element eine leitende Brücke 307 ausgebildet ist. Ein hoher Widerstand repräsentiert beispielsweise logisch ”0”, wohingegen ein niedriger Widerstand logisch ”1” repräsentiert, oder umgekehrt. Anstelle eines Messtroms kann auch eine Messpannung zum Einsatz kommen.
  • Gemäß einer Ausführungsform der Erfindung können die Widerstandsänderungselemente Phasenänderungsspeicherelemente sein, die Phasenänderungsmaterial aufweisen. Das Phasenänderungsmaterial kann zwischen wenigstens zwei Kristallisierungszuständen geschaltet werden (d. h. das Phasenänderungsmaterial kann wenigstens zwei Kristallisierungsgrade annehmen), wobei jeder Kristallisierungszustand einen Speicherzustand repräsentiert. Wenn die Anzahl möglicher Kristallisierungszustände zwei beträgt, wird der Kristallisierungszustand, der einen hohen Kristallisierungsgrad aufweist, auch als „kristalliner Zustand” bezeichnet, wohingegen der Kristallisierungszustand, der einen niedrigen Kristallisierungsgrad aufweist, auch als „amorpher Zustand” bezeichnet wird. Unterschiedliche Kristallisierungszustände können durch entsprechende unterschiedliche elektrische Eigenschaften voneinander unterschieden werden, insbesondere durch unterschiedliche Widerstände, die hierdurch impliziert werden. Beispielsweise hat ein Kristallisierungszustand, der einen hohen Kristallisierungsgrad (geordnete atomare Struktur) aufweist, im Allgemeinen einen niedrigeren Widerstand als ein Kristallisierungszustand, der einen niedrigen Kristallisierungsgrad aufweist (ungeordnete atomare Struktur). Der Einfachheit halber soll im Folgenden angenommen werden, dass das Phasenänderungsmaterial zwei Kristallisierungszustände annehmen kann (einen „amorphen Zustand” und einen „kristallinen Zustand”). Jedoch sei erwähnt, dass auch zusätzliche Zwischenzustände verwendet werden können.
  • Phasenänderungsspeicherelemente können vom amorphen Zustand in den kristallinen Zustand (und umgekehrt) überwechseln, wenn Temperaturschwankungen innerhalb des Phasenänderungsmaterials autreten. Derartige Temperaturänderungen können auf unterschiedliche Art und Weisen hervorgerufen werden. Beispielsweise kann ein Strom durch das Phasenänderungsmaterial geleitet werden (oder eine Spannung kann an das Phasenänderungsmaterial angelegt werden). Alternativ hierzu kann einem Widerstandsheizelement, das neben dem Phasenänderungsmaterial vorgesehen ist, ein Strom oder eine Spannung zugeführt werden. Um den Speicherzustand eines Widerstandsänderungsspeicherelements festzulegen, kann ein Messstrom durch das Phasenänderungsmaterial geleitet werden (oder eine Messspannung kann an das Phasenänderungsmaterial angelegt werden), womit der Widerstand des Widerstandsänderungsspeicherelements, der den Speicherzustand des Widerstandsänderungsspeicherelements repräsentiert, gemessen wird.
  • 4 zeigt eine Querschnittsdarstellung eines beispielhaften Phasenänderungsspeicherelements 400 (Aktiv-In-Via-Typ). Das Phasenänderungsspeicherelement 400 weist eine erste Elektrode 402, Phasenänderungsmaterial 404, eine zweite Elektrode 406 sowie isolierendes Material 408 auf. Das Phasenänderungmaterial 404 wird lateral durch das isolierende Material 408 eingeschlossen. Eine Auswahlvorrichtung (nicht gezeigt) kann mit der ersten Elektrode 402 oder der zweiten Elektrode 406 gekoppelt sein, um das Beaufschlagen des Phasenänderungsmaterials 404 mit Strom oder Spannung unter Verwendung der ersten Elektrode 402 und/oder der zweiten Elektrode 406 zu steuern. Um das Phasenänderungsmaterial 404 in den kristallinen Zustand zu überführen, kann das Phasenänderungsmaterial 404 mit einem Strompuls und/oder einem Spannungspuls beaufschlagt werden, wobei die Pulsparameter so gewählt werden, dass die Temperatur des Phasenänderungsmaterials 404 über die Phasenänderungsmaterial-Kristallisisierungstemparatur steigt, jedoch unterhalb der Phasenänderungsmaterial-Schmelztemperatur gehalten wird. Wenn das Phasenänderungsmaterial 404 in den amorphen Zustand überführt werden soll, kann das Phasenänderungsmaterial 404 mit einem Strompuls und/oder einem Spannungspuls beaufschlagt werden, wobei die Pulsparameter so gewählt werden, dass die Temperatur des Phasenänderungsmaterials 404 schnell über die Phasenänderungsmaterial-Schmelztemperatur steigt, wobei das Phasenänderungsmaterial 404 anschließend schnell abgekühlt wird.
  • Das Phasenänderungsmaterial 404 kann eine Vielzahl von Materialien enthalten. Gemäß einer Ausführungsform kann das Phasenänderungsmaterial 404 eine Chalcogenidlegierung aufweisen (oder daraus bestehen), die eine oder mehrere Elemente aus der Gruppe VI des Periodensystems beinhaltet. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 404 Chalcogenid-Verbundmaterial aufweisen oder daraus bestehen, wie beispielsweise GeSbTe, SbTe, GeTe oder AbInSbTe. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 404 ein chalgogenfreies Material aufweisen oder daraus bestehen, wie beispielsweise GeSb, GaSb, InSb, oder GeGaInSb. Gemäß einer weiteren Ausführungsform kann das Phasenänderungsmaterial 404 jedes geeignetes Material aufweisen oder daraus bestehen, das eines oder mehrere der Elemente Ge, Sb, Te, Ga, Bi, Pb, Sn, Si, P, O, As, In, Se, und S aufweist.
  • Gemäß einer Ausführungsform der Erfindung weist zumindest eine der ersten Elektrode 402 und der zweiten Elektrode 406 Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W oder Mischungen oder Legierungen hieraus auf (oder bestehen hieraus). Gemäß einer weiteren Ausführungsform weist zumindest eine der ersten Elektrode 402 und der zweiten Elektrode 406 Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W und zwei oder mehrere Elemente der Gruppe: B, C, N, O, Al, Si, P, S und/oder Mischungen und Legierungen hieraus auf (oder bestehen hieraus). Beispiele derartiger Materialien sind TiCN, TiAlN, TiSiN, W-Al2O3, und Cr-Al2O3.
  • 5 zeigt ein Blockdiagramm einer Speichervorrichtung 500, die einen Schreibpulsgenerator 502, eine Verteilungsschaltung 504, Phasenänderungsspeicherelemente 506a, 506b, 506c, 506d (beispielsweise Phasenänderungsspeicherelemente 400 wie in 4 gezeigt) und einen Leseverstärker 508 aufweist. Gemäß einer Ausführungsform erzeugt der Schreibpulsgenerator 502 Strompulse oder Spannungspulse, die den Phasenänderungsspeicherelementen 506a, 506b, 506c, 506d mittels der Verteilungsschaltung 504 zugeführt werden, wodurch die Speicherzustände der Phasenänderungsspeicherelemente 506a, 506b, 506c, 506d programmiert werden. Gemäß einer Ausführungsform weist die Verteilungsschaltung 504 eine Mehrzahl von Transistoren auf, die den Phasenänderungspeicherelementen 506a, 506b, 506c, 506d bzw. Heizelementen, die neben den Phasenänderungsspeicherelementn 506a, 506b, 506c, 506d vorgesehen sind, Gleichstrompulse oder Gleichspannungspulse zuführen.
  • Wie bereits angedeutet wurde, kann das Phasenänderungsmaterial der Phasenänderungsspeicherelemente 506a, 506b, 506c, 506d von dem amorphen Zustand in den kristallinen Zustand (oder umgekehrt) überführt werden durch Ändern der Temperatur. Allgemeiner kann das Phasenänderungsmaterial von einem ersten Kristallisierungsgrad in einen zweiten Kristallisierungsgrad überführt werden aufgrund einer Temperaturänderung. Beispielsweise kann der Bitwert „Null” dem ersten (niedrigen) Kristallisierungsgrad, und der Bitwert „1” dem zweiten (hohen) Kristallisierungsgrad zugewiesen werden. Da unterschiedliche Kristallisierungsgrade unterschiedliche elektrische Widerstände implizieren, ist der Leseverstärker 508 dazu im Stande, den Speicherzustand einer der Phasenänderungspeicherelemente 506a, 506b, 506c oder 506d in Abhängigkeit des Widerstands des Phasenänderungsmaterials zu ermitteln.
  • Um hohe Speicherdichten zu erzielen, können die Phasenänderungsspeicherelemente 506a, 506b, 506c und 506d zur Speicherung mehrerer Datenbits ausgelegt sein (d. h. das Phasenänderungsmaterial kann auf unterschiedliche Widerstandswerte programmiert werden). Beispielsweise können, wenn ein Phasenänderungsspeicherelement 506a, 506b, 506c und 506d auf einen von drei möglichen Widerstandsleveln programmiert wird, 1.5 Datenbits pro Speicherelement gespeichert werden. Wenn das Phasenänderungsspeicherelement auf einen von vier möglichen Widerstandsleveln programmiert wird, können zwei Datenbits pro Speicherelement gespeichert werden, und so weiter.
  • Die in 5 gezeigte Ausführungsform kann auf ähnliche Art und Weise auch auf andere Widerstandsänderungsspeicherelemente angewandt werden wie programmierbare Metallisierungselemente (PMCs), magnetorresistive Speicherelemente (beispielsweise MRAMs), organische Speicherelemente (beispielsweise ORAMs), oder Übergangsmetalloxid-Speicherelemente (TMOs).
  • Ein weiterer Typ von Widerstandsänderungsspeicherelementen, der zum Einsatz kommen kann, besteht darin, Kohlenstoff als Widerstandsänderungsmaterial einzusetzen. Im Allgemeinem hat amorpher Kohlenstoff, der reich an sp3-hybridisiertem Kohlenstoff ist (d. h. teträdisch gebundener Kohlenstoff) einen hohen Widerstand, wohin gegen amorpher Kohlenstoff, der reich an sp2-hybridisiertem Kohlenstoff ist (das heißt trigonal gebundener Kohlenstoff), einen niedrigen Widerstand.
  • Dieser Widerstandsunterschied kann in Widerstandsänderungsspeicherelementen ausgenutzt werden.
  • Gemäß einer Ausführungsform der Erfindung wird ein Kohlenstoffspeicherelement auf ähnliche Art und Weise ausgebildet, wie oben im Zusammenhang mit den Phasenänderungsspeicherelementen beschrieben wurde. Eine temperaturinduzierte Änderung zwischen einem sp3-reichen Zustand und einem sp2-reichen Zustand kann dazu genutzt werden, den Widerstand von amorphem Kohlenstoffmaterial zu ändern. Diese variierenden Widerstände können genutzt werden, um unterschiedliche Speicherzustände darzustellen. Beispielsweise kann ein sp3-reicher Zustand (Hochwiderstandszustand) ”Null” repräsentieren, und ein sp2-reicher Zustand (Niedrigwiderstandszustand) ”Eins” repräsentieren. Zwischenwiderstandszustände können dazu genutzt werden, mehrere Bits darzustellen, wie oben beschrieben wurde.
  • Bei diesem Kohlenstoffspeicherelementntyp verursacht die Anwendung einer ersten Temperatur im Allgemeinem einen Übergang, der sp3-reichen amorphen Kohlenstoff in sp2-reichen amorphen Kohlenstoff überführt. Dieser Übergang kann durch die Anwendung einer zweiten Temperatur, die typischerweise höher ist als die erste Temperatur, rückgängig gemacht werden. Wie oben erwähnt wurde, können diese Temperaturen beispielsweise durch Beaufschlagen des Kohlenstoffmaterials mit einem Strompuls und/oder einem Spannungspuls erzeugt werden. Alternativ können die Temperaturen unter Einsatz eines Widerstandsheizelements, das neben dem Kohlenstoffmaterial vorgesehen ist, erzeugt werden.
  • Eine weitere Möglichkeit, Widerstandsänderungen in amorphem Kohlenstoff zum Speichern von Information zu nutzen, ist das Feldstärken-induzierte Ausbilden eines leitenden Pfades in einem isolierenden amorphen Kohlenstofffilm. Beispielsweise kann das Anwenden eines Spannungspulses oder Strompulses das Ausbilden eines leitenden sp2-Filaments in isolierendem, sp3-reichem amorphem Kohlenstoff bewirken. Die Funktionsweise dieses Widerstandskohlenstoffspeichertyps ist in den 6A und 6B gezeigt.
  • 6A zeigt ein Kohlenstoffspeicherelement 600, das einen Topkontakt 602, eine Kohlenstoffspeicherschicht 604 mit isolierendem amorphem Kohlenstoffmaterial, das reich an sp3-hybridiesierten Kohlenstoffatomen ist, und einen Bottomkontakt 606 aufweist. Wie in 6B gezeigt ist, kann mittels eines Stroms (oder einer Spannung), der durch die Kohlenstoffspeicherschicht 604 geleitet wird, ein sp2-Filament 650 in der sp3-reichen Kohlenstoffspeicherschicht 604 ausgebildet werden, womit der Widerstand des Speicherelements geändert wird. Das Anwenden eines Strompulses (oder Spannungspulses) mit hoher Energie (oder mit umgekehrter Polarität) kann das sp2-Filament 650 zerstören, womit der Widerstand der Kohlenstoffspeicherschicht 604 erhöht wird. Wie oben diskutiert wurde, können die Änderungen des Widerstands der Kohlenstoffspeicherschicht 604 dazu benutzt werden, Information zu speichern, wobei beispielsweise ein Hochwiderstandszustand „Null”, und ein Niedrigwiderstandszustand „Eins” repräsentiert. Zusätzlich können in einigen Ausführungsformen Zwischengrade der Filamentausbildung oder das Ausbilden mehrerer Filamente in sp3-reichen Kohlenstofffilmen genutzt werden, um mehrere variierende Widerstandslevel bereit zu stellen, womit in einem Kohlenstoffspeicherelement mehrere Informationsbits speicherbar sind. In einigen Ausführungsformen können alternierend sp3-reiche Kohlenstoffschichten und sp2-reiche Kohlenstoffschichten zum Einsatz kommen, wobei die sp3-reichen Schichten das Ausbilden leitender Filamente anregen, so dass die Stromstärken und/oder Spannungsstärken, die zum Schreiben eines Werts in diesen Kohlenstoffspeichertyp zum Einsatz kommen, reduziert werden können.
  • Die Widerstandsänderungsspeicherelemente wie beispielsweise die Phasenänderungsspeicherelemente und die Kohlenstoffspeicherelemente, die vorangehend beschrieben wurden, können zusammen mit einem Bipolartransistor zum Auswählen des Speicherelements Teil einer Speicherzelle sein. 7A zeigt eine schematische Darstellung eines Vergleichsbeispiels einer Speicherzelle, die ein Widerstandsänderungsspeicherelement benutzt. Die Speicherzelle 700 weist einen Auswahltransistor 702 und ein Widerstandsänderungsspeicherelement 704 auf. Der Auswahltransistor 702 weist einen Source-Abschnitt 706, der mit einer Bitleitung 708 verbunden ist, einen Drainabschnitt 710, der mit dem Speicherelement 704 verbunden ist, und einen Gateabschnitt 712, der mit einer Wortleitung 714 verbunden ist, auf. Das Widerstandsänderungsspeicherelement 704 ist weiterhin mit einer gemeinsamen Leitung 716 verbunden, die geerdet oder mit einer anderen Schaltung verbunden sein kann, wie beispielsweise einer Schaltung (nicht gezeigt) zum Bestimmen des Widerstands der Speicherzelle 700, was bei Lesevorgängen zum Einsatz kommen kann. Alternativ kann in einigen Konfigurationen eine Schaltung (nicht gezeigt) zum Ermitteln des Zustands der Speicherzellen 700 während des Lesevorgangs mit der Bitleitung 708 verbunden sein.
  • Wenn in die Speicherzelle 700 geschrieben werden soll, wird die Wortleitung 714 zum Auswählen der Speicherzelle 700 genutzt, und das Widerstandsänderungsspeicherelement 704 wird mit einem Strompuls (oder Spannungspuls) unter Verwendung der Bitleitung 708 beaufschlagt, womit der Widerstand des Widerstandsänderungsspeicherelements 704 geändert wird. Auf ähnliche Art und Weise wird, wenn aus der Speicherzelle 700 gelesen wird, die Wortleitung 714 dazu genutzt, die Zelle 700 auszuwählen, und die Bitleitung 708 wird dazu genutzt, das Widerstandsänderungsspeicherelement 704 mit einer Lesespannung oder einem Lesestrom zu beaufschlagen, um den Widerstand des Widerstandsänderungsspeicherelements 704 zu messen.
  • Die Speicherzelle 700 kann als 1T1J-Zelle bezeichnet werden, da sie einen Transistor und einen Speicherübergang (das Widerstandsänderungsspeicherelement 704) nutzt. Typischerweise weist eine Speichervorrichtung ein Array auf, das eine Vielzahl derartiger Zellen aufweist. Anstelle einer 1T1J-Speicherzelle können andere Konfigurationen zum Einsatz kommen. Beispielsweise ist in 7B ein alternativer Aufbau einer 1T1J-Speicherzelle 750 gezeigt, in dem ein Auswahltransistor 752 und ein Widerstandänderungsspeicherelement 754 auf andere Art und Weise angeordnet sind, verglichen zu dem in 7A gezeigten Aufbau. In diesem alternativem Aufbau ist das Widerstandsänderungsspeicherelement 754 mit einer Bitleitung 758 sowie mit einem Source-Abschnitt 756 des Auswahltransistors 752 verbunden. Ein Drainabschnitt 760 des Auswahltransistors 752 ist mit einer gemeinsamen Leitung 766 verbunden, die geerdet oder mit einer anderen Schaltung (nicht gezeigt) verbunden sein kann, wie oben diskutiert wurde. Ein Gateabschnitt 762 des Auswahltransistors 752 wird mittels einer Wortleitung 764 gesteuert.
  • Gemäß einer Ausführungsform der Erfindung weist eine integrierte Schaltung eine Mehrzahl von Speicherzellen auf, wobei jede Speicherzelle ein Speicherelement und eine Auswahlvorrichtung aufweist. Die integrierte Schaltung weist weiterhin eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bitleitungen, die mit den Speicherzellen verbunden sind, auf. Die Bitleitungen, die Wortleitungen sowie die Speicherelemente sind oberhalb der Auswahlvorrichtungen angeordnet.
  • 8 zeigt ein Beispiel 800 einer solchen integrierten Schaltung. Die integrierte Schaltung 800 weist eine Mehrzahl von Speicherzellen 802 auf, wobei jede Speicherzelle 802 ein Speicherelement 804 und eine Auswahlvorrichtung 806 aufweist. Die integrierte Schaltung 800 weist weiterhin eine Mehrzahl von Wortleitungen 808 sowie eine Mehrzahl von Bitleitungen 810, die mit den Speicherzellen 802 verbunden sind, auf. Die Bitleitungen 810, die Wortleitungen 808 sowie die Speicherelemente 804 sind oberhalb der Auswahlvorrichtungen 806 vorgesehen.
  • 9 zeigt ein Flussdiagramm eines Verfahrens 900 zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung.
  • Bei 902 wird ein Halbleitersubstrat mit einer Mehrzahl von Auswahlvorrichtungen ausgebildet. Bei 904 wird eine Mehrzahl von Speicherelementen ausgebildet. Bei 906 wird eine Mehrzahl von Wortleitungen und Bitleitungen ausgebildet, wobei die Speicherelemente, die Wortleitungen und die Bitleitungen oberhalb des Halbleitersubstrats ausgebildet werden.
  • In der folgenden Beschreibung soll unter Bezugnahme auf 10 bis 30 ein Verfahren zum Herstellen einer integrierten Schaltung gemäß einer Ausführungsform der Erfindung erläutert werden.
  • In den 10 bis 15 und 21 bis 29 zeigt der obere Teil jeder Figur eine Draufsicht auf das Herstellungsstadium, wohingegen die untere Teile und/oder der rechte Teil der jeweiligen Figur unterschiedliche Querschnittsdarstellungen des Herstellungsstadiums zeigen.
  • 10 zeigt ein Herstellungsstadium A, das erhalten wird, nachdem Trenches 1000 innerhalb eines Halbleitersubstrats 1002 ausgebildet wurden, beispielsweise innerhalb eines Siliziumsubstrats. Das Halbleitersubstrat 1002 ist mit einer Isolationsschicht 1006, beispielsweise einer Si3N4-Schicht, bedeckt. Die Trenches 1000 sind mit Isolationsmaterial 1004, beispielsweise Oxid, aufgefüllt. Das Halbleitersubstrat 1002 weist eine Mehrzahl von Halbleiterschichten (nicht gezeigt) auf. Die Tiefe der Trenches 1000 kann beispielsweise 400 nm oder 800 nm betragen.
  • 11 zeigt ein Herstellungsstadium B, das erhalten wird, nachdem weitere Trenches 1100 ausgebildet wurden, die mit Isolationsmaterial 1004, beispielsweise Oxid, gefüllt sind. Auf diese Art und Weise werden aktive Gebiete 1102 ausgebildet, die von isolierendem Material 1004 umgeben werden. Die Tiefe der Trenches 1100 kann beispielsweise 400 nm oder 800 nm betragen. Ein Planarisierungsprozess wurde ausgeführt, um die Oberseite des Halbleitersubstrats 1002 freizulegen.
  • 12 zeigt ein Herstellungsstadium C, das erhalten wird, nachdem eine Isolationsschicht 1200 (hier: eine Oxidschicht), eine erste Leitungsschicht 1202 (hier: eine Polysiliziumschicht), und eine Isolationsschicht 1204 (hier: eine Oxidschicht oder eine Nitridschicht, beispielsweise Si3N4) in dieser Reihenfolge auf dem Halbleitersubstrat 1002 ausgebildet wurden.
  • 13 zeigt ein Herstellungsstadium D, das erhalten wird, nachdem Trenches 1300, die sich jeweils durch die Isolationsschicht 1204, die erste leitende Schicht 1202, und die Isolationsschicht 1200 in das halbleitende Material eines aktiven Gebiets 1102 hineinerstrecken, ausgebildet wurden. Das Ausbilden der Trenches 1300 kann beispielsweise ausgeführt werden unter Verwendung eines Ätzprozesses. Es sollte erwähnt werden, dass die Positionen der Trenches 1300 bezüglich der aktiven Gebiete 1102 vertikal nicht zentriert sind; stattdessen sind die Trenches 1300 um einen Verschiebungsoffset 1302 nach unten verschoben.
  • 14 zeigt ein Herstellungsstadium E, das erhalten wird, nachdem die Innenwände der Trenches 1300 mit Isolationsmaterial (Spacer) 1400 bedeckt wurden. Der Boden der Trenches 1300 ist nicht mit Isolationsmaterial bedeckt. Ein Ätzprozess (optional) kann ausgeführt werden, der das Material des Halbleitersubstrats 1002 ätzt, nicht jedoch das Isolationsmaterial 1400. Auf diese Art und Weise wird eine Vergrößerung des Trenchs 1300 an dessen unteren Ende, wie in 14 gezeigt, erhalten. Das Gebiet um das untere Ende des Trenches 1300 (das Gebiet, das nicht mit Isolationsmaterial 1400 bedeckt ist) kann mit Dotiermaterial dotiert werden, um beispielsweise ein n+-leitendes oder ein p+-leitendes halbleitendes Gebiet auszubilden. Der Dotierprozess kann beispielsweise ausgeführt werden, indem Dotiermaterial in die Trenches 1300 eingeführt wird.
  • 15 zeigt ein Herstellungsstadium F, das erhalten wird, nachdem die Trenches 1300 mit leitendem Material 1500 (hier: Polysilizium-Material) aufgefüllt wurden. Weiterhin wurde ein Planarisierungsprozess ausgeführt, um die Oberseite der Isolationsschicht 1204 freizulegen. Der Planarisierungsprozess kann beispielsweise ausgeführt werden unter Verwendung eines chemisch mechanischen Polierprozesses (CMP-Prozesses), oder eines reaktiven Ionen-Ätzprozesses (RIE-Prozess). Alternativ kann ein Epitaxieprozess ausgeführt werden, um die Trenches 1300 mit n-halbleitendem oder p-halbleitendem Material auszufüllen.
  • Auf diese Art und Weise kann ein Halbleitersubstrat 1002 erhalten werden, wie in 16 gezeigt. Es wird hier angenommen, dass das Halbleitersubstrat 1002 eine p–-Schicht, n–-Schicht, eine p–-Schicht, eine n–-Schicht, und eine p+-Schicht, die in dieser Reihenfolge übereinander gestapelt sind, aufweist. Jedoch sind die Ausführungsformen der Erfindung nicht darauf beschränkt; auch andere Schichtarchitekturen sind möglich.
  • Hier ist das halbleitende Material 1500 n+-Polysilizium. Wie 16 entnommen werden kann, erfordert diese Ausführungsform einen relativ tiefen Trench 1000, d. h. eine relativ tiefe Isolationsstruktur des aktiven Gebiets.
  • Im Gegensatz hierzu ist, wie in 17 gezeigt ist, es auch möglich, die Trenches 1300 zu füllen unter Verwendung eines Epitaxieprozesses, wie bereits erwähnt wurde. Dieser Prozess sollte bei einer niedrigen Temperatur ausgeführt werden. Beispielsweise können, wie in 17 gezeigt ist, die Trenches 1300 mit einer Schicht von n–-dotiertem halbleitenden Material dotiert werden, worauf eine Schicht von n+-dotiertem halbleitenden Material folgen kann. Ein Effekt der in 17 gezeigten Ausführungsform ist, dass die Tiefe des Trenches 1000, d. h. der Isolationsstruktur des aktiven Gebiets, reduziert werden kann. Jedoch können durch parasitäre Bipolareffekte Probleme hervorgerufen werden. Ein weiterer Effekt der in 17 gezeigten Ausführungsform ist, dass die Dicke T' des aktiven Gebiets 1102 reduziert ist, verglichen mit der Dicke T des in 16 gezeigten aktiven Gebiets 1102. Jedoch ist die in 16 gezeigte Ausführungsform leichter herzustellen als die in 17 gezeigte Ausführungsform.
  • 18 zeigt ein Herstellungsstadium G, das ein vergrößerter Ausschnitt des unteren rechten Teils von 15 ist. Weiterhin wurde eine Maskenschicht 1802 auf dem Substrat 1002 vorgesehen, die dasselbe Muster aufweist, das auch zur Herstellung der Trenches 1300 verwendet wurde.
  • 19 zeigt ein Herstellungsstadium H, das erhalten wird, nachdem ein Teil des leitenden Materials 1500 durch isolierendes Material 1900 ersetzt wurde. Das Entfernen des leitenden Materials 1500 kann beispielsweise wie folgt ausgeführt werden: Ein Teil des leitenden Materials 1500 wird mit Dotiermaterial dotiert, beispielsweise Bor. Danach wird ein selektiver Ätzprozess ausgeführt, der das mit Bor dotierte leitende Material 1500 selektiv gegenüber dem undotierten leitenden Material 1500 ätzt, oder umgekehrt. Auf diese Art und Weise wird keine Extramaske zum Ausbilden des Isolationsmaterials 1900 benötigt (die Maskenschicht 1802, die auf dem Substrat 1002 abgeschieden wurde, weist dasselbe Muster auf wie das zum Ausbilden der Trenches 1300): Das Einführen von Dotiermaterial kann beispielsweise ausgeführt werden, indem die Maskenschicht 1802 Ionenstrahlen ausgesetzt wird, die Dotiermaterial enthalten bzw. daraus bestehen. Da die Oberseite des leitenden Materials 1500 niedriger ist als die Oberseite der Maskenschicht 1802, kann ein teilweises Beaufschlagen der Oberseite des leitenden Materials 1500 erzielt werden, indem Ionenstrahlen verwendet werden, die einen geneigten Winkel aufweisen, wie durch die Pfeile 1800 in 18 angedeutet ist (”single side buried strape”(SSBS)-Verfahren). Alternativ kann eine zusätzliche Maske (Maskenschicht, die ein anderes Muster als das zum Ausbilden der Trenches 1300 aufweist) verwendet werden, um einen Trench 1902 zu definieren, in den später das Isolationsmaterial 1900 gefüllt werden kann. Um den Trench 1902 auszubilden, kann beispielsweise ein Ätzprozess Verwendung finden. In diesem Fall kann das Herstellungsstadium G weggelassen werden.
  • 20 zeigt ein Herstellungsstadium I, das erhalten wird, nachdem Wortleitungen 2000 ausgebildet wurden (die Ausbildung wird später erläutert), die das leitende Material 1500, das in die Trenches 1300 gefüllt ist, kontaktieren. Die Wortleitungen 2000 sind gegeneinander isoliert durch die mit Oxid gefüllten Trenches 1900.
  • 21 zeigt ein Herstellungsstadium J, das erhalten wird, nachdem die in 18 und 19 gezeigten Prozesse ausgeführt wurden.
  • 22 zeigt ein Herstellungsstadium K, das erhalten wird, nachdem die Isolationsschicht 1204 entfernt wurde.
  • 23 zeigt ein Herstellungsstadium L, das erhalten wird, nachdem Wortleitungsstapel 2300 ausgebildet wurden, die eine Wortleitungskontaktschicht 2308 (die erste leitende Schicht 1202 und eine zweite leitende Schicht 2308 (hier: eine halbleitende Schicht)), die leitende Schicht 2302 (hier: eine Metallschicht, beispielsweise eine WSi-Schicht), und eine Isolationsschicht 2304 (Abdeckschicht, beispielsweise SiN-Schicht) aufweisen.
  • 24 zeigt ein Herstellungsstadium M, das erhalten wird, nachdem Spacer 2400 ausgebildet wurden, die beispielsweise aus Si3N4 oder Oxid bestehen, und die die Seitenwände der Wortleitungsstapel 2300 bedecken. Die Spacer 2400 sind so ausgebildet, dass Isoliermaterial 2402 (Spacermaterial, das während der Spacerausbildung abgeschieden wurde) die Gebiete zwischen den Wortleitungsstapeln 2300 bedeckt.
  • 25 zeigt ein Herstellungsstadium N, das erhalten wird, nachdem der Freiraum zwischen den Wortleitungsstapeln 2300 mit Isoliermaterial 2500 (beispielsweise Oxid) gefüllt wurde, und nachdem ein Planarisierungsprozess (beispielsweise CMP-Prozess) ausgeführt wurde. Weiterhin wurde eine Strukturierungsmaske 2502 abgeschieden. Die Strukturierungsmaske besteht aus Streifen, die senkrecht zu den Wortleitungsstapeln 2300 verlaufen.
  • 26 zeigt ein Herstellungsstadium O, das erhalten wird, nachdem ein Ätzprozess unter Verwendung der Wortleitungsstapel 2300 und der Strukturierungsmaske 2502 als Ätzmaske ausgeführt wurde. Auf diese Art und Weise werden Trenches 2600 innerhalb des Isolationsmaterials 2500 erzeugt. Dann wurde ein weiterer Ätzprozess ausgeführt, um das Isolationsmaterial 2402 innerhalb der Trenches 2600 zu entfernen, womit die Oberseite des Halbleitersubstrats 1002 freigelegt wurde. Dann wurde die Strukturierungsmaske 2502 entfernt.
  • 27 zeigt ein Herstellungsstadium P, das erhalten wird, nachdem der untere Teil der Trenches 2600 mit leitendem Material 2700 aufgefüllt wurde, beispielsweise indem eine Schicht leitenden Materials 2700 abgeschieden wurde durch Ausführen eines Planarisierungsprozesses des leitenden Materials 1700 und durch Ausführen eines Rückätzprozesses des leitenden Materials 2700 in die Trenches 2600 hinein.
  • 28 zeigt ein Herstellungsstadium Q, das erhalten wird, nachdem Spacer 2800 (beispielsweise Oxidspacer) innerhalb des unteren Teils der Trenches 2600 ausgebildet wurden, und nachdem der verbliebende Freiraum innerhalb der Trenches 2600 mit Heizmaterial 2802, beispielsweise TiN, gefüllt wurde. Dann kann ein Planarisierungsprozess ausgeführt werden.
  • 29 zeigt ein Herstellungsstadium R, das erhalten wird, nachdem eine Widerstandsänderungsschicht 2900, eine Bitleitungsschicht 2902 (beispielsweise eine WSi-Schicht), und eine Maskenschicht 2904 (beispielsweise eine Oxidschicht) in dieser Reihenfolge übereinander abgeschieden wurden. Dann wurde die Maskenschicht 2904 strukturiert und als Maske zum Strukturieren der Bitleitungsschicht 2902 und der Widerstandsänderungsschicht 2900 (beispielsweise einer Phasenänderungsmaterialschicht) verwendet. Auf diese Art und Weise wurden Bitleitungsstapel 2906 ausgebildet.
  • Isolationsmaterial kann zwischen die Bitleitungsstapel 2906 gefüllt werden.
  • 30 zeigt ein Herstellungsstadium S, das erhalten wird, nachdem die wie oben beschrieben erzeugte integrierte Schaltung mit einer Peripherievorrichtung 3000 über Metallverbindungen 3002 verbunden wurde (die Peripherievorrichtung 3000 kann beispielsweise gleichzeitig zusammen mit der oben erwähnten Speichervorrichtung ausgebildet werden). Die Bitleitungen 2902 wurden von elektrischen Verbindungen 3002 kontaktiert. Das Ausbilden der Peripherievorrichtung 3000 kann auf ähnliche Art und Weise wie die Ausbildung einer Peripherievorrichtung eines Standards-DRAN-Bausteins erfolgen und wird daher nicht im Detail beschrieben.
  • 31 zeigt ein Vergleichsbeispiel einer Äquivalenzschaltung einer integrierten Schaltung 3100, die, wie im Zusammenhang mit 10 bis 30 erläutert wurde, hergestellt wurde. 32 zeigt eine Querschnittsdarstellung einer ”Zelleinheit” (die ”Zelleinheit” weist zwei Speicherzellen auf), d. h. das sich wiederholende Einheitsmuster der integrierten Schaltung 3100. Innerhalb dieser Zelleneinheit teilen sich zwei Auswahlvorrichtungen 3200 1, 3200 2 einen gemeinsamen Wortleitungskontakt 3202. Der gemeinsame Wortleitungskontakt 3202 ist gegen die Auswahlvorrichtungen 3200 1, 3200 2 durch Isolationsmaterial 1400 lateral isoliert. Jede Auswahlvorrichtung weist eine p+-halbleitende Schicht 3206 und eine n–-halbleitende Schicht 3208 auf.
  • In dem in 31 gezeigten Vergleichsbeispiel stellen die Auswahlvorrichtungen 3200 1, 3200 2 Dioden dar. Wie in 33 gezeigt, sind die Auswahlvorrichtungen gemäß eines Ausführungsbeispiels Bipolartransistoren 3200' 1, 3200' 2. In diesem Fall kann die mit den Bezugszeichen 3204 gekennzeichnete n-dotierte Halbleiterschicht ersetzt werden durch eine p-dotierte halbleitende Schicht 3204', um einen gemeinsamen Kollektor auszubilden; die halbleitende Schicht 3206 würde den Emitter ausbilden; die halbleitende Schicht 3208 würde die Basis ausbilden, und die Schichten 3210, 3204' würden den Kollektor ausbilden. Weiterhin könnten die halbleitenden Schichten 3212, 3214 auch als Kollektorschichten interpretiert werden.
  • Wie in 34A und 34B gezeigt ist, können Ausführungsformen der erfindungsgemäßen integrierten Schaltungen in Modulen zum Einsatz kommen. In 34A ist ein Speichermodul 3400 gezeigt, das ein oder meherere integrierte Schaltungen 3404 aufweist, die auf einem Substrat 3402 angeordnet sind. Das Speichermodul 3400 kann auch ein oder mehrere elektronische Vorrichtungen 3406 aufweisen, die Speicher, Verarbeitungsschaltungen, Steuerschaltungen, Addressschaltungen, Busverbindungsschaltungen oder andere Schaltungen bzw. elektronische Einrichtungen beinhalten, die mit Speichervorrichtung(en) eines Moduls kombiniert werden können, beispielsweise den integrierten Schaltungen 3404. Weiterhin kann das Speichermodul 3400 eine Mehrzahl elektrischer Verbindungen 3408 aufweisen, die eingesetzt werden können, um das Speichermodul 3400 mit anderen elektronischen Komponenten, beispielsweise anderen Modulen, zu verbinden.
  • Wie in 34B gezeigt ist, können diese Module stapelbar ausgestaltet sein, um einen Stapel 3450 auszubilden. Beispielsweise kann ein stapelbares Speichermodul 3452 ein oder mehrere integrierte Schaltungen 3456 enthalten, die auf einem stapelbaren Substrat 3454 angeordnet sind. Das stapelbare Speichermodul 3452 kann auch ein oder mehrere elektronische Vorrichtungen 3458 aufweisen, die Speicher, Verarbeitungsschaltungen, Steuerschaltungen, Addressschaltungen, Busverbindungsschaltungen oder andere Schaltungen bzw. elektronische Einrichtungen beinhalten, und die mit Speichervorrichtungen eines Moduls kombiniert werden können, beispielsweise mit den integrierten Schaltungen 3456. Elektrische Verbindungen 3460 werden dazu benutzt, um das stapelbare Speichermodul 3452 mit anderen Modulen innerhalb des Stapels 3450 zu verbinden. Andere Module des Stapels 3450 können zusätzliche stapelbare Speichermodule sein, die dem oben beschriebenen stapelbaren Speichermodul 3452 ähneln, oder andere Typen stapelbarer Module sein, beispielsweise stapelbare Verarbeitungsmodule, Kommunikationsmodule, oder Module, die elektronische Komponenten enthalten.

Claims (21)

  1. Verfahren zum Herstellen einer integrierten Schaltung, das aufweist: – Ausbilden eines Halbleitersubstrats mit einer Mehrzahl von Auswahlvorrichtungen (3200 1', 3200 2'), – Ausbilden einer Mehrzahl von Auswahlvorrichtungen (3200 1', 3200 2'), wobei die Auswahlvorrichtungen (3200 1', 3200 2') derart ausgebildet werden, dass ein Stromfluss durch die Auswahlvorrichtungen (3200 1', 3200 2') vertikal zur Hauptprozessierungsoberfläche des Halbleitersubstrats erfolgt, – Ausbilden einer Mehrzahl von Wortleitungen (808, 2000), wobei die Wortleitungen (808, 2000) oberhalb der Auswahlvorrichtungen (3200 1', 3200 2') ausgebildet werden, – Ausbildung einer Mehrzahl von Speicherelementen (804), wobei die Speicherelemente (804) oberhalb der Wortleitungen (808, 2000) ausgebildet werden, – Ausbildung einer Mehrzahl von Bitleitungen (810), wobei die Bitleitungen (810) oberhalb der Speicherelemente (804) ausgebildet werden, und wobei die Auswahlvorrichtungen (3200 1', 3200 2') Bipolartransistoren sind.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden des Halbleitersubstrats das Ausbilden einer Isolationsstruktur (1000) innerhalb des Halbleitersubstrats beinhaltet, derart, dass das Halbleitersubstrat in eine Mehrzahl aktiver Gebiete aufgeteilt wird, die zumindest teilweise gegeneinander isoliert sind.
  3. Verfahren nach Anspruch 2, wobei das Halbleitersubstrat so ausgebildet ist, dass jedes aktive Gebiet eine Mehrzahl von Halbleiterschichten aufweist, die übereinander gestapelt sind.
  4. Verfahren nach Anspruch 3, wobei eine zusätzliche Isolationsstruktur (1000) innerhalb jedes aktiven Gebiets ausgebildet wird, derart, dass das aktive Gebiet in zwei Teile aufgeteilt wird, die Isolationsstruktur (1000) und die zusätzliche Isolationsstruktur (1000) lateral gegeneinander isoliert sind, wobei die Mehrzahl der Halbleiterschichten in jedem Teil jeweils eine Auswahlvorrichtung (3200 1', 3200 2') ausbildet.
  5. Verfahren nach Anspruch 4, wobei die zusätzliche Isolationsstruktur (1000) innerhalb eines aktiven Gebiets ausgebildet wird durch – Ausbilden eines Trenchs innerhalb des aktiven Gebiets, der sich zumindest durch die oberste Halbleiterschicht des aktiven Gebiets hindurch erstreckt, – Bedecken der Seitenwände des Trenchs mit isolierendem Material, und – Auffüllen von verbleibendem Freiraum innerhalb des Trenchs mit leitendem Material.
  6. Verfahren nach Anspruch 5, wobei oberhalb des Halbleitersubstrats eine Wortleitung (808, 2000) ausgebildet wird, die mit dem in den Trench gefüllten leitendem Material verbunden ist.
  7. Verfahren nach einem der Ansprüche 4 bis 6, wobei oberhalb jeden aktiven Gebiets zwei Speicherelemente (804) ausgebildet werden, wobei jedes Speicherelement (804) mit der obersten Halbleiterschicht einer Auswahlvorrichtung (3200 1', 3200 2') verbunden ist.
  8. Integrierte Schaltung, mit: – einer Mehrzahl von Speicherzellen, wobei jede Speicherzelle ein Speicherelement (804) und eine Auswahlvorrichtung (3200 1', 3200 2') aufweist, – wobei die Auswahlvorrichtungen (3200 1', 3200 2') derart angeordnet sind, dass ein Stromfluss durch die Auswahlvorrichtungen (3200 1', 3200 2') vertikal zur Hauptprozessierungsoberfläche des Halbleitersubstrats erfolgt, – einer Mehrzahl von Wortleitungen (808, 2000), die mit den Speicherzellen verbunden sind, wobei die Wortleitungen (808, 2000) unterhalb der Speicherelemente (804) angeordnet sind, – einer Mehrzahl von Bitleitungen (810), die mit den Speicherzellen verbunden sind, wobei die Bitleitungen (810) oberhalb der Speicherelemente (804) angeordnet sind, – wobei die Bitleitungen (810), die Wortleitungen (808, 2000) sowie die Speicherelemente (804) oberhalb der Auswahlvorrichtungen (3200 1', 3200 2') angeordnet sind und wobei die Auswahlvorrichtungen Bipolartransistoren sind.
  9. Integrierte Schaltung nach Anspruch 8, wobei die Auswahlvorrichtungen (3200 1', 3200 2') innerhalb eines gemeinsamen Halbleitersubstrats angeordnet sind, das von allen Speicherzellen geteilt wird.
  10. Integrierte Schaltung nach Anspruch 9, wobei das Halbleitersubstrat in eine Mehrzahl aktiver Gebiete aufgeteilt ist, die wenigstens teilweise gegeneinander isoliert sind, wobei jedes aktive Gebiet zwei Auswahlvorrichtungen (3200 1', 3200 2') aufweist, und wobei oberhalb jedes aktiven Gebiets zwei Speicherelemente (804) angeordnet sind.
  11. Integrierte Schaltung nach Anspruch 10, wobei die Auswahlvorrichtungen (3200 1', 3200 2'), die innerhalb desselben aktiven Gebiets angeordnet sind, mit einer gemeinsamen Wortleitung (808, 2000) verbunden sind, und wobei die Speicherelemente (804), die oberhalb desselben aktiven Gebiets angeordnet sind, mit individuellen Bitleitungen (810) verbunden sind.
  12. Integrierte Schaltung nach einem der Ansprüche 10 bis 11, wobei die Auswahlvorrichtungen (3200 1', 3200 2'), die innerhalb desselben aktiven Gebiets angeordnet sind, sich einen gemeinsamen Teil des aktiven Gebiets teilen.
  13. Integrierte Schaltung nach Anspruch 12, wobei jeder Bipolartransistor einen Emitter aufweist, der mit einem Speicherelement (804) verbunden ist, eine Basis aufweist, die mit der gemeinsamen Wortleitung (808, 2000) verbunden ist, sowie einen Kollektor aufweist.
  14. Integrierte Schaltung nach einem der Ansprüche 12 bis 13, wobei der gemeinsame Teil ein Wortleitungskontaktiergebiet ist.
  15. Integrierte Schaltung nach einem der Ansprüche 13 bis 14, wobei der Kollektor ein gemeinsamer Kollektor ist, der von allen Auswahlvorrichtungen (3200 1', 3200 2') geteilt wird.
  16. Integrierte Schaltung nach einem der Ansprüche 12 bis 15, wobei der gemeinsame Teil lateral zwischen jeweils zwei Auswahlvorrichtungen (3200 1', 3200 2') angeordnet und lateral gegen die Auswahlvorrichtungen (3200 1', 3200 2') isoliert ist, so dass der gemeinsame Teil eingerichtet ist zum Ansteuern der jeweils zwei Auswahlvorrichtungen (3200 1', 3200 2').
  17. Integrierte Schaltung nach einem der Ansprüche 8 bis 16, wobei die Speicherelemente (804) Widerstandsänderungsspeicherelemente sind.
  18. Integrierte Schaltung nach einem der Ansprüche 8 bis 16, wobei die Speicherelemente (804) Phasenänderungsspeicherelemente sind.
  19. Integrierte Schaltung nach einem der Ansprüche 8 bis 16, wobei die Speicherelemente (804) magneto-resistive Speicherelemente sind.
  20. Integrierte Schaltung nach einem der Ansprüche 8 bis 16, wobei die Speicherelemente (804) programmierbare Metallisierungsspeicherelemente sind.
  21. Speichermodul mit wenigstens einer integrierten Schaltung, die aufweist: – eine Mehrzahl von Speicherzellen, wobei jede Speicherzelle ein Speicherelement (804) und eine Auswahlvorrichtung (3200 1', 3200 2') aufweist, – wobei die Auswahlvorrichtungen (3200 1', 3200 2') derart angeordnet sind, dass ein Stromfluss durch die Auswahlvorrichtungen (3200 1', 3200 2') vertikal zur Hauptprozessierungsoberfläche des Halbleitersubstrats erfolgt, – eine Mehrzahl von Wortleitungen (808, 2000), die mit den Speicherzellen verbunden sind, wobei die Wortleitungen (808, 2000) unterhalb der Speicherelemente (804) angeordnet sind, – eine Mehrzahl von Bitleitungen (810), die mit den Speicherzellen verbunden sind, wobei die Bitleitungen (810) oberhalb der Speicherelemente (804) angeordnet sind, – wobei die Bitleitungen (810), die Wortleitungen (808, 2000) sowie die Speicherelemente (804) oberhalb der Auswahlvorrichtungen (3200 1', 3200 2') angeordnet sind, wobei die Auswahlvorrichtungen (3200 1', 3200 2') Bipolartransistoren sind.
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