DE102021110427A1 - Multigate-Auswahlschalter für Speicherzellen und deren Herstellungsverfahren - Google Patents

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Yong-Jie WU
Yen-Chung Ho
Hui-Hsien Wei
Chia-Jung Yu
Pin-Cheng HSU
Mauricio Manfrini
Chung-Te Lin
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Speicherstruktur weist auf: eine erste Wortleitung und eine zweite Wortleitung; eine high-k-dielektrische Schicht angeordnet auf der ersten Wortleitung und der zweiten Wortleitung; eine Kanalschicht angeordnet auf der high-k-dielektrischen Schicht und aufweisend ein Halbleitermaterial; eine erste Source-Elektrode und eine zweite Source-Elektrode, welche die Kanalschicht elektrisch kontaktieren; eine erste Drain-Elektrode angeordnet auf der Kanalschicht zwischen der ersten Source-Elektrode und der zweiten Source-Elektrode; eine Speicherzelle, welche mit der ersten Drain-Elektrode elektrisch verbunden ist; und eine Bitleitung, welche mit der Speicherzelle elektrisch verbunden ist.

Description

  • VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung 63/045,329 mit dem Titel „Doppel-Gate-IGZO-TFT verwendet als Wahlschalter“, eingereicht am 29. Juni 2020, die durch Bezugnahme vollumfänglich in die vorliegende Anmeldung aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Dünnschichttransistoren (TFTs) gelten als vielversprechende Kandidaten für Back-End-of-Line-Steuerungselemente (BEOL-Steuerungselemente) in Speichervorrichtungen. Metalloxidhalbleitermaterialien, welche in TFTs Anwendung finden, können jedoch ein Problem in Bezug auf schwache Einschaltströme aufweisen. Demgemäß besteht ein Bedarf an verbesserten TFTs, welche höhere Einschaltströme für das verbesserte Schalten von Speicherzellen bereitstellen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A ist eine vertikale Querschnittsansicht einer beispielhaften Struktur nach der Bildung komplementärer Metalloxidhalbleiter-Transistoren (CMOS-Transistoren), von Metall-Interconnect-Strukturen eingebettet in Schichten aus dielektrischem Material sowie einer Schicht aus dielektrischem Material auf Verbindungs-Durchkontaktierungs-Ebene im Einklang mit einer Ausführungsform der vorliegenden Offenbarung.
    • 1B ist eine vertikale Querschnittsansicht der ersten beispielhaften Struktur während der Bildung der Anordnung von Finnenfeldeffekttransistoren mit rückseitigem Gate im Einklang mit einer Ausführungsform der vorliegenden Offenbarung.
    • 1C ist eine vertikale Querschnittsansicht der ersten beispielhaften Struktur nach der Bildung übergeordneter Metall-Interconnect-Strukturen im Einklang einer Ausführungsform der vorliegenden Offenbarung.
    • 2A - 2N sind jeweils vertikale Querschnittsansichten, welche eine Abfolge von Schritten bei der Bildung einer Speicherstruktur im Einklang mit verschiedenen Ausführungsformen der vorliegenden Offenbarung darstellen.
    • 3A - 3D sind vertikale Querschnittsansichten, welche eine Abfolge von Schritten bei der Bildung einer Speicherstruktur im Einklang mit verschiedenen Ausführungsformen der vorliegenden Offenbarung darstellen.
    • 4 ist eine perspektivische Ansicht einer Speicherstruktur von 3D.
    • 5A - 5I sind vertikale Querschnittsansichten, welche eine Abfolge von Schritten bei der Bildung einer Speicherstruktur im Einklang mit verschiedenen Ausführungsformen der vorliegenden Offenbarung darstellen.
    • 6 ist eine perspektivische Ansicht einer Speicherstruktur von 5I.
    • 7A und 7B sind vertikal Querschnittsansichten von Speicherzellen, welche in Speicherstrukturen im Einklang mit verschiedenen Ausführungsformen der vorliegenden Offenbarung aufgenommen werden können.
    • 8 ist ein Ablaufdiagramm, welches ein Verfahren zum Bilden einer Speicherstruktur im Einklang mit verschiedenen Ausführungsformen der vorliegenden Offenbarung darstellt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zur Umsetzung verschiedener Merkmale des bereitgestellten Gegenstands bereit. Nachfolgend sind spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich nur um Beispiele, welche keinesfalls als Einschränkung auszulegen sind. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Merkmal in direktem Kontakt miteinander gebildet sind, kann jedoch auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale derart zwischen dem ersten Merkmal und dem zweiten Merkmal gebildet sein können, dass das erste und das zweite Merkmal nicht in direktem Kontakt miteinander sein können. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit, und schreibt für sich selbst keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können Begriffe räumlicher Beziehungen, wie zum Beispiel „darunter“, „unterhalb“, „niedrig“, „oberhalb“, „obere/r/s“ und dergleichen hierin zum Zweck einer einfacheren Beschreibung der Beziehung eines in den Figuren dargestellten Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) verwendet werden. Die Begriffe räumlicher Beziehungen sollen dazu dienen, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb zusätzlich zur in den Figuren abgebildeten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in anderen Ausrichtungen) angeordnet sein, und die hierin verwendeten Begriffe räumlicher Beziehungen können somit auch dementsprechend ausgelegt werden. Sofern nicht ausdrücklich anders angegeben, wird davon ausgegangen, dass jedes Element, welches dieselbe Bezugsziffer aufweist, auch dieselbe Materialzusammensetzung sowie eine Dicke innerhalb eines selben Dickenbereichs aufweist.
  • Die vorliegende Offenbarung betrifft Halbleiterbauelemente, und insbesondere einen vertikalen feldgesteuerten Stromwahlschalter mit zwei Gates, welcher in Verbindung mit einer Speicherzellenvorrichtung, wie zum Beispiel einer Speicherzellenauswahlvorrichtung, betrieben werden kann. Verschiedene Ausführungsformen der vorliegenden Offenbarung können eine ferroelektrische gate-gesteuerte Speichervorrichtung und Verfahren zum Bilden derselben betreffen.
  • Speichervorrichtungen weisen ein Gitter aus unabhängig funktionierenden Speicherzellen, welche auf einem Substrat gebildet sind, auf. Speichervorrichtungen können flüchtige Speicherzellen oder nichtflüchtige Speicherzellen (NV-Speicherzellen) aufweisen. Aufkommende Speichertechnologien zielen darauf auf, mehr Daten zu geringeren Kosten zu speichern, als Siliziumchips, welche in der Unterhaltungselektronik beliebt, jedoch teuer in der Fertigung sind. Solche aufkommenden Speichervorrichtungen können in naher Zukunft dazu verwendet werden, bestehende Speichertechnologien, wie zum Beispiel Flash-Speicher, zu ersetzen. Während bestehende resistive Direktzugriffsspeicher in der Regel für ihre vorgesehenen Zwecke angemessen waren, können sie im Zuge der fortschreitenden Verkleinerung von Vorrichtungen nicht mehr in jeder Hinsicht zufriedenstellen. Aufkommende nichtflüchtige Speichertechnologien können zum Beispiel resistive Direktzugriffsspeicher (RRAM oder ReRAM), magnetoresistive Direktzugriffsspeicher (MRAM), ferroelektrische Direktzugriffsspeicher (FeRAM) und Phasenänderungsspeicher (PCM) aufweisen.
  • RRAM ist ein Typ von NV-RAM, welcher derart funktioniert, dass er den Widerstand über ein dielektrisches Feststoffmaterial, welches häufig als ein Memristor bezeichnet wird, verändert. MRAM ist ein Typ von NV-RAM, welcher Daten in magnetischen Domänen speichert. Im Gegensatz zu herkömmlichen RAM-Chiptechnologien werden Daten in MRAM nicht als elektrische Ladung oder Stromflüsse, sondern durch Magnetspeicherelemente gespeichert. Die Elemente sind aus zwei ferromagnetischen Platten gebildet, welche jeweils eine Magnetisierung aufrechterhalten können und durch eine dünne Isolierschicht voneinander getrennt sind. Eine der beiden Platten ist ein Permanentmagnet, welcher auf eine bestimmte Polarität gesetzt ist; die Magnetisierung der anderen Platte kann derart verändert werden, dass sie mit einem externen Feld zum Abspeichern von Daten übereinstimmt. Wenn die Isolierschicht dünn genug ist (typischerweise einige Nanometer), können Elektronen von einem Ferromagneten in den anderen „tunneln“. Diese Gestaltung ist als ein magnetischer Tunnelübergang (MTJ) bekannt, und stellt die einfachste Struktur für ein MRAM-Bit dar.
  • Ferroelektrischer RAM (FeRAM, F-RAM oder FRAM) ist ein Direktzugriffsspeicher, welcher eine ähnliche Konstruktion aufweist, wie ein dynamischer RAM (DRAM), jedoch eine ferroelektrische dielektrische Schicht anstatt der Schicht aus dielektrischem Material verwendet, um die Nichtflüchtigkeit zu erzielen. Phasenänderungsspeicher (auch bekannt als PCM, PCME, PRAM, PCRAM, OUM (Ovonic-Einheitsspeicher) und C-RAM oder CRAM (Chalkogenid-RAM) ist ein Typ von NV-RAM. PRAMs nützen das einzigartige Verhalten von Chalkogenidglas. In der älteren Generation von PCM wurde Hitze, welche durch den Durchgang eines elektrischen Stroms durch ein Heizelement, welches in der Regel aus Titannitrid (TiN) hergestellt ist, erzeugt wird, verwendet, um das Glas entweder rasch zu erhitzen und abzuschrecken, wodurch es amorph wird, oder es für einige Zeit in seinem Kristallisationstemperaturbereich zu halten, wodurch es in seinen kristallinen Zustand zurückkehrt. PCM weist auch die Fähigkeit auf, eine Anzahl verschiedener Zwischenstadien zu erzielen, wodurch die Möglichkeit besteht, mehrere Bits in einer einzigen Zelle zu halten. In jeder dieser Speichertechnologien kann es erforderlich sein, dass ein Auswahltransistor eine bestimmte Speicherzelle anregt und auswählt, um einen Lese- oder Schreibvorgang vorzunehmen.
  • In einigen Speichervorrichtungen können CMOS-Transistoren als Auswahltransistor verwendet werden. Bei der Verbesserung der Größe und der Speicherzellendichte von Speichervorrichtungen kann jedoch die Größenbeschränkung der CMOS-Transistortechnologie zum limitierenden Faktor werden. Um die Größe und die Speicherzellendichte zu verbessern, welche durch CMOS-Transistoren begrenzt sein kann, werden Dünnschichttransistoren (TFTs) als vielversprechende Kandidaten zum Auswählen einer Speicherzelle eingeführt. Solche TFT-Transistoren können im Back-End-of-Line (BEOL) gebildet werden, wodurch wertvolle Grundfläche auf einem Substrat im Front-End-of-Line (FEOL) erschlossen werden kann. Metalloxidhalbleitermaterialien, welche in TFTs Anwendung finden, können jedoch ein Problem in Bezug auf schwache Einschaltströme aufweisen. Die verschiedenen hierin beschriebenen Ausführungsformen verbessern die Größe und Speicherzellendichte durch Bilden von ferroelektrischen gate-gesteuerten Speichervorrichtungen im BEOL. Verschiedene hierin offenbarte Ausführungsformen können eine Doppel-Gate-Vorrichtung bereitstellen, welche eine Erhöhung des Einschaltstroms beim Auswählen einer bestimmten Speicherzelle bereitstellen können.
  • 1A ist eine vertikale Querschnittsansicht einer beispielhaften Struktur nach der Bildung komplementärer Metalloxidhalbleitertransistoren (CMOS-Transistoren), von Metall-Interconnect-Strukturen eingebettet in Schichten aus dielektrischem Material, sowie einer Schicht aus dielektrischem Material auf Verbindungs-Durchkontaktierungs-Ebene vor der Bildung einer Anordnung von Speicherstrukturen im Einklang mit einigen Ausführungsformen der vorliegenden Offenbarung. Bezugnehmend auf 1 ist eine beispielhafte Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung dargestellt. Die beispielhafte Struktur weist komplementäre Metalloxidhalbleitertransistoren (CMOS-Transistoren) und Metall-Interconnect-Strukturen gebildet in Schichten aus dielektrischem Material auf. Insbesondere weist die erste beispielhafte Struktur ein Substrat 8 auf, welches eine Halbleitermaterialschicht 10 aufweist. Das Substrat 8 kann ein massives Halbleitersubstrat, wie zum Beispiel ein Siliziumsubstrat, in welchem sich die Halbleitermaterialschicht fortlaufend von einer oberen Fläche des Substrats 8 bis zu einer unteren Fläche des Substrats 8 erstreckt, oder eine Halbleiter-auf-Isolator-Schicht, welche die Halbleitermaterialschicht 10 als eine obere Halbleiterschicht, welche über einer vergrabenen Isolatorschicht (wie zum Beispiel einer Siliziumoxidschicht) angeordnet ist, aufweist, aufweisen. Flache Grabenisolationsstrukturen 12, welche ein dielektrisches Material, wie zum Beispiel Siliziumoxid enthalten, können in einem oberen Abschnitt des Substrats 8 gebildet sein. Geeignete dotierte Halbleiterwannen, wie zum Beispiel p-Wannen und n-Wannen, können innerhalb jedes der Bereiche, welche seitlich von einem Abschnitt der flachen Grabenisolationsstrukturen 12 umschlossen sein können, gebildet sein. Feldeffekttransistoren können über der oberen Fläche des Substrats 8 gebildet sein. Zum Beispiel kann jeder der Feldeffekttransistoren aktive Source-/Drain-Bereiche 14, einen Halbleiterkanal 15, welcher einen Flächenabschnitt des Substrats 8, welcher sich zwischen den aktiven Source-/Drain-Bereichen 14 erstreckt, aufweist, und eine Gate-Struktur 20 aufweisen. Jede der Gate-Strukturen 20 kann ein Gate-Dielektrikum 22, einen Gateelektrodenstreifen 24, ein Gate-Kappendielektrikum 28 und ein dielektrisches Gate-Abstandselement 26 aufweisen. Ein aktiver Source-/Drain-Metallhalbleiterlegierungsbereich 18 kann auf jedem der aktiven Source-/Drain-Bereiche 14 gebildet werden. Obwohl in den Zeichnungen planare Feldeffekttransistoren dargestellt sind, werden ausdrücklich auch Ausführungsformen ins Auge gefasst, in welchen die Feldeffekttransistoren zusätzlich oder alternativ dazu Finnenfeldeffekttransistoren (FinFETs), Rundum-Gate-Feldeffekttransistoren (GAA-FET-Transistoren) oder eine beliebige andere Art von Feldeffekttransistoren (FETs) aufweisen.
  • Die beispielhafte Struktur kann einen Speicheranordnungsbereich 50, in welchem anschließend eine Anordnung von Speicherelementen gebildet werden kann, und einen peripheren Bereich 52, in welchem Logikbauelemente, welche den Betrieb der Anordnung von Speicherelementen unterstützen, gebildet werden können, aufweisen. In einer Ausführungsform können Vorrichtungen (wie zum Beispiel Feldeffekttransistoren) im Speicheranordnungsbereich 50 untere Elektrodenzugriffstransistoren aufweisen, welche Zugriff auf untere Elektroden von Speicherzellen, welche anschließend zu bilden sind, bereitstellen. Obere Elektrodenzugriffstransistoren, welche Zugriff auf obere Elektroden von Speicherzellen, welche anschließend zu bilden sind, bereitstellen, können in diesem Bearbeitungsschritt im peripheren Bereich 52 gebildet werden.
  • Bauelemente (wie zum Beispiel Feldeffekttransistoren) im peripheren Bereich 52 können Funktionen bereitstellen, welche dazu erforderlich sein können, die Anordnung von Speicherzellen, welche anschließend zu bilden ist, zu betreiben. Insbesondere können Vorrichtungen im peripheren Bereich derart gestaltet sein, dass sie den Programmiervorgang, den Löschvorgang und den Auslesevorgang (Lesevorgang) der Anordnung von Speicherzellen steuern. Zum Beispiel können die Vorrichtungen im peripheren Bereich eine Erfassungsschaltung und/oder eine obere Elektrodenvorspannungsschaltung aufweisen. Die auf der oberen Fläche des Substrats 8 gebildeten Bauelemente können komplementäre Metalloxidhalbleitertransistoren (CMOS-Transistoren) und wahlweise zusätzliche Halbleiterbauelemente (wie zum Beispiel Widerstände, Dioden, Kondensatoren, etc.) aufweisen, und werden gemeinsam mit diesen als CMOS-Schaltung 75 bezeichnet.
  • Anschließend können verschiedene Strukturen auf Interconnect-Ebene gebildet werden, welche vor der Bildung einer Anordnung von Finnenfeldeffekttransistoren mit rückseitigem Gate gebildet werden, und welche hierin als untere Strukturen auf Interconnect-Ebene (L0, L1, L2) bezeichnet werden. Falls anschließend eine zweidimensionale Anordnung von TFTs über zwei Ebenen von Metallleitungen auf Interconnect-Ebene gebildet werden sollen, können die unteren Strukturen auf Interconnect-Ebene (L0, L1, L2) eine Struktur auf Interconnect-Ebene L0, eine erste Struktur auf Interconnect-ebene L1 und eine zweite Struktur auf Interconnect-Ebene L2 aufweisen. Die dielektrischen Materialschichten können zum Beispiel eine dielektrische Materialschicht auf Kontaktebene 31A, eine erste dielektrische Materialschicht auf Metallleitungsebene 31B und eine zweite dielektrische Materialschicht auf Leitungs-und-Durchkontaktierungs-Ebene 32 aufweisen. Verschiedene Metall-Interconnect-Strukturen eingebettet in dielektrische Materialschichten können anschließend über dem Substrat 8 und den Bauelementen (wie zum Beispiel den Feldeffekttransistoren) gebildet werden. Die Metall-Interconnect-Strukturen können Vorrichtungskontakt-Durchkontaktierungsstrukturen 41V gebildet in der dielektrischen Materialschicht auf Kontaktebene 31A (Struktur auf Interconnect-Ebene L0), welche eine entsprechende Komponente der CMOS-Schaltung 75 kontaktieren, erste Metallleitungsstrukturen 41L gebildet in der ersten dielektrischen Materialschicht auf Metallleitungsebene 31B (Struktur auf Interconnect-Ebene L1), erste Metalldurchkontaktierungsstrukturen 42V gebildet in einem unteren Abschnitt der zweiten dielektrischen Materialschicht auf Leitungs-und-Durchkontaktierungsebene 32 und zweite Metallleitungsstrukturen 42L gebildet in einem oberen Abschnitt der zweiten dielektrischen Materialschicht auf Leitungs-und-Durchkontaktierungs-Ebene 32 (Struktur auf Interconnect-Ebene L2) aufweisen.
  • Jede der dielektrischen Materialschichten (31A, 31B and 32) kann ein dielektrisches Material, wie zum Beispiel ein undotiertes Silikatglas, ein dotiertes Silikatglas, Organosilikatglas, amorphen fluorierten Kohlenstoff, poröse Varianten derselben oder Kombinationen davon, enthalten. Jede der Metall-Interconnect-Strukturen (41V, 41L, 42V und 42L) kann mindestens ein leitfähiges Material enthalten, welches eine Kombination aus einer Metallauskleidungsschicht (wie zum Beispiel einem Metallnitrid oder einem Metallkarbid) und einem metallischen Füllmaterial sein kann. Jede der Metallleitungsschichten kann TiN, TaN, WN, TiC, TaC und WC enthalten, und jeder der metallischen Füllmaterialabschnitte kann W, Cu, Al, Co, Ru, Mo, Ta, Ti, Legierungen davon und/oder Kombinationen davon enthalten. Andere geeignete Materialien innerhalb des erwogenen Umfangs der Offenbarung können ebenfalls verwendet werden. In einer Ausführungsform können die ersten Metalldurchkontaktierungsstrukturen 42V und die zweiten Metallleitungsstrukturen 42L durch einen Doppeldamaszenerprozess als integrierte Leitungs- und Durchkontaktierungsstrukturen gebildet werden, und die zweiten Metalldurchkontaktierungsstrukturen 43V sowie die dritten Metallleitungsstrukturen 43L können als integrierte Leitungs- und Durchkontaktierungsstrukturen gebildet werden.
  • Die Schichten aus dielektrischem Material (31A, 31B und 32) können in einer unteren Ebene in Bezug auf eine Anordnung von Speicherzellen, welche anschließend zu bilden ist, angeordnet sein. Somit werden die dielektrischen Materialschichten (31A, 31B und 32) hierin als dielektrische Materialschichten auf der unteren Ebene bezeichnet, das bedeutet, als Schichten aus dielektrischem Material angeordnet in einer unteren Ebene in Bezug auf die anschließend zu bildende Anordnung von Speicherzellen. Die Metall-Interconnect-Strukturen (41V, 41L, 42V und 42L) werden hierin als Metall-Interconnect-Strukturen in der unteren Ebene bezeichnet. Eine Untergruppe der Metall-Interconnect-Strukturen (41V, 41L, 42V und 42L) weist Metallleitungen in der unteren Ebene auf (wie zum Beispiel die dritten Metallleitungsstrukturen 42L), welche in den dielektrischen Materialschichten in der unteren Ebene eingebettet sind, und obere Flächen innerhalb einer horizontalen Ebene, welche eine oberste Fläche der dielektrischen Materialschichten in der unteren Ebene aufweist, aufweisen. In der Regel kann die Gesamtzahl an Metallleitungsebenen innerhalb der dielektrischen Materialschichten in der unteren Ebene (31A, 31B, und 32) in einem Bereich von 1 bis 3 liegen.
  • Die beispielhafte Struktur kann verschiedene Vorrichtungsbereiche aufweisen, welche einen Speicheranordnungsbereich 50, in welchem anschließend mindestens eine Anordnung nichtflüchtiger Speicherzellen gebildet werden kann, aufweisen können. Zum Beispiel kann die mindestens eine Anordnung nichtflüchtiger Speicherzellen resistive Direktzugriffsspeicherbauelemente (RRAM oder ReRAM), magnetische/magnetoresistive Direktzugriffsspeicherbauelemente (MRAM), ferroelektrische Direktzugriffsspeicherbauelemente (FeRAM) und Phasenänderungsspeicherbauelemente (PCM) aufweisen. Die beispielhafte Struktur kann auch einen peripheren Logikbereich 52 aufweisen, in welchem anschließend elektrische Verbindungen zwischen jeder der Anordnungen nichtflüchtiger Speicherzellen und einer Peripherieschaltung, welche Feldeffekttransistoren aufweist, gebildet werden können. Bereiche des Speicheranordnungsbereichs 50 und des Logikbereichs 52 können zum Bilden verschiedener Elemente der Peripherieschaltung verwendet werden.
  • Bezugnehmend auf 1B kann eine Anordnung 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlvorrichtungen im Speicheranordnungsbereich 50 über der zweiten Struktur auf Interconnect-Ebene L2 gebildet werden. Die Einzelheiten hinsichtlich der Struktur und der Bearbeitungsschritte für die Anordnung 95 nichtflüchtiger ferroelektrischer gate-gesteuerter Speicherzellen werden nachfolgend ausführlich beschrieben. Eine dritte dielektrische Materialschicht auf Interconnect-Ebene 33 kann während der Bildung der Anordnung 95 nichtflüchtiger gate-gesteuerter ferroelektrischer Speicherzellen gebildet werden. Die Gruppe sämtlicher auf der Ebene der Anordnung 95 von nichtflüchtigen Speicherzellenbauelementen und gate-gesteuerten ferroelektrischen Speicherzellenbauelementen gebildeten Strukturen wird hierin als eine dritte Struktur auf Interconnect-Ebene L3 bezeichnet.
  • Bezugnehmend auf 1C können dritte Metall-Interconnect-Strukturen auf Interconnect-Ebene (43V, 43L) in der dritten dielektrischen Materialschicht auf Interconnect-Ebene 33 gebildet werden. Die dritten Metall-Interconnect-Strukturen auf Interconnect-Ebene (43V, 43L) können zweite Metalldurchkontaktierungsstrukturen 43V und dritte Metallleitungen 43L aufweisen. Zusätzliche Strukturen auf Interconnect-Ebene können anschließend gebildet werden, und werden hierin als obere Strukturen auf Interconnect-Ebene (L4, L5, L6, L7) bezeichnet. Zum Beispiel können die oberen Strukturen auf Interconnect-Ebene (L4, L5, L6, L7) eine vierte Struktur auf Interconnect-Ebene L4, eine fünfte Struktur auf Interconnect-Ebene L5, eine sechste Struktur auf Interconnect-Ebene L6 und eine siebte Struktur auf Interconnect-Ebene L7 aufweisen. Die vierte Struktur auf Interconnect-Ebene L4 kann eine vierte dielektrische Materialschicht auf Interconnect-Ebene 34 aufweisend darin gebildete vierte Metall-Interconnect-Strukturen auf Interconnect-Ebene (44V, 44L) aufweisen, welche dritte Metalldurchkontaktierungsstrukturen 44V und vierte Metallleitungen 44L aufweisen können. Die fünfte Struktur auf Interconnect-Ebene L5 kann eine fünfte dielektrische Materialschicht auf Interconnect-Ebene 35 aufweisend darin gebildete fünfte Metall-Interconnect-Strukturen auf Interconnect-Ebene (45V, 45L) aufweisen, welche vierte Metalldurchkontaktierungsstrukturen 45V und fünfte Metallleitungen 45L aufweisen können. Die sechste Struktur auf Interconnect-Ebene L6 kann eine sechste dielektrische Materialschicht auf Interconnect-Ebene 36 aufweisend darin gebildete sechste Metall-Interconnect-Strukturen auf Interconnect-Ebene (46V, 46L) aufweisen, welche fünfte Metalldurchkontaktierungsstrukturen 46V und sechste Metallleitungen 46L aufweisen können. Die siebte Struktur auf Interconnect-Ebene L7 kann eine siebte dielektrische Materialschicht auf Interconnect-Ebene 37 aufweisend darin gebildete sechste Metall-Durchkontaktierungs-Strukturen auf Interconnect-Ebene (47L) (welche siebte Metall-Interconnect-Strukturen auf Interconnect-Ebene sind) und Metall-Bondungs-Pads 47B aufweisen. Die Metall-Bondungs-Pads 47B können für Löt-Bondung eingerichtet sein (für welche C4-Kugel-Bondung oder Draht-Bondung verwendet werden kann), oder kann für Metall-auf-Metall-Bondung (wie zum Beispiel Kupfer-auf-Kupfer-Bondung) eingerichtet sein.
  • Jede der dielektrischen Materialschichten auf Interconnect-Ebene kann als eine dielektrische Materialschicht auf Interconnect-Ebene (ILD-Schicht) 30 bezeichnet werden (das heißt 31A, 31B, 32, 33, 34, 35, 36 und 37). Jede der Metall-Interconnect-Strukturen auf Interconnect-Ebene kann als eine Metall-Interconnect Struktur 40 bezeichnet werden. Jede durchgehende Kombination einer Metalldurchkontaktierungsstruktur und einer darüberliegenden Metallleitung, welche innerhalb einer selben Struktur auf Interconnect-Ebene (L2 - L7) angeordnet sind, können nacheinander als zwei einzelne Strukturen gebildet werden, indem zwei einzelne Damaszenerprozesse verwendet werden, oder können gleichzeitig als eine Einheitsstruktur gebildet werden, indem ein Doppeldamaszenerprozess verwendet wird. Jede der Metall-Interconnect-Strukturen 40 (das heißt 41V, 41L, 42V, 42L, 43V, 43L, 44V, 44L, 45V, 45L, 46V, 46L, 47V, 47B) kann eine jeweilige Metallauskleidung (wie zum Beispiel eine Schicht aus TiN, TaN oder WN aufweisend eine Dicke in einem Bereich von 2 nm bis 20 nm) und ein jeweiliges metallisches Füllmaterial (wie zum Beispiel W, Cu, Co, Mo, Ru, andere Elementarmetalle oder eine Legierung oder eine Kombination davon) aufweisen. Andere geeignete Materialien zur Verwendung als eine Metallauskleidung und ein metallisches Füllmaterial werden im Umfang der Offenbarung ins Auge gefasst. Verschiedene dielektrische Ätzstoppmaterialschichten und dielektrische Kappenschichten können zwischen vertikal benachbarten Paaren von ILD-Schichten 30 eingefügt werden, oder können in eine oder mehrere der ILD-Schichten 30 integriert werden.
  • Obwohl die vorliegende Offenbarung unter Verwendung einer Ausführungsform beschrieben wird, in welcher die Anordnung 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlvorrichtungen als eine Komponente einer dritten Struktur auf Interconnect-Ebene L3 gebildet sein kann, werden hierin ausdrücklich auch Ausführungsformen ins Auge gefasst, in welchen die Anordnung 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlvorrichtungen als Komponenten einer beliebigen anderen Struktur auf Interconnect-Ebene (zum Beispiel L1 - L7) gebildet sein kann. Obwohl die vorliegende Offenbarung ferner unter Verwendung einer Ausführungsform beschrieben wird, in welcher ein Satz von acht Strukturen auf Interconnect-Ebene gebildet wird, werden hierin ausdrücklich auch Ausführungsformen ins Auge gefasst, in welchen eine andere Anzahl von Strukturen auf Interconnect-Ebene verwendet wird. Darüber hinaus werden hierin ausdrücklich auch Ausführungsformen ins Auge gefasst, in welchen zwei oder mehr Anordnungen 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlvorrichtungen innerhalb mehrerer Strukturen auf Interconnect-Ebene im Speicheranordnungsbereich 50 bereitgestellt sein können. Obwohl die vorliegende Offenbarung unter Verwendung einer Ausführungsform beschrieben wird, in welcher eine Anordnung 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlvorrichtungen in einer einzigen Struktur auf Interconnect-Ebene gebildet sein kann, werden hierin ausdrücklich auch Ausführungsformen ins Auge gefasst, in welchen eine Anordnung 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlvorrichtungen über zwei vertikal aneinandergrenzende Strukturen auf Interconnect-Ebene gebildet werden können.
  • Die 2A - 2N sind vertikale Querschnittsansichten, welche die Bildung einer Speicherstruktur 200 im Einklang mit verschiedenen Ausführungsformen der vorliegenden Offenbarung darstellen. Bezugnehmend auf 2A kann eine erste dielektrische Schicht 102 auf einem Substrat 100 gebildet werden. Das Substrat 100 kann ein beliebiges geeignetes Substrat sein, wie zum Beispiel ein amorphes Siliziumsubstrat oder ein Polysiliziumhalbleitervorrichtungssubstrat. In anderen Ausführungsformen kann das Substrat 100 die dritte dielektrische Materialschicht auf Interconnect-Ebene 33 sein, wie in 1C gezeigt. Die erste dielektrischen Schicht 102 kann eine Voroxidschicht gebildet am Substrat 100 sein, welche zum Beispiel durch einen thermischen Prozess gebildet worden ist. In anderen Ausführungsformen kann die erste dielektrische Schicht 102 ein dielektrisches Material, wie zum Beispiel Siliziumoxid (Si02), undotiertes Silikatglas, ein dotiertes Silikatglas, Organosilikatglas, amorpher fluorierter Kohlenstoff, poröse Varianten desselben oder Kombinationen davon, enthalten. Die erste dielektrische Schicht 102 kann durch einen beliebigen einer Reihe geeigneter Abscheidungsprozesse abgeschieden oder über einer dielektrischen Materialschicht auf Interconnect-Ebene 30 aufgewachsen werden.
  • Eine Photoresistschicht 114 kann über der ersten dielektrischen Schicht 102 aufgebracht werden. Die Photoresistschicht 114 kann lithografisch strukturiert werden, um eine Leitungs- und Raumstruktur zu bilden, welche Photoresistmaterialstreifen, welche sich entlang der ersten horizontalen Richtung erstrecken, aufweist. Ein anisotroper Ätzprozess kann ausgeführt werden, um die unmaskierten Abschnitte der ersten dielektrischen Schicht 102 zu ätzen. Untere Gate-Gräben 103A und 103B, welche sich entlang der ersten horizontalen Richtung erstrecken, können in Bereichen gebildet werden, welche nicht durch die Photoresistmaterialstreifen maskiert sind. Der anisotrope Ätzprozess kann einen beliebigen geeigneten Ätzprozess, wie zum Beispiel einen Nass- oder Trockenätzprozess, verwenden. Die Photoresistschicht 114 kann anschließend zum Beispiel durch Veraschung entfernt werden.
  • Bezugnehmend auf die 2A und 2B können die erste Wortleitung 120A und die zweite Wortleitung 120B (zum Beispiel untere Gates) in den unteren Gate-Gräben 103A beziehungsweise 103B gebildet werden. Insbesondere kann ein elektrisch leitendes Material auf der ersten dielektrischen Schicht 102 und in den unteren Gate-Gräben 103A und 103B abgeschieden werden. Hierbei können „geeignete elektrisch leitende Materialien“ Kupfer, Aluminium, Zirkonium, Titan, Titannitrid, Wolfram, Tantal, Tantalnitrid, Ruthenium, Palladium, Platin, Kobalt, Nickel, Iridium, Legierungen davon oder dergleichen enthalten. Andere geeignete elektrisch leitende Materialien sind ebenfalls im erwogenen Umfang der Offenbarung eingeschlossen.
  • Das elektrisch leitende Material kann unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses abgeschieden werden. Hierbei können „geeignete Abscheidungsprozess“ einen chemischen Aufdampfungsprozess (CVD-Prozess), einen physischen Aufdampfungsprozess (PVD-Prozess), einen Atomlagenabscheidungsprozess (ALD-Prozess), einen hochdichten Plasma-CVD-Prozess (HDPCVD-Prozess), einen metallorganischen-CVD-Prozess (MOCVD-Prozess), einen plasmaverstärkten CVD-Prozess (PECVD-Prozess), einen Zerstäubungsprozess, Laserablation oder dergleichen umfassen.
  • Ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanischer Polierprozess (CMP-Prozess) oder dergleichen, kann dann ausgeführt werden, um überschüssiges elektrisch leitendes Material von der oberen Fläche der ersten dielektrischen Schicht 102 zu entfernen und die oberen Flächen der Wortleitungen 120A, 120B komplanar mit der oberen Fläche der ersten dielektrischen Schicht 102 zu machen. Die Wortleitungen 120A, 120B können sich parallel zueinander quer über das Substrat 100 erstrecken. Die Wortleitungen 120A, 120B können gemäß einem gewünschten Abstandsmaß zwischen TFT-Vorrichtungen voneinander beabstandet sein.
  • Bezugnehmend auf 2C kann eine high-k-dielektrische Schicht 104 auf den Wortleitungen 120A, 120B und der ersten dielektrischen Schicht 102 abgeschieden werden. Die high-k-dielektrische Schicht 104 kann durch Abscheiden eines beliebigen geeigneten high-k-dielektrischen Materials unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses gebildet werden. Hierbei können „geeignete high-k-dielektrische Materialien‟ eine Dielektrizitätskonstante von mehr als 3,9 aufweisen, und können unter anderem Siliziumnitrid, Hafniumoxid (Hf02), Hafnium-Siliziumoxid (HfSiO), Hafnium-Tantaloxid (HfTaO), Hafnium-Titanoxid (HfTiO), Hafnium-Zirkoniumoxid (Hf0,5Zr0,5O2) (HZO)), Tantaloxid (Ta2O5), Aluminiumoxid (Al2O3), Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3), Zirkoniumoxid (ZrO2) enthalten, sind aber nicht auf diese beschränkt. Der Umfang der Offenbarung umfasst auch andere geeignete dielektrische Materialien. In verschiedenen Ausführungsformen kann die high-k-dielektrische Schicht 104 eine Dicke thk im Bereich von 0,5 - 5,0 nm, wie zum Beispiel 1-4 nm, aufweisen, jedoch können auch größere oder kleinere Dicken verwendet werden.
  • Eine Kanalschicht 140 kann auf der high-k-dielektrischen Schicht 104 abgeschieden werden. Die Kanalschicht 140 kann durch Abscheiden eines beliebigen geeigneten Halbleitermaterials unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses gebildet werden. Hierbei können „geeignete Halbleitermaterialien“ Polysilizium, amorphes Silizium oder ein Halbleiteroxid, wie zum Beispiel InGaZnO (IGZO), Indium-Zinnoxid (ITO), InWO, InZnO, InSnO, GaOx, InOx oder dergleichen, umfassen. Der Umfang der Offenbarung umfasst auch andere geeignete Halbleitermaterialien.
  • Eine zweite dielektrische Schicht 106 kann auf der Kanalschicht 140 abgeschieden werden. Zum Beispiel kann die zweite dielektrische Schicht 106 durch Abscheiden eines dielektrischen Materials, wie zum Beispiel Siliziumoxid oder ein beliebiges anderes geeignetes high-k-dielektrisches Material, unter Verwendung eines beliebigen geeigneten Abscheidungsverfahrens gebildet werden.
  • Bezugnehmend auf 2D kann eine Photoresistschicht 114 über der zweiten dielektrischen Schicht 106 gebildet werden. In einer wie oben erörterten Art und Weise kann die Photoresistschicht 114 lithografisch strukturiert werden. Die Struktur der Photoresistschicht 114 kann auf die zweite dielektrische Schicht 106 übertragen werden, um Source-Gräben 105A, 105B und einen gemeinsamen Drain-Graben 107 zu bilden. Zum Beispiel kann die zweite dielektrische Schicht 106 unter Verwendung der Photoresistschicht 114 als eine Maske unter Verwendung eines beliebigen geeigneten Ätzprozesses geätzt werden.
  • Bezugnehmend auf die 2D und 2E kann ein elektrisch leitendes Material auf der zweiten dielektrischen Schicht 106 und in den Gräben 105A, 105B, 107 abgeschieden werden, um eine erste Source-Elektrode 122A sowie eine zweite Source-Elektrode 122B in den Source-Gräben 105A beziehungsweise 105B zu bilden, und um eine gemeinsame Drain-Elektrode 124 im Drain-Graben 107 zu bilden. Die Elektroden 122A, 122B, 124 können aus einem beliebigen geeigneten elektrisch leitenden Material unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses gebildet werden. Die oberen Flächen der Elektroden 122A, 122B, 124 und der zweiten dielektrischen Schicht 106 können planarisiert werden, zum Beispiel unter Verwendung eines CMP-Prozesses, um einen Multi-Gate-Transistor 210 zu bilden.
  • Bezugnehmend auf 2F kann ein Speicherstapel 150S auf den Elektroden 122A, 122B, 124 und der zweiten dielektrischen Schicht 106 gebildet werden. Der Speicherstapel 150S kann gebildet werden, indem nacheinander verschiedene Schichten einer Speicherzelle abgeschieden werden. In einigen Ausführungsformen kann der Speicherzellenstapel 150 zum Beispiel eine untere Elektrodenschicht 153, eine nichtmagnetische metallische Pufferschicht 154, eine synthetische antiferromagnetische Schicht 160, eine nichtmagnetische Tunnelbarriereschicht 155, eine freie Magnetisierungsschicht 156, eine obere Elektrodenschicht 157 und eine metallische Ätzmaskenschicht 158 aufweisen. Die Schichten innerhalb des Speicherzellenstapels 150S können durch einen entsprechenden chemischen Dampfabscheidungsprozess oder einen entsprechenden physischen Dampfabscheidungsprozess abgeschieden werden.
  • Jede der Schichten innerhalb des Stapels 150S kann als planare Deckmaterialschicht aufweisend eine jeweils durchgehend einheitliche Dicke abgeschieden werden. Die nichtmagnetische metallische Pufferschicht 154, die synthetische antiferromagnetische Schicht 160, die nichtmagnetische Tunnelbarriereschicht 155 und die freie Magnetisierungsschicht 156 werden zusammen als Speichermaterialschichten bezeichnet. Mit anderen Worten werden die Speichermaterialschichten zwischen der unteren Elektrodenschicht 153 und der oberen Elektrodenschicht 157 gebildet.
  • Obwohl die vorliegende Offenbarung unter Verwendung einer Ausführungsform beschrieben wird, in welcher die Speichermaterialschichten die nichtmagnetische metallische Pufferschicht 154, die synthetische antiferromagnetische Schicht 160, die nichtmagnetische Tunnelbarriereschicht 155 und die freie Magnetisierungsschicht 156 aufweisen, können die Verfahren und Strukturen der vorliegenden Offenbarung auf jede beliebige Struktur angewendet werden, in welcher die Speichermaterialschichten einen Stapel verschiedener Schichten bereitgestellt zwischen einer unteren Elektrodenschicht 153 und einer oberen Elektrodenschicht 157, sowie Materialschichten, welche Informationen in einer beliebigen Art und Weise speichern können, aufweisen. Auch Modifikationen der vorliegenden Offenbarung werden hierin ausdrücklich ins Auge gefasst, in welchen die Speichermaterialschichten ein Phasenänderungsspeichermaterial, ein ferroelektrisches Speichermaterial oder ein leerstellenmoduliertes leitendes Oxidmaterial aufweisen.
  • Die untere Elektrodenschicht 153 enthält mindestens ein nichtmagnetisches metallisches Material, wie zum Beispiel TiN, TaN, WN, W, Cu, Al, Ti, Ta, Ru, Co, Mo, Pt, eine Legierung davon und/oder eine Kombination davon. Andere geeignete Materialien innerhalb des erwogenen Umfangs der Offenbarung können ebenfalls verwendet werden. Zum Beispiel kann die untere Elektrodenschicht 153 ein Elementarmetall, wie zum Beispiel W, Cu, Ti, Ta, Ru, Co, Mo oder Pt enthalten oder im Wesentlichen aus diesem bestehen. Die Dicke der unteren Elektrodenschicht 153 kann in einem Bereich von 10 nm bis 100 nm liegen, obwohl auch kleinere und größere Dicken verwendet werden können.
  • Die nichtmagnetische metallische Pufferschicht 154 enthält ein nichtmagnetisches Material, welches als eine Impfschicht dienen kann. Insbesondere kann die nichtmagnetische metallische Pufferschicht 154 eine kristalline Vorlagenstruktur bereitstellen, welche polykristalline Körner der Materialien der synthetischen antiferromagnetischen Schicht 160 entlang bestimmter Richtungen ausrichtet, was die Magnetisierung einer Referenzschicht innerhalb der synthetischen antiferromagnetischen Schicht 160 maximiert. Die nichtmagnetische metallische Pufferschicht 154 kann Ti, eine CoFeB-Legierung, eine NiFe-Legierung, Ruthenium oder eine Kombination davon enthalten. Die Dicke der nichtmagnetischen metallischen Pufferschicht 154 kann in einem Bereich von 3 nm bis 30 nm liegen, obwohl auch kleinere und größere Dicken verwendet werden können.
  • Die synthetische antiferromagnetische Schicht (SAF-Schicht) 160 kann einen Schichtenstapel aus einer ferromagnetischen Hartschicht 161, einer antiferromagnetischen Kopplungsschicht 162 und einer Referenzmagnetisierungsschicht 163 aufweisen. Sowohl die ferromagnetische Hartschicht 161 als auch die Referenzmagnetisierungsschicht 163 können jeweils eine festgelegte Magnetisierungsrichtung aufweisen. Die antiferromagnetische Kopplungsschicht 162 stellt eine antiferromagnetische Kopplung zwischen der Magnetisierung der ferromagnetischen Hartschicht 161 und der Magnetisierung der Referenzmagnetisierungsschicht 163 bereit, sodass die Magnetisierungsrichtung der ferromagnetischen Hartschicht 161 und die Magnetisierungsrichtung der Referenzmagnetisierungsschicht 163 während des Betriebs der anschließend zu bildenden Speicherzellen fixiert bleiben. Die ferromagnetische Hartschicht 161 kann ein hartes ferromagnetisches Material, wie zum Beispiel PtMn, IrMn, RhMn, FeMn, OsMn, etc., enthalten.
  • Die Referenzmagnetisierungsschicht 163 kann ein hartes ferromagnetisches Material, wie zum Beispiel Co, CoFe, CoFeB, CoFeTa, NiFe, CoPt, CoFeNi, etc., enthalten. Andere geeignete Materialien innerhalb des erwogenen Umfangs der Offenbarung können ebenfalls verwendet werden. Die antiferromagnetische Kopplungsschicht 162 kann Ruthenium oder Iridium enthalten. Die Dicke der antiferromagnetischen Kopplungsschicht 162 kann derart gewählt werden, dass die durch die antiferromagnetische Kopplungsschicht 162 induzierte Austauschwechselwirkung die relativen Magnetisierungsrichtungen der ferromagnetischen Hartschicht 161 und der Referenzmagnetisierungsschicht 163 in entgegengesetzten Richtung, d.h. in einer antiparallelen Ausrichtung, stabilisiert. In einer Ausführungsform erfolgt die Nettomagnetisierung der SAF-Schicht 160 durch Anpassung der Größe der Magnetisierung der ferromagnetischen Hartschicht 161 auf die Größe der Magnetisierung der Referenzmagnetisierungsschicht 163. Die Dicke der SAF-Schicht 160 kann in einem Bereich von 5 nm bis 30 nm liegen, obwohl auch kleinere und größere Dicken verwendet werden können.
  • Die nichtmagnetische Tunnelbarriereschicht 155 kann ein Tunnelbarrierematerial enthalten, welches ein elektrisch isolierendes Material aufweisend eine Dicke, welche Elektronentunnelung ermöglicht, sein kann. Zum Beispiel kann die nichtmagnetische Tunnelbarriereschicht 155 Magnesiumoxid (MgO), Aluminiumoxid (Al2O3), Aluminiumnitrid (AlN), Aluminiumoxynitrid (AlON), Hafniumoxid (Hf02) oder Zirkoniumoxid (Zr02) enthalten. Andere geeignete Materialien innerhalb des erwogenen Umfangs der Offenbarung können ebenfalls verwendet werden. Die Dicke der nichtmagnetischen Tunnelbarriereschicht 155 kann in einem Bereich von 0,7 nm bis 1,3 nm liegen, obwohl auch kleinere und größere Dicken verwendet werden können.
  • Die freie Magnetisierungsschicht 156 enthält ein ferromagnetisches Material aufweisend zwei stabile Magnetisierungsrichtungen, welche parallel oder antiparallel zur Magnetisierungsrichtung der Referenzmagnetisierungsschicht 163 ausgerichtet sind. Die freie Magnetisierungsschicht 156 enthält ein hartes ferromagnetisches Material, wie zum Beispiel Co, CoFe, CoFeB, CoFeTa, NiFe, CoPt, CoFeNi, etc. Andere geeignete Materialien innerhalb des erwogenen Umfangs der Offenbarung können ebenfalls verwendet werden. Die Dicke der freien Magnetisierungsschicht 156 kann in einem Bereich von 1 nm bis 6 nm liegen, obwohl auch kleinere und größere Dicken verwendet werden können.
  • Die obere Elektrodenschicht 157 weist ein oberes Elektrodenmaterial auf, welches ein beliebiges nichtmagnetisches Material, welches für die untere Elektrodenschicht 153 verwendet werden kann, enthalten kann. Beispiele für metallische Werkstoffe, welche für die obere Elektrodenschicht 157 verwendet werden können, sind unter anderem TiN, TaN, WN, W, Cu, Al, Ti, Ta, Ru, Co, Mo, Pt, eine Legierung davon und/oder eine Kombination davon. Andere geeignete Materialien innerhalb des erwogenen Umfangs der Offenbarung können ebenfalls verwendet werden. Zum Beispiel kann die untere Elektrodenschicht 153 ein Elementarmetall, wie zum Beispiel W, Cu, Ti, Ta, Ru, Co, Mo oder Pt, enthalten oder im Wesentlichen aus diesem bestehen. Die Dicke der oberen Elektrodenschicht 157 kann in einem Bereich von 10 nm bis 100 nm liegen, obwohl auch kleinere und größere Dicken verwendet werden können.
  • Die metallische Ätzmaskenschicht 158 enthält ein metallisches Ätzstoppmaterial, welches hohe Beständigkeit gegen einen anisotropen Ätzprozess, welcher anschließend zu verwenden ist, um ein dielektrisches Material zu ätzen, aufweist (unter anderem zum Beispiel undotiertes Silikatglas, ein dotiertes Silikatglas oder Organosilikatglas). In einer Ausführungsform kann die metallische Ätzmaskenschicht 158 ein leitfähiges Metallnitridmaterial (wie zum Beispiel TiN, TaN oder WN) oder ein leitfähiges Metallkarbidmaterial (wie zum Beispiel TiC, TaC oder WC) enthalten. In einer Ausführungsform enthält die metallische Ätzmaskenschicht 158 TiN und/oder besteht im Wesentlichen aus diesem. Die metallische Ätzmaskenschicht 158 kann durch chemische Aufdampfung oder physische Aufdampfung abgeschieden werden. Die Dicke der metallischen Ätzmaskenschicht 158 kann in einem Bereich von 2 nm bis 20 nm, wie zum Beispiel von 3 nm bis 10 nm, liegen, obwohl auch kleinere und größere Dicken verwendet werden können.
  • Bezugnehmend auf 2G kann die metallische Ätzmaske 158 strukturiert werden, um eine Struktur zu bilden, welche den darunterliegenden Speicherstapel 150S maskiert. Die Struktur der metallischen Ätzmaske 158 kann durch einen anisotropen Ätzprozess auf den darunterliegenden Speicherstapel 150S übertragen werden, um eine Speicherzelle 150 zu bilden. Die metallische Ätzmaske 158 kann durch den anisotropen Ätzprozess, welcher die Speicherzelle 150 bildet, aufgebraucht werden.
  • Bezugnehmend auf 2H kann eine dritte dielektrische Schicht 108 auf der zweiten dielektrischen Schicht 106 gebildet werden, um die Speicherzelle 150 und die Source-Elektroden 122A, 122B sowie die gemeinsame Drain-Elektrode 124 abzudecken. Die dritte dielektrische Schicht 108 kann unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses aus einem beliebigen geeigneten dielektrischen Material gebildet werden.
  • Bezugnehmend auf 2I kann eine strukturierte Photoresistschicht 114 über der dritten dielektrischen Schicht 108 gebildet werden. Die aus der Photoresistschicht 114 gebildete Struktur kann auf die dritte dielektrische Schicht 108 übertragen werden, um erste Durchkontaktierungskanäle 109, welche die oberen Flächen der Source-Elektroden 122A, 122B freilegen, zu bilden. Das Strukturieren kann einen beliebigen geeigneten Ätzprozess, wie zum Beispiel Nass- oder Trockenätzprozesse, umfassen.
  • Bezugnehmend auf 2J kann die Photoresistschicht 114 entfernt werden, und ein beliebiges geeignetes elektrisch leitendes Material kann in den ersten Durchkontaktierungskanälen 109 abgeschieden werden, um erste Durchkontaktierungskontakte 126 zu bilden. Insbesondere können sich die ersten Durchkontaktierungskontakte 126 durch die dritte dielektrische Schicht erstrecken, und können die Source-Elektroden 122A, 122B elektrisch kontaktieren. Ein Planarisierungsprozess, wie zum Beispiel CMP, kann vorgenommen werden, um die oberen Fläche der ersten Durchkontaktierungskontakte 126 und der dritten dielektrischen Schicht 108 zu planarisieren.
  • Bezugnehmend auf 2K kann eine strukturierte Photoresistschicht 114 auf der dritten dielektrischen Schicht 108 gebildet werden. Dann kann die dritte dielektrische Schicht 108 unter Verwendung der Photoresistschicht PR als eine Maske strukturiert werden, um einen zweiten Durchkontaktierungskanal 111 zu bilden. Das Strukturieren kann einen beliebigen geeigneten Ätzprozess, wie zum Beispiel Nass- oder Trockenätzprozesse, umfassen.
  • Bezugnehmend auf die 2K und 2L kann die Photoresistschicht 114 entfernt werden, und ein beliebiges geeignetes elektrisch leitendes Material kann im zweiten Durchkontaktierungskanal 111 abgeschieden werden, um einen zweiten Durchkontaktierungskontakt 128 zu bilden. Der zweite Durchkontaktierungskontakt 128 kann eine obere Elektrode der Speicherzelle 150 elektrisch kontaktieren. Ein Planarisierungsprozess, wie zum Beispiel CMP, kann vorgenommen werden, um die oberen Fläche des zweiten Durchkontaktierungskontakts 128 und der dritten dielektrischen Schicht 108 zu planarisieren.
  • Bezugnehmend auf 2M kann eine vierte dielektrische Schicht 110 auf der dritten dielektrischen Schicht 108 gebildet werden. Die vierte dielektrische Schicht 110 kann unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses aus einem beliebigen geeigneten dielektrischen Material gebildet werden.
  • Eine strukturierte Photoresistschicht 114 kann auf der vierten dielektrischen Schicht 110 gebildet werden. Die vierte dielektrische Schicht 110 kann unter Verwendung eines beliebigen geeigneten Ätzprozesses geätzt werden, indem die Photoresistschicht 114 als eine Maske verwendet wird, um Source-Gräben 113, welche die ersten Durchkontaktierungskontakte 126 freilegen, und einen Bit-Graben 115, welcher den zweiten Durchkontaktierungskontakt 128 freilegt, zu bilden.
  • Bezugnehmend auf die 2M und 2N kann die Photoresistschicht 114 entfernt werden, und ein beliebiges geeignetes elektrisch leitendes Material kann abgeschieden werden, um Source-Leitungen 130 in den Source-Kanälen 113, sowie eine Bitleitung 132 im Bit-Graben 115 zu bilden. Die oberen Flächen der Leitungen 130, 132 und der vierten dielektrischen Schicht 110 können planarisiert werden, zum Beispiel unter Verwendung eines CMP-Prozesses, um eine Speicherstruktur, welche einen Multi-Gate-Transistor 210 aufweist, zu bilden.
  • Die Kanalschicht 140 kann einen ersten und einen zweiten Source-Bereich 140S1, 140S2, einen ersten und einen zweiten Kanalbereich 140C1, 140C2 und einen Drain-Bereich 140D aufweisen. Die erste und die zweite Source-Elektrode 122A, 122B können sich mit dem ersten beziehungsweise dem zweiten Source-Bereich 140S1, 140S2 überlappen. Die erste und die zweite Wortleitung 120A, 120B können sich mit dem ersten beziehungsweise dem zweiten Kanalbereich 140C1, 140C2 überlappen, und die Drain-Elektrode 124 kann sich mit dem Drain-Bereich 140D überlappen.
  • Im Betrieb kann können die Source-Leitungen 130 den Source-Elektroden 122A, 122B über die Durchkontaktierungskontakte 126 und die darunterliegenden Source-Bereiche 140S1, 140S2 einen Strom bereitstellen. Die Wortleitungen 120A, 120B können als Gates fungieren, um den Stromfluss von der ersten beziehungsweise der zweiten Source-Elektrode 122A, 122B beziehungsweise dem ersten beziehungsweise dem zweiten Source-Bereich 140S1, 140S2 durch den ersten beziehungsweise den zweiten Kanalbereich 140C1, 140C2 über den Drain-Bereich 140D zur gemeinsamen Drain-Elektrode 124 zu steuern.
  • Strom kann einer unteren Elektrode 153 der Speicherzelle 150 von der Drain-Elektrode 124 bereitgestellt werden. Die Bitleitung 132 kann über den Durchkontaktierungskontakt 128 mit einer oberen Elektrode der Speicherzelle 150 elektrisch verbunden werden. Folglich kann die Doppel-Gate-Struktur des Transistors 210 eine verbesserte Steuerung der Schwellenspannung bereitstellen. Darüber hinaus kann der Transistor 210 derart eingerichtet sein, dass er der Drain-Elektrode 124 über den ersten und den zweiten Kanalbereich 140C1, 140C2 Strom von den beiden Source-Elektroden 122A, 122B bereitstellt. Somit kann der Transistor 210 im Vergleich zu einem ähnlichen Transistor, welcher nur ein Gate und eine Source-Elektrode aufweist, der Speicherzelle 150 den doppelten Strom bereitstellen. Somit kann der Transistor 210 eine verbesserte RAM-Schaltung in Bezug auf die Speicherzelle 150 bereitstellen.
  • Die 3A - 3D sind vertikale Querschnittsansichten, welche die Bildung einer alternativen Ausführungsform einer Speicherstruktur 300 im Einklang mit anderen Ausführungsformen der vorliegenden Offenbarung darstellen. 4 ist eine perspektivische Ansicht der Speicherstruktur 300. Die Speicherstruktur 300 kann ähnlich der Speicherstruktur 200 sein und mit ähnlichen Verfahren wie diese gebildet werden. Folglich werden nur die Unterschiede zwischen diesen Strukturen ausführlich erörtert.
  • Bezugnehmend auf 3A kann eine strukturierte Photoresistschicht 114 auf der zweiten dielektrischen Schicht 106 eines Transistors 210, welcher gebildet sein kann, wie oben unter Bezugnahme auf die 2A - 2E offenbart, gebildet werden. Ferner kann die zweite dielektrische Schicht 106 in verschiedenen Ausführungsformen aus einem high-k-dielektrischen Material gebildet werden.
  • Bezugnehmend auf 3B kann die zweite dielektrische Schicht 106 unter Verwendung der Photoresistschicht 114 als eine Maske geätzt werden, um obere Gate-Gräben 117A und 117B zu bilden. Die zweite dielektrische Schicht 106 kann unter Verwendung eines beliebigen geeigneten Ätzprozesses geätzt werden. Nach der Ätzung kann die Photoresistschicht 114 entfernt werden. Wie in 3B gezeigt, können Abschnitte der zweiten dielektrischen Schicht 106 unter den oberen Gate-Gräben 117A und 117B zurückbleiben.
  • Bezugnehmend auf die 3B und 3C kann ein beliebiges geeignetes elektrisch leitendes Material abgeschieden werden, um eine erste und einer zweite obere Gateelektrode 121A, 121B in den oberen Gate-Gräben 117A beziehungsweise 117B zu bilden. Obere Flächen der oberen Gateelektroden 121A, 121B und der zweiten dielektrischen Schicht 106 können planarisiert werden, zum Beispiel unter Verwendung eines CMP-Prozesses, um einen Multi-Gate-Transistor 310 zu bilden.
  • Bezugnehmend auf 3D können eine dritte dielektrische Schicht 108 und eine vierte dielektrische Schicht 110, eine Speicherzelle 150, Durchkontaktierungskontakte 126, 128, Source-Leitungen 130 und eine Bitleitung 132 am Transistor 310 gebildet werden, indem Prozesse wie oben in Bezug auf die 2F - 2N beschrieben verwendet werden, um eine Speicherstruktur 300 zu bilden.
  • Bezugnehmend auf die 3D und 4 können sich die erste Source-Elektrode 122A beziehungsweise die zweite Source-Elektrode 122B mit dem ersten Source-Bereich 140S1 beziehungsweise dem zweiten Source-Bereich 140S2 der Kanalschicht 140 überlappen. Die oberen Gateelektroden 121A, 121B können sich an gegenüberliegenden Seiten des ersten und des zweiten Kanalbereichs 140C1, 140C2 der Kanalschicht 140 mit den Wortleitungen 120A, 120B überlappen. Folglich kann die Speicherstruktur 300 eine erste und eine zweite Multi-Gate-Struktur 125A, 125B aufweisen, welche jeweils die überlappten oberen Gateelektroden 121A, 121B und überlappte Abschnitte der Wortleitungen 120A, 120B (zum Beispiel die unteren Gateelektroden) aufweisen. Die Drain-Elektrode 124 kann einen gemeinsamen Drain-Bereich 140D der Kanalschicht 140 überlappen.
  • In einigen Ausführungsformen kann die Speicherstruktur 300 Streifen aus dielektrischem Material 112 aufweisen, welche zwischen den Source- und den Drain-Elektroden 122A, 122B, 124 und den oberen Gateelektroden 121A, 121B angeordnet sind. Insbesondere können die Streifen dielektrischen Materials 112 dafür eingerichtet sein, die oberen Gateelektroden 121A, 121B elektrisch von den Source- und Drain-Elektroden 122A, 122B, 124 zu isolieren.
  • Während des Betriebs kann die erste Multi-Gate-Struktur 125A dafür eingerichtet sein, den Stromfluss durch den ersten Kanalbereich 140C1 zum Drain-Bereich 140D gemäß einer daran angelegten Spannung zu steuern. Desgleichen kann die zweite Multi-Gate-Struktur 125B dafür eingerichtet sein, den Stromfluss durch den zweiten Kanalbereich 140C1 zum Drain-Bereich 140D gemäß einer daran angelegten Spannung zu steuern. Strom kann vom Drain-Bereich 140D der Kanalschicht fließen, bevor er durch die Drain-Elektrode 124 in die Speicherzelle 150 fließt. Strom kann von der Speicherzelle 150 zur Bitleitung 132 ausgegeben werden.
  • Folglich können die Multi-Gate-Strukturen 125A, 125B jeweils eine im Vergleich zu Einzel-Gate-Strukturen erhöhte Schwellenspannungssteuerung bereitstellen. Darüber hinaus kann die Drain-Elektrode 124 durch das Bereitstellen der doppelten Multi-Gate-Strukturen 125A, 125B mit dem Doppelten des Stroms versorgt werden, als es in einer ähnlichen Struktur, welche nur eine doppelte Gate-Struktur aufweist, der Fall wäre.
  • Die 5A - 5I sind jeweils vertikale Querschnittsansichten, welche eine Abfolge von Schritten bei der Bildung einer Speicherstruktur 500 im Einklang mit verschiedenen anderen Ausführungsformen der vorliegenden Offenbarung darstellen. 6 ist eine perspektivische Ansicht der Speicherstruktur 500. Die Speicherstruktur 500 kann ähnlich der Speicherstruktur 200 sein und mit ähnlichen Verfahren wie diese gebildet werden. Folglich werden nur die Unterschiede zwischen diesen Strukturen ausführlich erörtert.
  • Bezugnehmend auf 5A kann eine strukturierte Photoresistschicht 114 auf der zweiten dielektrischen Schicht 106 einer Halbleiterstruktur, welche gebildet sein kann, wie oben unter Bezugnahme auf die 2A - 2C offenbart, gebildet werden. In verschiedenen Ausführungsformen kann die zweite dielektrische Schicht 106 aus einem high-k-dielektrischen Material gebildet werden. Die zweite dielektrische Schicht 106 kann unter Verwendung eines beliebigen geeigneten Ätzprozesses geätzt werden, um Source-Gräben 105A, 105B und Drain-Gräben 107A, 107B zu bilden. Die Photoresistschicht 114 kann nach dem Ätzprozess entfernt werden.
  • Bezugnehmend auf 5B kann ein beliebiges geeignetes elektrisch leitendes Material unter Verwendung eines beliebigen geeigneten Abscheidungsverfahrens abgeschieden werden, um eine erste und eine zweite Source-Elektrode 122A, 122B in den Source-Kanälen 105A, 105B, und eine erste und eine zweite Drain-Elektrode 124A, 124B in den Drain-Gräben 107A, 107B zu bilden. Das elektrisch leitende Material kann unter Verwendung eines beliebigen geeigneten Verfahrens abgeschieden werden. Die oberen Flächen der Elektroden 122A, 122B, 124A, 124B und der zweiten dielektrischen Schicht 106 können planarisiert werden, zum Beispiel unter Verwendung eines CMP-Prozesses.
  • Bezugnehmend auf 5C kann eine strukturierte Photoresistschicht PR auf der zweiten dielektrischen Schicht 106 gebildet werden. Die zweite dielektrische Schicht 106 kann unter Verwendung der Photoresistschicht 114 als eine Maske geätzt werden, um obere Gate-Gräben 117A, 117B zu bilden. Die zweite dielektrische Schicht 106 kann unter Verwendung eines beliebigen geeigneten Ätzprozesses geätzt werden. Nach der Ätzung kann die Photoresistschicht 114 entfernt werden. Wie in 5C gezeigt, können Abschnitte der zweiten dielektrischen Schicht 106 unter den oberen Gate-Gräben 117A und 117B zurückbleiben.
  • Bezugnehmend auf die 5C und 5D kann ein beliebiges geeignetes elektrisch leitendes Material abgeschieden werden, um eine erste und einer zweite obere Gateelektrode 121A, 121B in den oberen Gate-Gräben 117A, 117B zu bilden. Obere Flächen der oberen Gateelektroden 121A, 121B und der zweiten dielektrischen Schicht können planarisiert werden, zum Beispiel unter Verwendung eines CMP-Prozesses, um einen Multi-Gate-Transistor 410 zu bilden.
  • Bezugnehmend auf 5E kann eine strukturierte Photoresistschicht 114 am Transistor 410 gebildet werden. Die Photoresistschicht 114 kann eine Öffnung 119 aufweisen, welche die Drain-Elektroden 124 freilegt.
  • Bezugnehmend auf die 5E und 5F kann ein beliebiges geeignetes elektrisch leitendes Material unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses abgeschieden werden, um einen elektrischen Kontakt 152 in der Öffnung 119 zu bilden. Dann kann die Photoresistschicht 114 entfernt werden. Zum Beispiel kann die Photoresistschicht 114 unter Verwendung eines Laserabnahmeprozesses derart entfernt werden, dass während des Entfernungsprozesses jegliches darauf abgeschiedene elektrisch leitende Material entfernt wird. Der elektrische Kontakt 152 kann eine Metallleitung oder -schicht sein, welche die Drain-Elektroden 124A, 124B elektrisch verbindet.
  • Bezugnehmend auf 5G kann ein Speicherstapel 150S auf den Elektroden 122A, 122B, 124 und der zweiten dielektrischen Schicht 106 gebildet werden. Der Speicherstapel 150S kann gebildet werden, indem nacheinander verschiedene Schichten einer Speicherzelle abgeschieden werden, wie oben in Bezug auf 2F erörtert.
  • Bezugnehmend auf die 5G und 5H kann eine metallische Ätzmaskenschicht 158 im Speicherstapel 150S strukturiert sein. Die Struktur der metallischen Ätzmaskenschicht 158 kann unter Verwendung eines beliebigen geeigneten Ätzprozesses auf die verbleibenden Schichten des Speicherstapels 150S übertragen werden, um eine Speicherzelle 150 zu bilden. In einigen Ausführungsformen kann die Speicherzelle 150 direkt am elektrischen Kontakt 152 gebildet werden. In anderen Ausführungsformen kann die Speicherzelle 150 jedoch direkt auf den Drain-Elektroden 124A, 124B gebildet werden. Mit anderen Worten überlappen sich der elektrische Kontakt 152 und die Speicherzelle 150 in einer vertikalen Richtung, lotrecht zu einer Ebene der Kanalschicht, nicht.
  • Bezugnehmend auf 5I können eine dritte und eine vierte dielektrische Schicht 108, 110, Durchkontaktierungskontakte 126, 128, Source-Leitungen 130 und eine Bitleitung 132 gebildet werden, indem Prozesse wie oben in Bezug auf die 2F - 2N beschrieben verwendet werden, um eine Speicherstruktur 500 zu bilden.
  • Bezugnehmend auf die 5I und 6 kann der elektrische Kontakt 152 die Drain-Elektroden 124 elektrisch mit der Speicherzelle 150 verbinden. Folglich kann der elektrische Kontakt 152 einen gemeinsamen Drain bilden, welcher der Speicherzelle Strom von beiden Drain-Elektroden 124 bereitstellt.
  • Obwohl die 2A - 6 die Fertigung von Speicherstrukturen 200, 300, 500 darstellen, welche eine MJT-Speicherzelle 150 und einen Multi-Gate-Transistor 210, 310, 410 kombinieren, kann die Speicherzelle 150 in verschiedenen Ausführungsformen auch andere Typen von Speicherbauelementen aufweisen. Zum Beispiel kann die Speicherzelle 150 ein Metall-Ferro-Metall-Kondensator, eine magnetoresistive Direktzugriffsspeicherzelle (MRAM-Zelle), eine resistive Direktzugriffsspeicherzelle (RRAM-Zelle), eine ferroelektrische Direktzugriffsspeicherzelle (FeRAM-Zelle), eine Phasenänderungs-Direktzugriffsspeicherzelle (PCRAM-Zelle) oder eine Kombination davon sein.
  • 7A ist zum Beispiel eine Querschnittsansicht einer Speicherzelle 150, welche in den Speicherstrukturen 300, 500 im Einklang mit verschiedenen Ausführungsformen der vorliegenden Offenbarung verwendet werden kann. Bezugnehmend auf 7A kann die Speicherzelle 150 in einigen Ausführungsformen eine PCM-Speicherzelle sein, welche eine untere Elektrode 400, eine obere Elektrode 403, ein Heizelement 401 und eine Phasenänderungsmaterialschicht 402 aufweist. Die Phasenänderungsmaterialschicht 402 kann als eine Datenspeicherschicht fungieren.
  • Das Heizelement 401 kann aus einer dünnen Schicht von TiN, TaN oder TiAlN gebildet sein, welche eine Dicke in einem Bereich von ungefähr 5 bis ungefähr 15 nm aufweist, um eine Joule-Erwärmung der Phasenänderungsmaterialschicht 402 bereitzustellen. Ferner kann das Heizelement 401 während des Abschreckens (während der an das Heizelement 401 angelegte Strom abrupt unterbrochen wird, um die amorphe Phase „einzufrieren“) als eine Wärmesenke dienen.
  • In einigen Ausführungsformen weist die Phasenänderungsmaterialschicht 402 ein Binärsystemmaterial aus Ga-Sb, In-Sb, In-Se, Sb-Te, Ge-Te und Ge-Sb; ein Ternärsystem aus Ge-Sb-Te, In-Sb-Te, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge und Ga-Sb-Te; oder ein Quaternärsystem aus Ag-In-Sb-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Te-Ge-Sb-S, Ge-Sb-Te-O und Ge-Sb-Te-N auf. In einigen Ausführungsformen weist die Phasenänderungsmaterialschicht 402 eine Chalkogenidlegierung auf, welche ein oder mehrere Elemente aus der Gruppe VI des Periodensystems, wie zum Beispiel ein GST, eine Ge-Sb-Te-Legierung (zum Beispiel Ge2Sb2Te5), aufweisend eine Dicke von 5 bis 100 nm aufweist.
  • Die Phasenänderungsmaterialschicht 402 kann andere phasenänderungsresistive Materialien aufweisen, wie zum Beispiel Metalloxide aufweisend Wolframoxid, Nickeloxid, Kupferoxid, etc. Der Phasenübergang zwischen der kristallinen Phase und der amorphen Phase des Phasenänderungsmaterials steht in Zusammenhang mit dem Wechselspiel zwischen der Fernordnung und der Nahordnung der Struktur des Phasenänderungsmaterials. Zum Beispiel erzeugt der Zusammenbruch der Fernordnung die amorphe Phase. Die Fernordnung in der kristallinen Phase ermöglicht die elektrische Leitung, während die amorphe Phase die elektrische Leitung hemmt und zu einem hohen elektrischen Widerstand führt. Um die Eigenschaften der Phasenänderungsmaterialschicht 402 für verschiedene Erfordernisse abzustimmen, kann die Phasenänderungsmaterialschicht 402 mit verschiedenen Mengen verschiedener Elemente dotiert werden, um das Verhältnis zwischen Fernordnung und Nahordnung innerhalb der Verbindungsstruktur des Materials anzupassen. Das dotierte Element kann ein beliebiges Element sein, welches zum Beispiel durch die Verwendung von Ionenimplantation zur Halbleiterdotierung verwendet wird.
  • 7B ist eine Querschnittsansicht einer weiteren Ausführungsform der Speicherzelle 150, welche in den Speicherstrukturen 200, 300, 500 im Einklang mit verschiedenen Ausführungsformen der vorliegenden Offenbarung verwendet werden kann. Bezugnehmend auf 7B kann die Speicherzelle 150 in einigen Ausführungsformen eine PCRAM-Speicherzelle sein, welche eine untere Elektrode 400, eine obere Elektrode 403 und eine ferroelektrische Materialschicht 405, wie zum Beispiel eine Blei-Zirkonat-Titanat-Schicht (PZT-Schicht), aufweist. Die ferroelektrische Materialschicht 405 kann als eine Datenspeicherschicht fungieren.
  • In anderen Ausführungsformen kann die Speicherzelle 150 als ein ferroelektrischer Tunnelübergang (FTJ) arbeiten. Insbesondere kann die ferroelektrische Materialschicht 405 eine FE-Tunnelbarriere sein. Die FE-Tunnelbarriere kann ein ferroelektrischer Film sein, welcher dünn genug ist, eine Tunnelung von Elektronen durch ihn hindurch zu ermöglichen. Zum Beispiel kann die FE-Tunnelbarriere ungefähr 1 Nanometer (nm) bis ungefähr 50 nm dick sein, wie zum Beispiel von ungefähr 5 nm bis ungefähr 25 nm, oder ungefähr 10 nm dick.
  • In verschiedenen Ausführungsformen wird eine Speichervorrichtung bereitgestellt, welche eine Anordnung der Speicherstrukturen 200, 300, 500 aufweisen kann. In einigen Ausführungsformen kann die Speichervorrichtung mehrere Anordnungen der Speicherstrukturen 200, 300, 500 auf dem Substrat 100 übereinandergestapelt aufweisen.
  • 8 ist ein Ablaufdiagramm, welches Schritte zum Bilden einer Speicherstruktur 300, 500 im Einklang mit verschiedenen Ausführungsformen der vorliegenden Offenbarung darstellt. Bezugnehmend auf die 8 und 2A - 5I können bei Schritt 801 eine erste und eine zweite Wortleitung 120A, 120B in einer ersten dielektrischen Schicht 102 gebildet werden. Zum Beispiel können die Wortleitungen 120A, 120B in Gräben 103A, 103B, welche in der ersten dielektrischen Schicht 102 gebildet worden sind, gebildet werden.
  • Bei Schritt 802 kann eine high-k-dielektrische Schicht 104 auf der ersten dielektrischen Schicht 102 abgeschieden werden. Die high-k-dielektrische Schicht 104 kann die Wortleitungen 120A, 120B bedecken. Eine Kanalschicht 140 kann dann auf der high-k-dielektrischen Schicht 104 abgeschieden werden.
  • Bei Schritt 803 kann eine zweite dielektrische Schichten 106 auf der Kanalschicht 140 abgeschieden werden. Bei Schritt 804 können Source-Elektroden 122A, 122B und eine oder zwei Drain-Elektroden 124 in der zweiten dielektrischen Schicht 106 gebildet werden. Insbesondere können die Elektroden 122A, 122B, 124 in Gräben 105A, 105B, 107A und 107B, welche in der zweiten dielektrischen Schicht 106 gebildet worden sind, gebildet werden. Falls zwei Drain-Elektroden 124 gebildet werden, kann Schritt 805 das Bilden eines elektrischen Kontakts 152 umfassen, welcher die Drain-Elektroden 124 elektrisch miteinander verbindet.
  • Bei Schritt 805 kann eine Speicherzelle 150 auf der Drain-Elektrode 124 oder dem elektrischen Kontakt 152 gebildet werden. Die Speicherzelle 150 kann eine FTJ-Zelle, eine MRAM-Zelle, eine RRAM-Zelle, eine FeRAM-Zelle, eine PCRAM-Zelle oder dergleichen aufweisen.
  • Bei Schritt 806 kann eine dritte dielektrische Schicht 108 auf der zweiten dielektrischen Schicht 106 abgeschieden werden. Insbesondere kann die dritte dielektrische Schicht 108 die Speicherzelle 150 bedecken.
  • Bei Schritt 807 können Durchkontaktierungskontakte 126, 128 in der dritten dielektrischen Schicht 108 gebildet werden. Insbesondere können die Durchkontaktierungskontakte 126, 128 in Durchkontaktierungskanälen 109, 111, welche in der dritten dielektrischen Schicht 108 gebildet worden sind, gebildet werden.
  • Bei Schritt 808 kann eine vierte dielektrische Schicht 110 auf der dritten dielektrischen Schicht 108 abgeschieden werden. Die vierte dielektrische Schicht 110 kann die Durchkontaktierungskontakte 126, 128 bedecken.
  • Bei Schritt 809 können Source-Leitungen 130 und eine Bitleitung 132 in der vierten dielektrischen Schicht 110 gebildet werden. Zum Beispiel können die Source-Leitungen 130 in Source-Kanälen 113 gebildet werden, und die Bitleitung 132 kann in einem Bit-Graben 115, welcher in der vierten dielektrischen Schicht 110 gebildet worden ist, gebildet werden.
  • In verschiedenen Ausführungsformen wird eine Speicherstruktur bereitgestellt, welche eine Speicherzelle 150 verbunden mit einer Drain-Elektrode 124 eines Transistors 210, 310, 410 aufweist. Der Transistor 210, 310, 410 kann eine Kanalschicht 140 aufweisend einen gemeinsamen Drain-Bereich 140D angeordnet zwischen einem ersten und einem zweiten Kanalbereich 140C1, 140C aufweisen. Der Transistor 210, 310,410 kann Gateelektroden (120A, 120B, 121A, 121B) aufweisen, welche Stromfluss durch die Kanalbereiche 140C1, 140C2 zum gemeinsamen Drain-Bereich 140D steuern. Folglich kann die Speicherstruktur verbesserte Schwellenspannungssteuerung und einen höheren Stromfluss zur Speicherzelle 150 bereitstellen.
  • Verschiedene Ausführungsformen stellen eine Speicherstruktur bereit, aufweisend: eine erste Wortleitung 120A; eine zweite Wortleitung 120B; eine high-k-dielektrische Schicht angeordnet auf der ersten Wortleitung 120A und der zweiten Wortleitung 120B; eine Kanalschicht 140 angeordnet auf der high-k-dielektrischen Schicht 104 und aufweisend ein Halbleitermaterial; eine erste Source-Elektrode 122A und eine zweite Source-Elektrode 122B, welche die Kanalschicht elektrisch kontaktieren; eine erste Drain-Elektrode 124 angeordnet auf der Kanalschicht 140 zwischen der ersten Source-Elektrode 122A und der zweiten Source-Elektrode 122B; eine Speicherzelle 150, welche elektrisch mit der ersten Drain-Elektrode 124 verbunden ist; und eine Bitleitung 132, welche elektrisch mit der Speicherzelle 150 verbunden ist.
  • Verschiedene Ausführungsformen stellen eine Speicherstruktur bereit, aufweisend: eine erste Wortleitung 120A; eine zweite Wortleitung 120B; eine high-k-dielektrische Schicht angeordnet auf der ersten Wortleitung 120A und der zweiten Wortleitung 120B; eine Kanalschicht 140 angeordnet auf der high-k-dielektrischen Schicht 104 und aufweisend ein Halbleitermaterial; eine erste Source-Elektrode 122A und eine zweite Source-Elektrode 122B, welche die Kanalschicht 140 elektrisch kontaktieren; eine erste obere Gateelektrode 121A, welche sich mit einem ersten Kanalbereich 140C1 der Kanalschicht und der ersten Wortleitung 120A überlappt, eine zweite obere Gateelektrode 121B, welche sich mit einem zweiten Kanalbereich 140C2 der Kanalschicht 140 und der zweiten Wortleitung 120B überlappt; eine erste Drain-Elektrode 124 angeordnet zwischen der ersten Source-Elektrode 122A und der zweiten Source-Elektrode 122B und in elektrischem Kontakt mit einem Drain-Bereich 140D der Kanalschicht 140; eine Speicherzelle 150, welche elektrisch mit der ersten Drain-Elektrode 124 verbunden ist; und eine Bitleitung 132, welche elektrisch mit der Speicherzelle 150 verbunden ist.
  • Verschiedene Ausführungsformen stellen ein Verfahren zum Bilden einer Speicherstruktur bereit, umfassend: Bilden einer ersten und einer zweiten Wortleitung 120A, 120B auf einem Substrat; Abscheiden einer high-k-dielektrischen Schicht 104 auf der ersten und der zweiten Wortleitung 120A, 120B; Abscheiden einer Kanalschicht 140 aufweisend ein Halbleitermaterial auf der high-k-dielektrischen Schicht; Bilden einer ersten und einer zweiten Source-Elektrode 122A, 122B, welche jeweils einen ersten Source-Bereich 140S1 beziehungsweise einen zweiten Source-Bereich 140S2 der Kanalschicht elektrisch kontaktieren; Bilden einer ersten Drain-Elektrode 124, welche einen Drain-Bereich 140D der Kanalschicht 140, welcher zwischen dem ersten Source-Bereich 104S1 und dem zweiten Source-Bereich 140S2 angeordnet ist, elektrisch kontaktiert; Bilden einer ersten oberen Gateelektrode 121A und einer zweiten oberen Gateelektrode 121B, welche sich jeweils mit der ersten Wortleitung 120A beziehungsweise der zweiten Wortleitung 120B und dem ersten Kanalbereich 140C1 beziehungsweise dem zweiten Kanalbereich 140C2 der Kanalschicht 140 überlappen; und Bilden einer Speicherzelle 150, welche die erste Drain-Elektrode 124 elektrisch kontaktiert.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen umrissen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung problemlos als eine Grundlage zum Ausgestalten oder Modifizieren anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Erlangen derselben Vorteile der hierin vorgestellten Ausführungsformen verwendet werden können. Der Fachmann sollte ferner erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass zahlreiche Änderungen, Ersetzungen und Neugestaltungen hierin vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/045329 [0001]

Claims (20)

  1. Speicherstruktur aufweisend: eine erste Wortleitung; eine zweite Wortleitung; eine high-k-dielektrische Schicht, die auf der ersten Wortleitung und der zweiten Wortleitung angeordnet ist; eine Kanalschicht, die auf der high-k-dielektrischen Schicht angeordnet ist und ein Halbleitermaterial enthält; eine erste Source-Elektrode und eine zweite Source-Elektrode, wobei die erste Source-Elektrode und die zweite Source-Elektrode jeweils die Kanalschicht elektrisch kontaktiert; eine erste Drain-Elektrode, die auf der Kanalschicht zwischen der ersten Source-Elektrode und der zweiten Source-Elektrode angeordnet ist; eine Speicherzelle, die elektrisch mit der ersten Drain-Elektrode verbunden ist; und eine Bitleitung, die elektrisch mit der Speicherzelle verbunden ist.
  2. Speicherstruktur nach Anspruch 1, wobei: die erste Wortleitung einen ersten Kanalbereich der Kanalschicht überlappt; die zweite Wortleitung einen zweiten Kanalbereich der Kanalschicht überlappt; und die erste Drain-Elektrode einen Drain-Bereich der Kanalschicht überlappt, der zwischen dem ersten Kanalbereich und dem zweiten Kanalbereich angeordnet ist.
  3. Speicherstruktur nach Anspruch 1 oder 2, wobei die Kanalschicht ein Oxidhalbleitermaterial enthält.
  4. Speicherstruktur nach einem der vorstehenden Ansprüche, wobei die Speicherzelle eine magnetische Tunnelübergang-Speicherzelle, MTJ-Speicherzelle, eine magnetoresistive Direktzugriffsspeicherzelle, MRAM-Zelle, eine resistive Direktzugriffsspeicherzelle, RRAM-Zelle, eine ferroelektrische Direktzugriffsspeicherzelle, FeRAM-Zelle, oder eine Phasenänderungsdirektzugriffsspeicherzelle, PCRAM-Zelle, aufweist.
  5. Speicherstruktur nach einem der vorstehenden Ansprüche, wobei: die erste Wortleitung und die zweite Wortleitung in eine erste dielektrische Schicht eingebettet sind, die unter der high-k-dielektrischen Schicht angeordnet ist; die erste Source-Elektrode und die zweite Source-Elektrode und die Drain-Elektrode in eine zweite dielektrische Schicht eingebettet sind, die über der Kanalschicht angeordnet ist; die Speicherzelle in eine dritte dielektrische Schicht eingebettet ist, die über der zweiten dielektrischen Schicht angeordnet ist; und die erste Source-Leitung, die zweite Source-Leitung und die Bitleitung in eine vierte dielektrische Schicht eingebettet sind, die auf der dritten dielektrischen Schicht angeordnet ist.
  6. Speicherstruktur nach Anspruch 5, ferner aufweisend: Durchkontaktierungsverbindungen, die sich durch die dritte dielektrische Schicht erstrecken und die erste Source-Elektrode mit der ersten Source-Leitung verbinden, die zweite Source-Elektrode mit einer zweiten Source-Leitung verbinden und die Speicherzelle mit der Bitleitung elektrisch verbinden.
  7. Speicherstruktur nach einem der vorstehenden Ansprüche, ferner aufweisend: eine erste obere Gateelektrode, die die Kanalschicht und die erste Wortleitung überlappt; und eine zweite obere Gateelektrode, die die Kanalschicht und die zweite Wortleitung überlappt.
  8. Speicherstruktur nach Anspruch 7, wobei: die erste obere Gateelektrode elektrisch mit der ersten Wortleitung verbunden ist; und die zweite obere Gateelektrode elektrisch mit der zweiten Wortleitung verbunden ist.
  9. Speicherstruktur nach Anspruch 7 oder 8, wobei die erste obere Gateelektrode und die zweite obere Gateelektrode durch eine dielektrische Schicht von der Kanalschicht, der ersten Source-Elektrode, der zweiten Source-Elektrode und der Drain-Elektrode elektrisch isoliert sind.
  10. Speicherstruktur nach Anspruch 9, wobei die dielektrische Schicht ein high-k-dielektrisches Material enthält.
  11. Speicherstruktur nach einem der Ansprüche 7 bis 10, ferner aufweisend: eine zweite Drain-Elektrode, die auf der Kanalschicht zwischen der ersten Source-Elektrode und der zweiten Source-Elektrode angeordnet ist; und einen elektrischen Kontakt, der die erste Drain-Elektrode und die zweite Drain-Elektrode elektrisch miteinander verbindet.
  12. Speicherstruktur nach Anspruch 11, wobei der elektrische Kontakt die erste Drain-Elektrode und die zweite Drain-Elektrode elektrisch mit der Speicherzelle verbindet.
  13. Speicherstruktur aufweisend: eine erste Wortleitung; eine zweite Wortleitung; eine high-k-dielektrische Schicht, die auf der ersten Wortleitung und der zweiten Wortleitung angeordnet ist; eine Kanalschicht, die auf der high-k-dielektrischen Schicht angeordnet ist und ein Halbleitermaterial enthält; eine erste Source-Elektrode und eine zweite Source-Elektrode, die die Kanalschicht elektrisch kontaktieren; eine erste obere Gateelektrode, die einen ersten Kanalbereich der Kanalschicht und die erste Wortleitung überlappt; eine zweite obere Gateelektrode, die einen zweiten Kanalbereich der Kanalschicht und die zweite Wortleitung überlappt; eine erste Drain-Elektrode, die auf der ersten Source-Elektrode und der zweiten Source-Elektrode angeordnet ist und einen Drain-Bereich der Kanalschicht elektrisch kontaktiert; eine Speicherzelle, die elektrisch mit der ersten Drain-Elektrode verbunden ist; und eine Bitleitung, die elektrisch mit der Speicherzelle verbunden ist.
  14. Speicherstruktur nach Anspruch 13, wobei der Drain-Bereich zwischen dem ersten Kanalbereich und dem zweiten Kanalbereich angeordnet ist.
  15. Speicherstruktur nach Anspruch 13 oder 14, wobei der Drain-Bereich eingerichtet ist, Strom von sowohl dem ersten Kanalbereich als auch dem zweiten Kanalbereich zu erhalten.
  16. Speicherstruktur nach einem der Ansprüche 13 bis 15, ferner aufweisend: eine high-k-dielektrische Schicht, die eingerichtet ist, die erste obere Elektrode und die zweite obere Elektrode von der Kanalschicht, der ersten Source-Elektrode, der zweiten Source-Elektrode und der ersten Drain-Elektrode elektrisch zu isolieren.
  17. Speicherstruktur nach einem der Ansprüche 13 bis 16, ferner aufweisend: eine Source-Leitung, die elektrisch mit der ersten Source-Elektrode verbunden ist; und eine Source-Leitung, die elektrisch mit der zweiten Source-Elektrode verbunden ist.
  18. Speicherstruktur nach einem der Ansprüche 13 bis 17, ferner aufweisend: eine zweite Drain-Elektrode, die auf der Kanalschicht zwischen der ersten Source-Elektrode und der zweiten Source-Elektrode angeordnet ist; und einen elektrischen Kontakt, der die erste Drain-Elektrode und die zweite Drain-Elektrode elektrisch miteinander verbindet.
  19. Verfahren zur Herstellung einer Speicherstruktur, umfassend: Bilden einer ersten Wortleitung und einer zweiten Wortleitung auf einem Substrat; Abscheiden einer High-k-Schicht auf der ersten Wortleitung und der zweiten Wortleitung; Abscheiden einer Kanalschicht, die ein Halbleitermaterial enthält, auf der High-k-Schicht; Bilden einer ersten Source-Elektrode und einer zweiten Source-Elektrode, die einen ersten Source-Bereich und einen zweiten Source-Bereich der Kanalschicht elektrisch kontaktieren; Bilden einer ersten Drain-Elektrode, die einen Drain-Bereich der Kanalschicht elektrisch kontaktiert, welcher zwischen dem ersten Source-Bereich und dem zweiten Source-Bereich angeordnet ist; Bilden einer ersten oberen Gateelektrode und einer zweiten oberen Gateelektrode, die die erste Wortleitung und die zweite Wortleitung und den ersten Kanalbereich und den zweiten Kanalbereich der Kanalschicht überlappen; und Bilden einer Speicherzelle, welche die erste Drain-Elektrode elektrisch kontaktiert.
  20. Verfahren nach Anspruch 19, ferner umfassend: Bilden einer zweiten Drain-Elektrode, die den Drain-Bereich elektrisch kontaktiert; und Bilden eines Kontakts, der die erste Drain-Elektrode und die zweite Drain-Elektrode elektrisch mit der Speicherzelle verbindet.
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