TW202201822A - 記憶體結構及形成記憶體結構的方法 - Google Patents

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Abstract

本發明提供一種記憶體結構，包含：第一字元線及第二字元線；設置於第一字元線及第二字元線上的高k介電層；設置於高k介電層上且包括半導體材料的通道層；電性接觸通道層的第一源極電極及第二源極電極；設置於第一源極電極與第二源極電極之間的通道層上的第一汲極電極；電性連接至第一汲極電極的記憶胞；以及電性連接至記憶胞的位元線。

Description

用於記憶胞的多閘極選擇器開關及其形成方法
薄膜電晶體（Thin film transistor；TFT）被視為用於記憶體元件中的後段製程（back-end-of-line；BEOL）控制部件的有前景候選者。然而，用於TFT中的金屬氧化物半導體材料可能遭受較低導通電流。因此，需要提供較高導通電流以改良記憶胞的切換的經改良TFT。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及佈置的具體實例以簡化本揭露。當然，此等組件及佈置僅為實例，且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或在第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清晰的目的，且本身並不指示所論述的各種實施例及/或配置之間的關係。
此外，為易於描述，本文中可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及類似術語的空間相對術語來描述如圖式中所示出的一個部件或特徵相對於另一（些）部件或特徵的關係。除圖式中所描繪的定向外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可同樣相應地進行解釋。除非另外明確陳述，否則假定具有相同附圖標號的每一部件具有相同材料組成物且具有在相同厚度範圍內的厚度。
本揭露是針對半導體元件，且特定言之是針對可與作為記憶胞選擇器元件的記憶胞元件協同操作的雙閘極豎直場控制電流選擇器開關。本揭露的各種實施例可針對一種閘控鐵電記憶體（gated ferroelectric memory）元件及其形成方法。
記憶體元件包含形成於基底上的獨立運行記憶胞的柵格。記憶體元件可包含揮發性記憶胞或非揮發性（nonvolatile；NV）記憶胞。新興的記憶體技術尋求以相比於受歡迎的消費電子產品所使用的昂貴建構的矽晶片更低的成本來儲存更多的資料。在不遠的未來，此類新興的記憶體元件可用於取代現有的記憶體技術，諸如快閃記憶體。雖然現有電阻式隨機存取記憶體通常已滿足其預期目的，但是隨著元件的持續縮小，其尚未在所有方面完全令人滿意。新興的非揮發性記憶體技術可包含例如電阻式隨機存取記憶體（resistive random-access memory；RRAM或ReRAM）、磁電阻式隨機存取記憶體（magneto-resistive random-access memory；MRAM）、鐵電隨機存取記憶體（ferroelectric random-access memory；FeRAM）以及相變記憶體（phase-change memory；PCM）。
RRAM為藉由改變介電固態材料上的電阻進行工作的NV RAM類型，通常稱作憶阻器。MRAM為在磁疇中儲存資料的NV RAM類型。不同於習知的RAM晶片技術，MRAM中的資料並不以電荷或電流形式儲存，而是由磁性儲存部件儲存。部件由兩個鐵磁板形成，其中每一者可保持磁化，藉由較薄的絕緣層分隔開。兩個板中的一者為設定成特定極性的永久磁體；可改變另一板的磁化以匹配外部場的磁化從而儲存記憶體。若絕緣層足夠薄（通常為幾奈米），則電子可自一個鐵磁體穿隧至另一鐵磁體。此配置稱為磁穿隧接面（magnetic tunnel junction；MTJ）且為用於MRAM位元的最簡單結構。
鐵電RAM（FeRAM、F-RAM或FRAM）為在建構上與動態RAM（DRAM）類似的隨機存取記憶體，但使用鐵電介電層而非介電材料層以達成非揮發性。相變記憶體（亦稱為PCM、PCME、PRAM、PCRAM、雙向通用記憶體（ovonic unified memory；OUM）以及硫族化物RAM（chalcogenide RAM；C-RAM或CRAM））為NV RAM類型。PRAM採用硫族化物玻璃的獨特行為。在老一代的PCM中，將經由通常由氮化鈦（titanium nitride；TiN）製成的加熱部件傳遞的電流所產生的熱量用於快速地加熱及淬火玻璃，使得所述玻璃為非晶形的，抑或將所述玻璃保持在其結晶溫度範圍內一段時間，藉此將所述玻璃切換至結晶狀態。PCM亦能夠達成數個不同的中間狀態，藉此能夠在單個胞元中保持多個位元。在這些記憶體技術中的每一種中，可能需要選擇電晶體以激勵及選擇特定記憶胞來執行讀取操作或寫入操作。
在一些記憶體元件中，CMOS電晶體可用作選擇電晶體。然而，CMOS電晶體技術的尺寸限制可能是改良記憶體元件的尺寸及記憶胞密度的限制因素。為了改良可由CMOS電晶體限制的尺寸及記憶體胞密度，採用薄膜電晶體（TFT）作為選擇記憶胞的有前景候選者。此類TFT電晶體可形成於後段製程（BEOL）中，其可在前段製程（front-end-of-line；FEOL）中在基底上釋放寶貴的實際面積。然而，用於TFT中的金屬氧化物半導體材料可能遭受較低導通電流。本文中所描述的各種實施例藉由在BEOL中形成閘控鐵電記憶體元件來改良尺寸及記憶胞密度。本文中所揭露的各種實施例可證明雙閘極元件可在選擇特定記憶胞時提供導通電流的增加。
圖1A為根據本揭露的各種實施例的在形成互補金屬氧化物半導體（CMOS）電晶體、嵌入於介電材料層中的金屬內連線結構以及在形成記憶體結構陣列之前的連接通孔層級介電材料層之後的例示性結構的豎直橫截面圖。參考圖1，示出根據本揭露的實施例的例示性結構。例示性結構包含互補金屬氧化物半導體（CMOS）電晶體及形成於介電材料層中的金屬內連線結構。特定言之，第一例示性結構包含含有半導體材料層10的基底8。基底8可包含塊狀半導體基底（諸如，矽基底），其中半導體材料層自基底8的頂部表面連續延伸至基底8的底部表面；或包含半導體材料層10的絕緣層上半導體層，所述半導體材料層10作為上覆於內埋絕緣層（諸如，氧化矽層）的頂部半導體層。包含諸如氧化矽的介電材料的淺溝渠隔離結構12可形成於基底8的上部部分中。合適的摻雜半導體井（諸如，p型井及n型井）可形成於可由淺溝渠隔離結構12的一部分橫向封閉的每一區域內。場效電晶體可形成於基底8的頂部表面上方。舉例而言，每一場效電晶體可包含主動源極/汲極區14、半導體通道15以及閘極結構20，所述半導體通道15包含在主動源極/汲極區14之間延伸的基底8的表面部分。每一閘極結構20可包含閘極介電質22、閘極電極帶24、閘極封蓋介電質28以及介電閘極間隔件26。主動源極/汲極金屬半導體合金區18可形成於每一主動源極/汲極區14上。雖然在圖式中示出平坦場效電晶體，但在本文中明確地涵蓋場效電晶體可另外或替代地包含鰭式場效電晶體（fin field effect transistor；FinFET）、環繞式閘極場效（gate-all-around field effect；GAA FET）電晶體或任何其他類型的場效電晶體（field effect transistors；FET）的實施例。
例示性結構可包含其中可隨後形成記憶體部件陣列的記憶陣列區50，及其中可形成支持記憶體部件陣列的操作的邏輯元件的周邊區52。在一個實施例中，記憶陣列區50中的元件（諸如，場效電晶體）可包含提供對待隨後形成的記憶胞的底部電極的存取的底部電極存取電晶體。在此處理步驟處，提供對待隨後形成的記憶胞的頂部電極的存取的頂部電極存取電晶體可形成於周邊區52中。
周邊區52中的元件（諸如，場效電晶體）可提供操作待隨後形成的記憶胞陣列可能需要的功能。特定言之，周邊區中的元件可經配置以控制記憶胞陣列的程式化操作、抹除操作以及感測（讀取）操作。舉例而言，周邊區中的元件可包含感測電路及/或頂部電極偏壓電路。形成於基底8的頂部表面上的元件可包含互補金屬氧化物半導體（CMOS）電晶體及視情況存在的額外半導體元件（諸如，電阻器、二極體、電容器等），且統稱為CMOS電路75。
可隨後形成各種內連線層級結構，所述內連線層級結構在形成鰭式背閘極場效電晶體陣列之前形成且在本文中稱為下部內連線層級結構（L0、L1、L2）。在隨後待在內連線層級金屬線的兩個層級上方形成TFT的二維陣列情況下，下部內連線層級結構（L0、L1、L2）可包含內連線層級結構L0、第一內連線層級結構L1以及第二內連線層級結構L2。介電材料層可包含例如接觸層級介電材料層31A、第一金屬線層級介電材料層31B以及第二線及通孔層級介電材料層32。嵌入於介電材料層中的各種金屬內連線結構可隨後形成於基底8及元件（諸如，場效電晶體）上方。金屬內連線結構可包含：元件接觸通孔結構41V，形成於接觸層級介電材料層31A（內連線層級結構L0）中且接觸CMOS電路75的相應組件；第一金屬線結構41L，形成於第一金屬線層級介電材料層31B（內連線層級結構L1）中；第一金屬通孔結構42V，形成於第二線及通孔層級介電材料層32的下部部分中；第二金屬線結構42L，形成於第二線及通孔層級介電材料層32（內連線層級結構L2）的上部部分中。
介電材料層（31A、31B以及32）中的每一者可包含介電材料，諸如未經摻雜的矽酸鹽玻璃、摻雜矽酸鹽玻璃、有機矽酸鹽玻璃、非晶形氟化碳、其多孔變體或其組合。金屬內連線結構（41V、41L、42V以及42L）中的每一者可包含至少一種導電材料，所述導電材料可為金屬襯裡層（諸如，金屬氮化物或金屬碳化物）與金屬填充材料的組合。每一金屬襯裡層可包含TiN、TaN、WN、TiC、TaC以及WC，且每一金屬填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其組合。亦可使用本揭露的涵蓋範疇內的其他合適的材料。在一個實施例中，第一金屬通孔結構42V及第二金屬線結構42L可藉由雙金屬鑲嵌製程形成為積體線及通孔結構，且第二金屬通孔結構43V及第三金屬線結構43L可形成為積體線及通孔結構。
介電材料層（31A、31B以及32）可相對於待隨後形成的記憶胞陣列位於更低層級處。因此，介電材料層（31A、31B以及32）在本文中稱為下部層級介電材料層，亦即相對於待隨後形成的記憶胞陣列位於更低層級處的介電材料層。金屬內連線結構（41V、41L、42V以及42L）在本文中指代下部層級金屬內連線結構。金屬內連線結構（41V、41L、42V以及42L）的子集包含下部層級金屬線（諸如，第三金屬線結構42L），所述下部層級金屬線嵌入於下部層級介電材料層中且在包含下部層級介電材料層的最頂部表面的水平面內具有頂部表面。大體而言，下部層級介電材料層（31A、31B以及32）內的金屬線層級的總數目可在1至3的範圍內。
例示性結構可包含各種元件區，所述元件區可包含記憶陣列區50，其中可隨後形成至少一個非揮發性記憶胞陣列。舉例而言，至少一個非揮發性記憶胞陣列可包含電阻式隨機存取記憶體（RRAM或ReRAM）、磁性（magnetic/magneto）電阻式隨機存取記憶體（MRAM）、鐵電隨機存取記憶體（FeRAM）以及相變記憶體（PCM）元件。例示性結構亦可包含周邊邏輯區52，其中可隨後形成每一非揮發性記憶胞陣列與包含場效電晶體的周邊電路之間的電性連接。記憶陣列區50及邏輯區52的區域可用以形成周邊電路的各種部件。
參考圖1B，非揮發性記憶胞陣列95及TFT選擇器元件可形成於第二內連線層級結構L2上方的記憶陣列區50中。非揮發性閘控鐵電記憶胞陣列95的結構及處理步驟的細節隨後在下文進行詳細描述。第三內連線層級介電材料層33可在非揮發性閘控鐵電記憶胞陣列95的形成期間形成。在非揮發性記憶胞陣列95及閘控鐵電記憶胞元件的層級處形成的全部結構的集合在本文中稱為第三內連線層級結構L3。
參考圖1C，第三內連線層級金屬內連線結構（43V、43L）可形成於第三內連線層級介電材料層33中。第三內連線層級金屬內連線結構（43V、43L）可包含第二金屬通孔結構43V及第三金屬線43L。可隨後形成額外內連線層級結構，其在本文中稱為上部內連線層級結構（L4、L5、L6、L7）。舉例而言，上部內連線層級結構（L4、L5、L6、L7）可包含第四內連線層級結構L4、第五內連線層級結構L5、第六內連線層級結構L6以及第七內連線層級結構L7。第四內連線層級結構L4可包含其中形成有第四內連線層級金屬內連線結構（44V、44L）的第四內連線層級介電材料層34，所述第四內連線層級金屬內連線結構可包含第三金屬通孔結構44V及第四金屬線44L。第五內連線層級結構L5可包含其中形成有第五內連線層級金屬內連線結構（45V、45L）的第五內連線層級介電材料層35，所述第五內連線層級金屬內連線結構可包含第四金屬通孔結構45V及第五金屬線45L。第六內連線層級結構L6可包含其中形成有第六內連線層級金屬內連線結構（46V、46L）的第六內連線層級介電材料層36，所述第六內連線層級金屬內連線結構可包含第五金屬通孔結構46V及第六金屬線46L。第七內連線層級結構L7可包含其中形成有第六金屬通孔結構47V（其為第七內連線層級金屬內連線結構）及金屬接合墊47B的第七內連線層級介電材料層37。金屬接合墊47B可經配置以用於焊料接合（其可採用C4球接合或線接合），或可經配置以用於金屬對金屬接合（諸如，銅對銅接合）。
每一內連線層級介電材料層可稱為內連線層級介電材料層（interconnect level dielectric material layer；ILD）層30（亦即，31A、31B、32、33、34、35、36以及37）。每一內連線層級金屬內連線結構可稱為金屬內連線結構40。位於相同內連線層級結構（L2至L7）內的金屬通孔結構及上覆金屬線的每一連續組合可藉由採用兩個單金屬鑲嵌製程依序地形成為兩個不同結構或可同步形成為採用雙金屬鑲嵌製程的單式結構。金屬內連線結構40（亦即，41V、41L、42V、42L、43V、43L、44V、44L、45V、45L、46V、46L、47V、47B）中的每一者可包含相應金屬襯裡（諸如，具有在2奈米至20奈米範圍內的厚度的TiN、TaN或WN層）及相應金屬填充材料（諸如，W、Cu、Co、Mo、Ru、其他元素金屬或合金或其組合）。用作金屬襯裡及金屬填充材料的其他合適的材料亦在本揭露的涵蓋範疇內。各種蝕刻終止介電材料層及介電頂蓋層可插入於ILD層30的豎直相鄰對之間或可併入至ILD層30中的一或多者中。
儘管採用非揮發性記憶胞陣列95及TFT選擇器元件可形成為第三內連線層級結構L3的組件的實施例來描述本揭露，但在本文中明確地涵蓋非揮發性記憶胞陣列95及TFT選擇器元件可形成為任何其他內連線層級結構（例如，L1至L7）的組件的實施例。此外，雖然使用形成八個內連線層級結構的集合的實施例來描述本揭露，但在本文中明確地涵蓋使用不同數目個內連線層級結構的實施例。另外，在本文中明確地涵蓋可在記憶陣列區50中的多個內連線層級結構內提供兩個或大於兩個非揮發性記憶胞陣列95及TFT選擇器元件的實施例。雖然採用非揮發性記憶胞陣列95及TFT選擇器元件可形成於單個內連線層級結構中的實施例來描述本揭露，但在本文中明確地涵蓋非揮發性記憶胞陣列95及TFT選擇器元件可形成於兩個豎直鄰接的內連線層級結構上方的實施例。
圖2A至圖2N各自為繪示根據本揭露的各種實施例的形成記憶體結構200的豎直橫截面圖。參考圖2A，可在基底100上形成第一介電層102。基底100可為任何合適的基底，諸如非晶矽或多晶矽半導體元件基底。在其他實施例中，基底100可為如圖1C中所示的第三內連線層級介電材料層33。第一介電層102可為諸如在熱製程期間形成於基底100上的預氧化層。在其他實施例中，第一介電層102可包含介電材料，諸如氧化矽（SiO2 ）、未經摻雜的矽酸鹽玻璃、摻雜矽酸鹽玻璃、有機矽酸鹽玻璃、非晶形氟化碳、其多孔變體或其組合。第一介電層102可經由數個合適的沉積製程中的任一者進行沉積或在內連線層級介電材料層30上方生長。
可將光阻層114施加至第一介電層102上方。可微影圖案化光阻層114以形成包含沿著第一水平方向延伸的光阻材料帶的線及空間圖案。可執行非等向性蝕刻製程以蝕刻第一介電層102的未遮蔽部分。可在不被光阻材料帶遮蔽的區域中形成沿著第一水平方向延伸的底部閘極溝渠103A及底部閘極溝渠103B。非等向性蝕刻製程可使用任何合適的蝕刻製程，諸如濕式或乾式蝕刻製程。可隨後例如藉由灰化來移除光阻層114。
參考圖2A及圖2B，可分別在底部閘極溝渠103A及底部閘極溝渠103B中形成第一字元線120A及第二字元線120B（例如，底部閘極）。具體而言，可在第一介電層102上及底部閘極溝渠103A及底部閘極溝渠103B中沉積導電材料。在本文中，「合適的導電材料」可包含銅、鋁、鋯、鈦、氮化鈦、鎢、鉭、氮化鉭、釕、鈀、鉑、鈷、鎳、銥、其合金或類似者。其他合適的導電材料在本揭露的涵蓋範疇內。
可使用任何合適的沉積製程來沉積導電材料。在本文中，「合適的沉積製程」可包含化學氣相沉積（chemical vapor deposition；CVD）製程、物理氣相沉積（physical vapor deposition；PVD）製程、原子層沉積（atomic layer deposition；ALD）製程、高密度電漿CVD（high density plasma CVD；HDPCVD）製程、有機金屬CVD（metalorganic CVD；MOCVD）製程、電漿增強CVD（plasma enhanced CVD；PECVD）製程、濺鍍製程、雷射切除或類似者。
可接著執行平坦化製程（諸如，化學機械研磨（chemical mechanical polishing；CMP）製程或類似者），以自第一介電層102的表面移除多餘導電金屬材料及以顯現與第一介電層102的頂部表面共面的字元線120A、字元線120B的頂部表面。字元線120A、字元線120B可跨基底100彼此平行延伸。字元線120A、字元線120B可根據在TFT元件之間的所要間距間隔開。
參考圖2C，可在字元線120A、字元線120B以及第一介電層102上沉積高介電常數（dielectric constant，k）介電層104。高k介電層104可藉由使用任何合適的沉積製程沉積任何合適的高k介電材料來形成。在本文中，「合適的高k介電材料」具有大於3.9的介電常數且可包含但不限於氮化矽、氧化鉿（HfO2 ）、氧化鉿矽（HfSiO）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（Hf0.5 Zr0.5 O2）（HZO）、氧化鉭（Ta2 O5 ）、氧化鋁（Al2 O3 ）、二氧化鉿-氧化鋁（HfO2 -Al2 O3 ）、氧化鋯（ZrO2 ）。其他合適的介電材料亦在本揭露的範疇內。在各種實施例中，高k介電層104可具有在0.5奈米至5.0奈米（諸如，1奈米至4奈米）範圍內的厚度thk ，但亦可使用較大或較小的厚度。
可在高k介電層104上沉積通道層140。通道層140可藉由使用任何合適的沉積製程沉積任何合適的半導體材料來形成。在本文中，「合適的半導體材料」可包含多晶矽、非晶矽或半導體氧化物，諸如InGaZnO（IGZO）、氧化銦錫（ITO）、InWO、InZnO、InSnO、GaOx、InOx或類似者。其他合適的半導體材料在本揭露的範疇內。
可在通道層140上沉積第二介電層106。舉例而言，第二介電層106可藉由使用任何合適的沉積方法沉積介電材料（諸如，氧化矽或任何合適的高k介電材料）來形成。
參考圖2D，可在第二介電層106上形成光阻層114。可以如上文所論述方式微影圖案化光阻層114。可將光阻層114的圖案轉移至第二介電層106以形成源極溝渠105A、源極溝渠105B以及共同汲極溝渠107。舉例而言，第二介電層106可使用光阻層114作為罩幕使用任何合適的蝕刻製程來蝕刻。
參考圖2D及圖2E，可在第二介電層106上及溝渠105A、溝渠105B、溝渠107中沉積導電材料，以分別在源極溝渠105A、源極溝渠105B中形成第一源極電極122A、第二源極電極122B且在汲極溝渠107中形成共同汲極電極124。電極122A、電極122B、電極124可由任何合適的導電材料使用任何合適的沉積製程來形成。電極122A、電極122B、電極124以及第二介電層106的上表面可例如使用CMP製程平坦化以形成多閘極電晶體210。
參考圖2F，可在電極122A、電極122B、電極124以及第二介電層106上形成記憶體堆疊150S。可藉由連續地沉積記憶胞的不同層來形成記憶體堆疊150S。舉例而言，在一些實施例中，記憶胞堆疊150S可包含底部電極層153、非磁性金屬緩衝層154、合成反鐵磁層160、非磁性穿隧障壁層155、自由磁化層156、頂部電極層157以及金屬蝕刻罩幕層158。記憶胞堆疊150S內的層可藉由相應化學氣相沉積製程或相應物理氣相沉積製程來沉積。
記憶胞堆疊150S內的每一層可沉積為在整個層中具有相應均一厚度的平坦毯覆式材料層。非磁性金屬緩衝層154、合成反鐵磁層160、非磁性穿隧障壁層155以及自由磁化層156統稱為記憶體材料層。換言之，記憶體材料層在底部電極層153與頂部電極層157之間形成。
雖然使用記憶體材料層包含非磁性金屬緩衝層154、合成反鐵磁層160、非磁性穿隧障壁層155以及自由磁化層156的實施例來描述本揭露，但本揭露的方法及結構可應用於記憶體材料層包含提供於底部電極層153與頂部電極層157之間的不同層堆疊且包含可以任何方式儲存資訊的材料層的任何結構。本文中明確地涵蓋本揭露的修改，其中記憶體材料層包含相變記憶體材料、鐵電記憶體材料或空白經調變導電氧化物材料。
底部電極層153包含至少一種非磁性金屬材料，諸如TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金及/或其組合。亦可使用本揭露的涵蓋範疇內的其他合適的材料。舉例而言，底部電極層153可包含元素金屬（諸如W、Cu、Ti、Ta、Ru、Co、Mo或Pt），及/或可主要由元素金屬組成。底部電極層153的厚度可在10奈米至100奈米的範圍內，但亦可使用更小及更大厚度。
非磁性金屬緩衝層154包含可充當晶種層的非磁性材料。特定言之，非磁性金屬緩衝層154可提供沿著最大化合成反鐵磁層160內的參考層的磁化的方向對準合成反鐵磁層160的材料的多晶晶粒的模板結晶結構。非磁性金屬緩衝層154可包含Ti、CoFeB合金、NiFe合金、釕或其組合。非磁性金屬緩衝層154的厚度可在3奈米至30奈米的範圍內，但亦可使用更小及更大厚度。
合成反鐵磁（synthetic antiferromagnetic；SAF）層160可包含鐵磁硬層161、反鐵磁耦合層162以及參考磁化層163的層堆疊。鐵磁硬層161及參考磁化層163中的每一者可具有相應的固定磁化方向。反鐵磁耦合層162提供鐵磁硬層161的磁化與參考磁化層163的磁化之間的反鐵磁耦合，使得鐵磁硬層161的磁化方向及參考磁化層163的磁化方向在隨後形成記憶胞的操作期間保持固定。鐵磁硬層161可包含硬鐵磁性材料，諸如PtMn、IrMn、RhMn、FeMn、OsMn等。
參考磁化層163可包含硬鐵磁性材料，諸如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。亦可使用本揭露的涵蓋範疇內的其他合適的材料。反鐵磁耦合層162可包含釕或銥。可選擇反鐵磁耦合層162的厚度以使得由反鐵磁耦合層162誘導的交換相互作用使鐵磁硬層161及參考磁化層163在相對方向上(亦即，在反平行對準中)的相對磁化方向穩定。在一個實施例中，SAF層160的淨磁化藉由使鐵磁硬層161的磁化的量值與參考磁化層163的磁化的量值匹配。SAF層160的厚度可在5奈米至30奈米的範圍內，但亦可使用更小及更大厚度。
非磁性穿隧障壁層155可包含穿隧障壁材料，所述穿隧障壁材料可為具有允許電子穿隧的厚度的電性絕緣材料。舉例而言，非磁性穿隧障壁層155可包含氧化鎂（MgO）、氧化鋁（Al2 O3 ）、氮化鋁（AlN）、氮氧化鋁（AlON）、氧化鉿（HfO2 ）或氧化鋯（ZrO2 ）。亦可使用本揭露的涵蓋範疇內的其他合適的材料。非磁性穿隧障壁層155的厚度可在0.7奈米至1.3奈米的範圍內，但亦可使用更小及更大厚度。
自由磁化層156包含具有兩個穩定磁化方向的鐵磁性材料，所述磁化方向平行或反平行於參考磁化層163的磁化方向。自由磁化層156包含硬鐵磁性材料，諸如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。亦可使用本揭露的涵蓋範疇內的其他合適的材料。自由磁化層156的厚度可在1奈米至6奈米的範圍內，但亦可使用更小及更大厚度。
頂部電極層157包含頂部電極材料，所述頂部電極材料可包含可用於底部電極層153的任何非磁性材料。可用於頂部電極層157的例示性金屬材料包含但不限於TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金及/或其組合。亦可使用本揭露的涵蓋範疇內的其他合適的材料。舉例而言，底部電極層153可包含元素金屬（諸如W、Cu、Ti、Ta、Ru、Co、Mo或Pt），及/或可主要由元素金屬組成。頂部電極層157的厚度可在10奈米至100奈米的範圍內，但亦可使用更小及更大厚度。
金屬蝕刻罩幕層158包含將高電阻提供至隨後用於蝕刻介電材料（其可包含例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃或有機矽酸鹽玻璃）的非等向性蝕刻製程的金屬蝕刻終止材料。在一個實施例中，金屬蝕刻罩幕層158可包含導電金屬氮化物材料（諸如，TiN、TaN或WN）或導電金屬碳化物材料（諸如，TiC、TaC或WC）。在一個實施例中，金屬蝕刻罩幕層158包含TiN及/或主要由TiN組成。金屬蝕刻罩幕層158可藉由化學氣相沉積或物理氣相沉積來沉積。金屬蝕刻罩幕層158的厚度可在2奈米至20奈米（諸如，3奈米至10奈米）的範圍內，但亦可使用更小及更大厚度。
參考圖2G，可圖案化金屬蝕刻罩幕層158以形成遮蔽下伏記憶體堆疊150S的圖案。可經由非等向性蝕刻製程將金屬蝕刻罩幕層158的圖案轉移至下伏記憶體堆疊150S，以形成記憶胞150。可經由形成記憶胞150的非等向性蝕刻製程來消耗金屬蝕刻罩幕層158。
參考圖2H，可在第二介電層106上形成第三介電層108，從而覆蓋記憶胞150及源極電極122A、源極電極122B以及共同汲極電極124。第三介電層108可由任何合適的介電材料使用任何合適的沉積製程來形成。
參考圖2I，可在第三介電層108上形成圖案化的光阻層114。可將來自光阻層114的圖案轉移至第三介電層108以形成暴露出源極電極122A、源極電極122B的頂部表面的第一通孔通道109。圖案化可包括任何合適的蝕刻製程，諸如濕式或乾式蝕刻製程。
參考圖2J，可移除光阻層114，且可在第一通孔通道109中沉積任何合適的導電材料以形成第一通孔接觸件126。具體而言，第一通孔接觸件126可延伸穿過第三介電層且可電性接觸源極電極122A、源極電極122B。可執行諸如CMP的平坦化製程以平坦化第一通孔接觸件126及第三介電層108的上表面。
參考圖2K，可在第三介電層108上形成圖案化的光阻層114。可接著使用光阻層PR作為罩幕來圖案化第三介電層108，以形成第二通孔通道111。圖案化可包括任何合適的蝕刻製程，諸如濕式或乾式蝕刻製程。
參考圖2K及圖2L，可移除光阻層114，且可在第二通孔通道111中沉積任何合適的導電材料以形成第二通孔接觸件128。第二通孔接觸件128可電性接觸記憶胞150的頂部電極。可執行諸如CMP的平坦化製程，以平坦化第二通孔接觸件128及第三介電層108的上表面。
參考圖2M，可在第三介電層108上形成第四介電層110。第四介電層110可由任何合適的介電材料使用任何合適的沉積製程來形成。
可在第四介電層110上形成圖案化的光阻層114。可使用任何合適的蝕刻製程、使用光阻層114作為罩幕來蝕刻第四介電層110，以形成暴露出第一通孔接觸件126的源極通道113及暴露出第二通孔接觸件128的位元溝渠115。
參考圖2M及圖2N，可移除光阻層114，且可沉積任何合適的導電材料以在源極通道113中形成源極線130且在位元溝渠115中形成位元線132。可例如使用CMP製程來平坦化線130、線132以及第四介電層110的上表面，以完成包含多閘極電晶體210的記憶體結構。
通道層140可包含第一源極區140S1及第二源極區140S2、第一通道區140C1及第二通道區140C2以及汲極區140D。第一源極電極122A及第二源極電極122B可分別與第一源極區140S1及第二源極區140S2交疊。第一字元線120A及第二字元線120B可分別與第一通道區140C1及第二通道區140C2交疊，且汲極電極124可與汲極區140D交疊。
在操作中，源極線130可經由通孔接觸件126及下伏源極區140S1、下伏源極區140S2將電流提供至源極電極122A、源極電極122B。字元線120A、字元線120B可充當閘極以分別控制自第一源極電極122A及第二源極電極122B、第一源極區140S1及第二源極區140S2經由第一通道區140C1及第二通道區140C2經由汲極區140D流動至共同汲極電極124的電流。
可將電流自汲極電極124提供至記憶胞150的底部電極153。位元線132可經由通孔接觸件128電性連接至記憶胞150的頂部電極。因此，電晶體210的雙閘極結構可提供改良的電壓臨界值控制。另外，電晶體210可經配置以經由第一通道區140C1及第二通道區140C2將電流自源極電極122A、源極電極122B兩者提供至汲極電極124。因此，相較於僅包含單閘極及源極電極的類似電晶體，電晶體210可向記憶胞150提供兩倍電流。因此，電晶體210可相對於記憶胞150提供改良的RAM切換。
圖3A至圖3D各自為繪示根據本揭露的其他實施例的形成替代實施例記憶體結構300的豎直橫截面圖。圖4為記憶體結構300的透視圖。記憶體結構300可類似於記憶體結構200，且可藉由類似的方法形成。因此，將僅詳細論述其間的差異。
參考圖3A，可在電晶體210的第二介電層106上形成圖案化的光阻層114，所述電晶體210可如上文關於圖2A至圖2E所揭露而形成。此外，在各種實施例中，第二介電層106可由高k介電材料形成。
參考圖3B，可使用光阻層114作為罩幕來蝕刻第二介電層106，以形成頂部閘極溝渠117A及頂部閘極溝渠117B。可使用任何合適的蝕刻製程來蝕刻第二介電層106。在蝕刻之後，可移除光阻層114。如圖3B中所示，第二介電層106的部分可保持在頂部閘極溝渠117A及頂部閘極溝渠117B下方。
參考圖3B及圖3C，可沉積任何合適的導電材料以在頂部閘極溝渠117A及頂部閘極溝渠117B中分別形成第一頂部閘極電極121A及第二頂部閘極電極121B。可例如藉由使用CMP製程平坦化頂部閘極電極121A、頂部閘極電極121B以及第二介電層106的上表面，以完成多閘極電晶體310。
參考圖3D，可使用如上文關於圖2F至圖2N所描述的製程在電晶體310上形成第三介電層108及第四介電層110、記憶胞150、通孔接觸件126、通孔接觸件128、源極線130以及位元線132，以形成記憶體結構300。
參考圖3D及圖4，第一源極電極122A及第二源極電極122B可分別與通道層140的第一源極區140S1及第二源極區140S2交疊。頂部閘極電極121A、頂部閘極電極121B可在通道層140的第一通道區140C1及第二通道區140C2的對置側上與字元線120A、字元線120B交疊。因此，記憶體結構300可包含分別包括交疊的頂部閘極電極121A、頂部閘極電極121B及字元線120A、字元線120B的交疊部分（例如，底部閘極電極）的第一多閘極結構125A及第二多閘極結構125B。汲極電極124可與通道層140的共同汲極區140D交疊。
在一些實施例中，記憶體結構300可包含設置於源極電極122A、源極電極122B及汲極電極124與頂部閘極電極121A、頂部閘極電極121B之間的介電材料112的條帶。具體而言，介電材料112的條帶可經配置以使頂部閘極電極121A、頂部閘極電極121B與源極電極122A、源極電極122B及汲極電極124電性絕緣。
在操作期間，第一多閘極結構125A可經配置以根據施加至第一多閘極結構125A的電壓來控制經由第一通道區140C1流動至汲極區140D的電流。類似地，第二多閘極結構125B可經配置以根據施加至第二多閘極結構125B的電壓來控制經由第二通道區140C2流動至汲極區140D的電流。電流可在流動至記憶胞150中之前自通道層的汲極區140D經由汲極電極124流動。電流可自記憶胞150輸出至位元線132。
因此，相較於單一閘極結構，可各自提供多閘極結構125A、多閘極結構125B以增加臨界電壓控制。另外，藉由提供雙多閘極結構125A、多閘極結構125B，汲極電極124可具有（將提供至）僅包含一個雙閘極結構的類似結構的兩倍電流。
圖5A至圖5I各自為示出根據本揭露的各種其他實施例的形成記憶體結構500的一系列步驟的豎直橫截面圖。圖6為記憶體結構500的透視圖。記憶體結構500可類似於記憶體結構200，且可藉由類似的方法形成。因此，將僅詳細論述其間的差異。
參考圖5A，可在半導體結構的第二介電層106上形成圖案化的光阻層114，所述半導體結構可如上文關於圖2A至圖2C所揭露而形成。在各種實施例中，第二介電層106可由高k介電材料形成。可使用任何合適的蝕刻製程來蝕刻第二介電層106以形成源極溝渠105A、源極溝渠105B以及汲極溝渠107A、汲極溝渠107B。可在蝕刻製程之後移除光阻層114。
參考圖5B，可使用任何合適的沉積方法來沉積任何合適的導電材料，以在源極通道105A、源極通道105B中形成第一源極電極122A及第二源極電極122B，且在汲極溝渠107A、汲極溝渠107B中形成第一汲極電極124A及第二汲極電極124B。可使用任何合適的方法來沉積導電材料。可例如使用CMP製程來平坦化電極122A、電極122B、電極124A、電極124B以及第二介電層106的上表面。
參考圖5C，可在第二介電層106上形成圖案化的光阻層PR。可使用光阻層114作為罩幕來蝕刻第二介電層106，以形成頂部閘極溝渠117A及頂部閘極溝渠117B。可使用任何合適的蝕刻製程來蝕刻第二介電層106。在蝕刻之後，可移除光阻層114。如圖5C中所示，第二介電層106的部分可保持在頂部閘極溝渠117A及頂部閘極溝渠117B下方。
參考圖5C及圖5D，可沉積任何合適的導電材料以在頂部閘極溝渠117A及頂部閘極溝渠117B中形成第一頂部閘極電極121A及第二頂部閘極電極121B。可例如藉由使用CMP製程來平坦化頂部閘極電極121A、頂部閘極電極121B以及第二介電層的上表面，以形成多閘極電晶體410。
參考圖5E，可在電晶體410上形成圖案化的光阻層114。光阻層114可具有暴露出汲極電極124的開口119。
參考圖5E及圖5F，可使用任何合適的沉積製程來沉積任何合適的導電材料，以在開口119中形成電性接觸件152。可接著移除光阻層114。舉例而言，可使用雷射離地製程來移除光阻層114，使得在移除製程期間移除沉積於其上的導電材料中的任一者。電性接觸件152可為電性連接汲極電極124A、汲極電極124B的金屬線或層。
參考圖5G，可在電極122A、電極122B、電極124以及第二介電層106上形成記憶體堆疊150S。記憶體堆疊150S可藉由連續地沉積記憶胞的不同層來形成，如上文關於圖2F所論述。
參考圖5G及圖5H，可圖案化記憶體堆疊150S中的金屬蝕刻罩幕層158。可使用任何合適的蝕刻製程將金屬蝕刻罩幕層158的圖案轉移至記憶體堆疊150S的剩餘層，以形成記憶胞150。在一些實施例中，可直接在電性接觸件152上形成記憶胞150。然而，在其他實施例中，可直接在汲極電極124A、汲極電極124B上形成記憶胞150。換言之，電性接觸件152及記憶胞150可不在垂直於通道層的平面的豎直方向上交疊。
參考圖5I，可使用如上文關於圖2F至圖2N所描述的製程形成第三介電層108及第四介電層110、通孔接觸件126、通孔接觸件128、源極線130以及位元線132，以形成記憶體結構500。
參考圖5I及圖6，電性接觸件152可將汲極電極124A、124B電性連接至記憶胞150。因此，電性接觸件152可形成將電流自兩個汲極電極124A、124B提供至記憶胞的共同汲極。
儘管圖2A至圖6示出將MJT記憶胞150與多閘極電晶體210、多閘極電晶體310、多閘極電晶體410組合的記憶體結構200、記憶體結構300、記憶體結構500的製造，但在各種實施例中，記憶胞150可包含其他類型的記憶體元件。舉例而言，記憶胞150可為金屬-鐵電金屬電容器、磁阻式隨機存取記憶體（MRAM）胞元、電阻式隨機存取記憶體（RRAM）胞元、鐵電隨機存取記憶體（FeRAM）胞元、相變隨機存取記憶體（PCRAM）胞元或其組合。
舉例而言，圖7A為根據本揭露的各種實施例的可用於記憶體結構300、記憶體結構500中的記憶胞150的橫截面圖。參考圖7A，在一些實施例中，記憶胞150可為包含底部電極400、頂部電極403、加熱器401以及相變材料層402的PCM記憶胞。相變材料層402可充當資料儲存層。
加熱器401可由TiN、TaN或TiAlN的薄膜形成，所述薄膜具有在約5奈米至約15奈米範圍內的厚度以將焦耳加熱提供至相變材料層402。此外，加熱器401可在淬火期間（在突然截斷施加至加熱器401以『凍結』非晶相的電流期間）充當散熱片。
在一些實施例中，相變材料層402包括Ga-Sb、In-Sb、In-Se、Sb-Te、Ge-Te以及Ge-Sb的二元系統材料；Ge-Sb-Te、In-Sb-Te、Ga-Se-Te、Sn-Sb-GeTe、In-Sb-Ge以及Ga-Sb-Te的三元系統；或Ag-In-Sb-Te、Ge-Sn-Sb-Te、Ge-Sb-Se-Te、Te-Ge-Sb-S、Ge-Sb-Te-O以及Ge-Sb-Te-N的四元系統。在一些實施例中，相變材料層402包括含有一或多種來自週期表的第VI族元素的硫族化物合金，諸如GST、Ge-Sb-Te合金（例如，Ge2 Sb2 Te5 ），其具有5奈米至100奈米的厚度。
相變材料層402可包含其他相變電阻材料，諸如包含氧化鎢、氧化鎳、氧化銅等的金屬氧化物。相變材料的結晶相與非晶相之間的相位轉變與相變材料的結構的長範圍次序與短範圍次序之間的相互作用相關。舉例而言，長範圍次序的崩塌產生非晶相。結晶相中的長範圍次序促進導電，而非晶相阻礙導電且導致高電阻。為了針對不同需要調整相變材料層402的性質，相變材料層402可以不同量摻雜有各種元素以調整材料的接合結構內部的短範圍次序及長範圍次序的比例。摻雜元素可為用於經由使用例如離子植入的半導體摻雜的任何元素。
圖7B為根據本揭露的各種實施例的可用於記憶體結構200、記憶體結構300、記憶體結構500中的另一實施例記憶胞150的橫截面圖。參考圖7B，在一些實施例中，記憶胞150可為包含底部電極400、頂部電極403以及鐵電材料層405（諸如，鋯鈦酸鉛（lead zirconate titanate；PZT）層）的PCRAM記憶胞。鐵電材料層405可充當資料儲存層。
在其他實施例中，記憶胞150可充當鐵電穿隧接面（ferroelectric tunneling junction；FTJ）。具體而言，鐵電材料層405可為FE穿隧障壁。FE穿隧障壁可為足夠薄以允許電子穿隧通過的鐵電膜。舉例而言，FE穿隧障壁可為約1奈米（nm）至約50奈米厚，諸如，約5奈米至約25奈米厚，或約10奈米厚。
在各種實施例中，提供可包含記憶體結構200、記憶體結構300、記憶體結構500的陣列的記憶體元件。在一些實施例中，記憶體元件可包含在基底100上方彼此堆疊的記憶體結構200、記憶體結構300、記憶體結構500的多個陣列。
圖8為示出根據本揭露的各種實施例的形成記憶體結構300、記憶體結構500的步驟的流程圖。參考圖8及圖2A至圖5I，在步驟801中，可在第一介電層102中形成第一字元線120A及第二字元線120B。舉例而言，可在形成於第一介電層102中的溝渠103A、溝渠103B中形成字元線120A、字元線120B。
在步驟802中，可在第一介電層102上沉積高k介電層104。高k介電層104可覆蓋字元線120A、字元線120B。可接著在高k介電層104上沉積通道層140。
在步驟803中，可在通道層140上沉積第二介電層106。在步驟804中，可在第二介電層106中形成源極電極122A、源極電極122B以及一或兩個汲極電極124。具體而言，可在形成於第二介電層106中的溝渠105A、溝渠105B、溝渠107A以及溝渠107B中形成電極122A、電極122B、電極124。若形成兩個汲極電極124，則步驟805可包含形成電性連接汲極電極124的電性接觸件152。
在步驟805中，可在汲極電極124或電性接觸件152上形成記憶胞150。記憶胞150可包含FTJ記憶胞、MRAM胞元、RRAM胞元、FeRAM胞元、PCRAM胞元或類似者。
在步驟806中，可在第二介電層106上沉積第三介電層108。具體而言，第三介電層108可覆蓋記憶胞150。
在步驟807中，可在第三介電層108中形成通孔接觸件126、通孔接觸件128。具體而言，可在形成於第三介電層108中的通孔通道109、通孔通道111中形成通孔接觸件126、通孔接觸件128。
在步驟808中，可在第三介電層108上沉積第四介電層110。第四介電層110可覆蓋通孔接觸件126、通孔接觸件128。
在步驟809中，可在第四介電層110中形成源極線130及位元線132。舉例而言，可在源極通道113中形成源極線130，且可在形成於第四介電層110中的位元溝渠115中形成位元線132。
在各種實施例中，提供一種包含記憶胞150的記憶體結構，所述記憶胞150連接至電晶體210、電晶體310、電晶體410的汲極電極124。電晶體210、電晶體310、電晶體410可包含通道層140，所述通道層140包含設置於第一通道區140C1與第二通道區140C2之間的共同汲極區140D。電晶體210、電晶體310、電晶體410可包含控制經由通道區140C1、通道區140C2流動至共同汲極區140D的電流的閘極電極（120A、120B、121A、121B）。因此，記憶體結構可將改良的臨界電壓控制及較高電流提供至記憶胞150。
各種實施例提供一種記憶體結構，包括：第一字元線120A；第二字元線120B；高k介電層104，設置於第一字元線120A及第二字元線120B上；通道層140，設置於高k介電層104上且包括半導體材料；第一源極電極122A及第二源極電極122B，電性接觸通道層；第一汲極電極124，設置於第一源極電極122A與第二源極電極122B之間的通道層140上；記憶胞150，電性連接至第一汲極電極124；以及位元線132，電性連接至記憶胞150。
各種實施例提供一種記憶體結構，包括：第一字元線120A；第二字元線120B；高k介電層，設置於第一字元線120A及第二字元線120B上；通道層140，設置於高k介電層104上且包括半導體材料；第一源極電極122A及第二源極電極122B，電性接觸通道層140；第一頂部閘極電極121A，與通道層的第一通道區140C1及第一字元線120A交疊；第二頂部閘極電極121B，與通道層140的第二通道區140C2及第二字元線120B交疊；第一汲極電極124，設置於第一源極電極122A與第二源極電極122B之間且電性接觸通道層140的汲極區140D；記憶胞150，電性連接至第一汲極電極124；以及位元線132，電性連接至記憶胞150。
各種實施例提供一種形成記憶體結構的方法，包括：在基底上形成第一字元線120A及第二字元線120B；在第一字元線120A及第二字元線120B上沉積高k層104；在高k層104上沉積包括半導體材料的通道層140；形成分別電性接觸通道層140的第一源極區140S1及第二源極區140S2的第一源極電極122A及第二源極電極122B；形成電性接觸設置於第一源極區140S1與第二源極區140S2之間的通道層140的汲極區140D的第一汲極電極124；形成分別與第一字元線120A及第二字元線120B以及通道層140的第一通道區140C1及第二通道區140C2交疊的第一頂部閘極電極121A及第二頂部閘極電極121B；以及形成電性接觸第一汲極電極124的記憶胞150。
前文概述若干實施例的特徵，以使得所屬技術領域中具通常知識者可較佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於實行本文中所引入的實施例的相同目的及/或實現相同優勢的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
8、100:基底 10:半導體材料層 12:淺溝渠隔離結構 14:主動源極/汲極區 15:半導體通道 18:主動源極/汲極金屬半導體合金區 20:閘極結構 22:閘極介電質 24:閘極電極帶 26:介電閘極間隔件 28:閘極封蓋介電質 30:內連線層級介電材料層層 31A:接觸層級介電材料層 31B:第一金屬線層級介電材料層 32:第二線及通孔層級介電材料層 33:第三內連線層級介電材料層 34:第四內連線層級介電材料層 35:第五內連線層級介電材料層 36:第六內連線層級介電材料層 37:第七內連線層級介電材料層 40:金屬內連線結構 41L:第一金屬線結構 41V:元件接觸通孔結構 42L:第二金屬線結構 42V:第一金屬通孔結構 43L:第三金屬線結構 43V:第二金屬通孔結構 44L:第四金屬線 44V:第三金屬通孔結構 45L:第五金屬線 45V:第四金屬通孔結構 46L:第六金屬線 46V:第五金屬通孔結構 47B:金屬接合墊 47V:第六金屬通孔結構 50:記憶陣列區 52:周邊邏輯區 75:CMOS電路 95:非揮發性記憶胞陣列 102:第一介電層 103A、103B:底部閘極溝渠/溝渠 104:高k介電層/高k層 105A、105B:源極溝渠/溝渠 106:第二介電層 107:共同汲極溝渠/溝渠 107A、107B:汲極溝渠/溝渠 108:第三介電層 109:第一通孔通道/通孔通道 110:第四介電層 111:第二通孔通道/通孔通道 112:介電材料 113:源極通道 114、PR:光阻層 115:位元溝渠 117A、117B:頂部閘極溝渠 119:開口 120A:第一字元線/字元線 120B:第二字元線/字元線 121A:第一頂部閘極電極/頂部閘極電極 121B:第二頂部閘極電極/頂部閘極電極 122A、122B:源極電極/電極 124:共同汲極電極/汲極電極 124A、124B:汲極電極/電極 125A:第一多閘極結構/多閘極結構 125B:第二多閘極結構/多閘極結構 126:第一通孔接觸件/通孔接觸件 128:第二通孔接觸件/通孔接觸件 130:源極線 132:位元線 140:通道層 140C1:第一通道區/通道區 140C2:第二通道區/通道區 140D:汲極區 140S1:第一源極區/源極區 140S2:第二源極區/源極區 150:記憶胞 150S:記憶體堆疊 152:電性接觸件 153:底部電極層 154:非磁性金屬緩衝層 155:非磁性穿隧障壁層 156:自由磁化層 157:頂部電極層 158:金屬蝕刻罩幕層 160:合成反鐵磁層 161:鐵磁硬層 162:反鐵磁耦合層 163:參考磁化層 200、300、500:記憶體結構 210、310、410:多閘極電晶體/電晶體 400:底部電極 401:加熱器 402:相變材料層 403:頂部電極 405:鐵電材料層 801、802、803、804、805、806、807、808、809:步驟 L0、L1、L2、L3、L4、L5、L6、L7:內連線層級結構 thk :厚度
結合附圖閱讀以下詳細描述會最佳地理解本揭露的各態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，為了論述清楚起見，可任意增大或減小各種特徵的尺寸。 圖1A為根據本揭露的實施例的在形成互補金屬氧化物半導體（complementary metal-oxide-semiconductor；CMOS）電晶體、嵌入於介電材料層中的金屬內連線結構以及連接通孔層級介電材料層之後的例示性結構的豎直橫截面圖。 圖1B為根據本揭露的實施例的在形成鰭式背閘極場效電晶體的陣列期間的第一例示性結構的豎直橫截面圖。 圖1C為根據本揭露的實施例的在形成上部層級金屬內連線結構之後的第一例示性結構的豎直橫截面圖。 圖2A至圖2N各自為示出根據本揭露的各種實施例的形成記憶體結構的一系列步驟的豎直橫截面圖。 圖3A至圖3D為示出根據本揭露的各種實施例的形成記憶體結構的一系列步驟的豎直橫截面圖。 圖4為圖3D的記憶體結構的透視圖。 圖5A至圖5I為示出根據本揭露的各種實施例的形成記憶體結構的一系列步驟的豎直橫截面圖。 圖6為圖5I的記憶體結構的透視圖。 圖7A及圖7B為根據本揭露的各種實施例的可包含於記憶體結構中的記憶胞的豎直橫截面圖。 圖8為示出根據本揭露的各種實施例的形成記憶體結構的方法的流程圖。
100:基底
102:第一介電層
104:高k介電層/高k層
106:第二介電層
108:第三介電層
110:第四介電層
120A:第一字元線/字元線
120B:第二字元線/字元線
122A、122B:源極電極/電極
124:共同汲極電極/汲極電極
126:第一通孔接觸件/通孔接觸件
128:第二通孔接觸件/通孔接觸件
130:源極線
132:位元線
140:通道層
140C1:第一通道區/通道區
140C2:第二通道區/通道區
140D:汲極區
140S1:第一源極區/源極區
140S2:第二源極區/源極區
150:記憶胞
200:記憶體結構
210:多閘極電晶體/電晶體

Claims (20)

  1. 一種記憶體結構，包括： 第一字元線； 第二字元線； 高k介電層，設置於所述第一字元線及所述第二字元線上； 通道層，設置於所述高k介電層上且包括半導體材料； 第一源極電極及第二源極電極，其中所述第一源極電極及所述第二源極電極中的每一者電性接觸所述通道層； 第一汲極電極，設置於所述第一源極電極與所述第二源極電極之間的所述通道層上； 記憶胞，電性連接至所述第一汲極電極；以及 位元線，電性連接至所述記憶胞。
  2. 如請求項1所述的記憶體結構，其中： 所述第一字元線與所述通道層的第一通道區交疊； 所述第二字元線與所述通道層的第二通道區交疊；且 所述第一汲極電極與所述通道層的汲極區交疊，所述汲極區設置於所述第一通道區與所述第二通道區之間。
  3. 如請求項1所述的記憶體結構，其中所述通道層包括氧化物半導體材料。
  4. 如請求項1所述的記憶體結構，其中所述記憶胞包括磁穿隧接面（MTJ）記憶胞、磁阻式隨機存取記憶體（MRAM）胞元、電阻式隨機存取記憶體（RRAM）胞元、鐵電隨機存取記憶體（FeRAM）胞元或相變隨機存取記憶體（PCRAM）胞元。
  5. 如請求項1所述的記憶體結構，其中： 所述第一字元線及所述第二字元線嵌入於設置在所述高k介電層之下的第一介電層中； 所述第一源極電極及所述第二源極電極與所述第一汲極電極嵌入於設置在所述通道層上方的第二介電層中； 所述記憶胞嵌入於設置在所述第二介電層上方的第三介電層中；且 第一源極線、第二源極線以及所述位元線嵌入於設置在所述第三介電層上的第四介電層中。
  6. 如請求項5所述的記憶體結構，更包括通孔連接件，所述通孔連接件延伸穿過所述第三介電層，且將所述第一源極電極電性連接至所述第一源極線、將所述第二源極電極電性連接至第二源極線且將所述記憶胞電性連接至所述位元線。
  7. 如請求項1所述的記憶體結構，更包括： 第一頂部閘極電極，與所述通道層及所述第一字元線交疊；以及 第二頂部閘極電極，與所述通道層及所述第二字元線交疊。
  8. 如請求項7所述的記憶體結構，其中： 所述第一頂部閘極電極電性連接至所述第一字元線；且 所述第二頂部閘極電極電性連接至所述第二字元線。
  9. 如請求項7所述的記憶體結構，其中所述第一頂部閘極電極及所述第二頂部閘極電極藉由介電層與所述通道層、所述第一源極電極、所述第二源極電極以及所述第一汲極電極電性絕緣。
  10. 如請求項9所述的記憶體結構，其中所述介電層包括高k介電材料。
  11. 如請求項7所述的記憶體結構，更包括： 第二汲極電極，設置於所述第一源極電極與所述第二源極電極之間的所述通道層上；以及 電性接觸件，電性連接所述第一汲極電極及所述第二汲極電極。
  12. 如請求項11所述的記憶體結構，其中所述電性接觸件將所述第一汲極電極及所述第二汲極電極電性連接至所述記憶胞。
  13. 一種記憶體結構，包括： 第一字元線； 第二字元線； 高k介電層，設置於所述第一字元線及所述第二字元線上； 通道層，設置於所述高k介電層上且包括半導體材料； 第一源極電極及第二源極電極，電性接觸所述通道層； 第一頂部閘極電極，與所述通道層的第一通道區及所述第一字元線交疊； 第二頂部閘極電極，與所述通道層的第二通道區及所述第二字元線交疊； 第一汲極電極，設置於所述第一源極電極與所述第二源極電極之間且電性接觸所述通道層的汲極區； 記憶胞，電性連接至所述第一汲極電極；以及 位元線，電性連接至所述記憶胞。
  14. 如請求項13所述的記憶體結構，其中所述汲極區設置於所述第一通道區與所述第二通道區之間。
  15. 如請求項13所述的記憶體結構，其中所述汲極區經配置以接收來自所述第一通道區及所述第二通道區兩者的電流。
  16. 如請求項13所述的記憶體結構，更包括介電層，所述介電層經配置以使第一頂部電極及第二頂部電極與所述通道層、所述第一源極電極、所述第二源極電極以及所述第一汲極電極電性絕緣。
  17. 如請求項13所述的記憶體結構，更包括： 電性連接至所述第一源極電極的源極線；以及 電性連接至所述第二源極電極的源極線。
  18. 如請求項13所述的記憶體結構，更包括： 第二汲極電極，設置於所述第一源極電極與所述第二源極電極之間的所述通道層上；以及 電性接觸件，電性連接所述第一汲極電極及所述第二汲極電極。
  19. 一種形成記憶體結構的方法，包括： 在基底上形成第一字元線及第二字元線； 在所述第一字元線及所述第二字元線上沉積高k層； 在所述高k層上沉積包括半導體材料的通道層； 形成分別電性接觸所述通道層的第一源極區及第二源極區的第一源極電極及第二源極電極； 形成電性接觸所述通道層的汲極區的第一汲極電極，所述汲極區設置於所述第一源極區與所述第二源極區之間； 形成與所述第一字元線及所述第二字元線以及所述通道層的第一通道區及第二通道區分別交疊的第一頂部閘極電極及第二頂部閘極電極；以及 形成電性接觸所述第一汲極電極的記憶胞。
  20. 如請求項19所述的形成記憶體結構的方法，更包括： 形成電性接觸所述汲極區的第二汲極電極；以及 形成將所述第一汲極電極及所述第二汲極電極電性連接至所述記憶胞的接觸件。
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