DE102020128421A1

DE102020128421A1 - Durch Abstandhalter definierter Backendtransistor als Speicherauswahl

Info

Publication number: DE102020128421A1
Application number: DE102020128421.7A
Authority: DE
Inventors: Ken-Ichi Goto; Chung-Te Lin; Mauricio Manfrini
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2020-04-30
Filing date: 2020-10-29
Publication date: 2021-11-04
Also published as: US20210343787A1; TW202143472A; CN113140588A; KR102481748B1; US11309353B2; TWI777513B; US20220246678A1; KR20210134482A; CN113140588B

Abstract

Diese Offenbarung bezieht sich in einigen Ausführungsformen auf eine Speichervorrichtung. In einigen Ausführungsformen weist die Speichervorrichtung ein Substrat und eine Interconnect-Struktur auf, die über dem Substrat angeordnet ist. Die Interconnect-Struktur umfasst gestapelte Interconnect-Metallschichten, die innerhalb gestapelter Zwischenschichtdielektrikumschichten (ILD-Schichten) angeordnet sind. Eine Speicherzelle ist zwischen einer oberen Interconnect-Metallschicht und einer Zwischen-Interconnect-Metallschicht angeordnet. Ein Auswahltransistor ist mit der Speicherzelle verbunden und zwischen der Zwischen-Interconnect-Metallschicht und einer unteren Interconnect-Metallschicht angeordnet. Durch Platzieren des Auswahltransistors innerhalb der Back-End-Interconnect-Struktur zwischen zwei Interconnect-Metallschichten wird Front-End-Platz eingespart, und die Integrationsflexibilität wird erhöht.

Description

VERWEIS AUF EINE VERWANDTE ANMELDUNG
Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/017,731 , eingereicht am 30. April 2020, deren Inhalt durch Bezugnahme vollumfänglich in die vorliegende Anmeldung aufgenommen ist.
HINTERGRUND
Viele moderne elektronische Vorrichtungen umfassen elektronische Speicher, die konfiguriert sind, Daten zu speichern. Elektronischer Speicher kann flüchtiger Speicher oder nichtflüchtiger Speicher sein. Flüchtiger Speicher speichert Daten, wenn er mit Strom versorgt wird, während nichtflüchtiger Speicher in der Lage ist, Daten zu speichern, wenn die Energieversorgung getrennt wird. Resistiver Direktzugriffspeicher ist ein vielversprechender Kandidat für eine nächste Generation nichtflüchtiger Speichertechnologie. Dies liegt daran, dass resistive Direktzugriffspeichervorrichtungen zahlreiche Vorteile bereitstellen, einschließlich einer schnellen Schreibzeit, hoher Widerstandsfähigkeit, eines niedrigen Energieverbrauchs, sowie einer geringen Anfälligkeit für Strahlungsschäden.
Figurenliste
Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.

1 illustriert eine Querschnittsansicht einiger Ausführungsformen einer Speichervorrichtung, umfassend einen Back-End-of-Line-Auswahltransistor (BEOL-Auswahltransistor).
2 illustriert eine Querschnittsansicht einiger weiterer Ausführungsformen einer Speichervorrichtung, umfassend einen BEOL-Auswahltransistor.
3 illustriert eine Querschnittsansicht einiger weiterer Ausführungsformen einer Speichervorrichtung, umfassend einen BEOL-Auswahltransistor.
4 illustriert ein Blockdiagramm einiger Ausführungsformen eines Abschnitts eines Speicherarrays, das mehrere Speichereinheiten aufweist.
5 illustriert eine Querschnittsansicht einiger Ausführungsformen des Speicherarrays aus 4 entlang einer Zeilenrichtung nach einigen Ausführungsformen.
6 illustriert eine Querschnittsansicht einiger Ausführungsformen des Speicherarrays aus 4 entlang einer Spaltenrichtung nach einigen Ausführungsformen.
7A bis 7D illustrieren Draufsichten einiger Ausführungsformen des Speicherarrays 400 aus 4, die entsprechende Auswahltransistoren zeigen.
8 bis 18 illustrieren Querschnittsansichten einiger Ausführungsformen eines Verfahrens zum Bilden einer Speichervorrichtung, die einen BEOL-Auswahltransistor umfasst.
19 illustriert ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Bilden einer Speichervorrichtung, die einen BEOL-Auswahltransistor umfasst.

AUSFÜHRLICHE BESCHREIBUNG
Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Funktionen des dargelegten Inhalts bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend zu verstehen sind. Beispielsweise kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und zweite Element in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und zweiten Element gebildet werden können, sodass das erste und zweite Element nicht in direktem Kontakt stehen müssen. Weiterhin kann diese Offenbarung Referenzziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen erklärten Ausführungsformen und/oder Konfigurationen.
Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
Die Halbleiterindustrie verbessert beispielsweise durch Verringerung der Mindestelementegrößen und/oder Anordnen elektronischer Vorrichtungen näher aneinander fortlaufend die Integrationsdichte verschiedener elektronischer Vorrichtungen (z. B. von Transistoren, Dioden, Widerständen, Kondensatoren usw.), sodass mehr Komponenten in einen bestimmten Bereich integriert werden können. Während die Herstellungsknoten Schrumpfen, wird der Front-End-of-Line-Transistor (FEOL-Transistor) der wichtigste Engpass, um hochdichte, nichtflüchtige Speicher (NVMs) voranzutreiben, wie etwa bei magnetoresistiven Direktzugriffspeichervorrichtungen (MRAM-Vorrichtungen). Der Betrieb von MRAMs verlangt einen hohen Schreibstrom (beispielsweise über 200 µA/µm). Eine Möglichkeit, diesen hohen Schreibstrom zu erhalten, ist das Vergrößern von Transistorabmessungen oder das Übernehmen von mehreren Transistoren für ein Speicherelement. Beispielsweise verwenden einige vorgeschlagene Schemata zwei Transistoren oder mehr für ein Speicherelement, um ausreichend Antriebsstrom zu erhalten. Diese Ansätze stellen eine größere FEOL-Bereichsbeeinträchtigung dar.
Mit Blick auf das Obige bezieht sich diese Offenbarung auf einen Back-End-of-Line-Transistor (BEOL-Transistor), der als ein Auswahltransistor für eine Speichervorrichtung verwendet wird, und assoziierte Herstellungsverfahren, um hochdichte nichtflüchtige Speichervorrichtungen zu erlauben. In einigen Ausführungsformen umfasst die Speichervorrichtung ein Substrat. Eine Back-End-Interconnect-Struktur ist über dem Substrat angeordnet und umfasst mehrere Interconnect-Metallschichten, die übereinandergestapelt sind. Eine Speicherzelle ist zwischen einer oberen Interconnect-Metallschicht und einer Zwischen-Interconnect-Metallschicht angeordnet. Ein Auswahltransistor ist zwischen der Zwischen-Interconnect-Metallschicht und einer unteren Interconnect-Metallschicht angeordnet. Durch Platzieren des Auswahltransistors innerhalb der Back-End-Interconnect-Struktur zwischen zwei Interconnect-Metallschichten wird Front-End-Platz frei, und die Integrationsflexibilität wird erhöht.
In einigen weiteren Ausführungsformen ist der Auswahltransistor ein planarer Transistor. Eine Auswahlgateelektrode des Auswahltransistors kann an der unteren Interconnect-Metallschicht angeordnet und elektrisch damit gekoppelt sein. Eine Auswahlkanalschicht ist über der Auswahlgateelektrode angeordnet. Eine Auswahl-Source-/Drain-Schicht ist auf der Auswahlkanalschicht angeordnet. Die Auswahl-Source-/Drain-Schicht umfasst eine erste Auswahl-Source-/Drain-Region und eine zweite Auswahl-Source-/Drain-Region, die durch einen Seitenwandabstandhalter voneinander getrennt sind. Ein Abschnitt der Kanalschicht direkt unter dem Seitenwandabstandhalter dient als die Kanalregion des Auswahltransistors. So definiert eine Breite des Seitenwandabstandhalters eine Kanallänge des Auswahltransistors. In einigen Ausführungsformen umfasst die Kanalschicht ein Oxidhalbleitermaterial (OS-Material). Beispielsweise kann die Kanalschicht aus Indiumgalliumzinkoxid (IGZO) hergestellt sein. Die OS-Materialkanalregion stellt ultrageringe Leckströme (I_ON/I_OFF > 10¹³) bereit und kann verwendet werden, einen BEOL-kompatiblen Transistor für Speichervorrichtungen bereitzustellen. In einigen Ausführungsformen können die Auswahl-Source-/Drain-Regionen verschiedene Formen aufweisen. Beispielsweise kann die zweite Auswahl-Source-/Drain-Region ein Kreis, ein Quadrat, eine Einzelfinne, eine Mehrfachfinne, ein Oval oder andere Anwendungsformen sein. Der Seitenwandabstandhalter umgibt die zweite Auswahl-Source-/Drain-Region und die erste Auswahl-Source-/Drain-Region umfasst äußere Peripherieelemente des Seitenwandabstandhalters.
Außerdem umfasst in einigen Ausführungsformen die Speicherzelle eine untere Elektrode und eine obere Elektrode, getrennt durch eine Datenspeicherstruktur. Der Auswahltransistor kann mit der unteren Elektrode der Speicherzelle durch die Zwischen-Interconnect-Metallschicht verbunden werden. Die Speicherstruktur und die obere Elektrode sind über der unteren Elektrode gestapelt. In einigen Ausführungsformen ist die Datenspeicherstruktur ein Magnettunnelübergang (MTJ) oder ein Spinventil. In solchen Fällen wird die Speicherzelle als eine magnetische Speicherzelle bezeichnet und die Speichervorrichtung, die aus einem Array solcher Speicherzellen hergestellt ist, wird als eine MRAM-Vorrichtung bezeichnet. In einigen alternativen Ausführungsformen ist die Datenspeicherstruktur ein Metall-Isolator-Metall-Stapel (MIM-Stapel), und die Speicherzelle kann eine Widerstandsspeicherzelle sein. Andere Strukturen für die Datenspeicherstruktur und/oder andere Speicherzellentypen für die Speicherzelle sind ebenfalls möglich.
1 illustriert eine Querschnittsansicht einiger Ausführungsformen einer Speichervorrichtung 100, umfassend einen Auswahltransistor 118. In einigen Ausführungsformen umfasst die Speichervorrichtung 100 eine Speicherzelle 108, die innerhalb einer Interconnect-Struktur 104 über einem Substrat 102 angeordnet ist. Die Interconnect-Struktur 104 umfasst gestapelte Interconnect-Metallschichten, die innerhalb gestapelter Zwischenschichtdielektrikumschichten (ILD-Schichten) angeordnet sind. In einigen Ausführungsformen umfassen die gestapelten ILD-Schichten eine untere ILD-Schicht 104L, die zwischen der Speicherzelle 108 und dem Substrat 102 angeordnet ist, und eine obere ILD-Schicht 104U, die die Speicherzelle 108 umgibt. Die untere ILD-Schicht 104L und die obere ILD-Schicht 104U können jeweils eine oder mehrere Dielektrikumschichten umfassen. In einigen Ausführungsformen umfassen die gestapelten Interconnect-Metallschichten eine untere Interconnect-Metallschicht 130, eine Zwischen-Interconnect-Metallschicht 106, die über die untere Interconnect-Metallschicht 130 gestapelt ist, und eine obere Interconnect-Metallschicht 116, die über der Zwischen-Interconnect-Metallschicht 106 angeordnet ist.
Die Speicherzelle 108 kann eine untere Elektrode 110, eine Datenspeicherstruktur 112, die über der unteren Elektrode 110 angeordnet ist, und eine obere Elektrode 114, die über der Datenspeicherstruktur 112 angeordnet ist, umfassen. Die obere Interconnect-Metallschicht 116 erstreckt sich durch die obere ILD-Schicht 104U, um die obere Elektrode 114 zu erreichen. In einigen Ausführungsformen können die untere Elektrode 110 und die obere Elektrode 114 Tantalnitrid, Titannitrid, Tantal, Titan, Platin, Nickel, Hafnium, Zirconium, Ruthenium, Iridium oder dergleichen umfassen. In einigen Ausführungsformen ist die Datenspeicherstruktur 112 ein Magnettunnelübergang (MTJ) oder ein Spinventil. In solchen Fällen wird die Speicherzelle 108 als eine magnetische Speicherzelle bezeichnet und die Speichervorrichtung 100, die aus einem Array solcher Speicherzellen 108 hergestellt ist, wird als eine magnetoresistive Direktzugriffspeichervorrichtung (MRAM-Vorrichtung) bezeichnet. In solchen Ausführungsformen kann die Datenspeicherstruktur 112 einen Magnettunnelübergang, einen ferroelektrischen Kondensator oder Übergang oder dergleichen umfassen. In einigen alternativen Ausführungsformen ist die Datenspeicherstruktur 112 ein Metall-Isolator-Metall-Stapel (MIM-Stapel), und die Speicherzelle 108 kann eine Widerstandsspeicherzelle sein. In solchen Fällen wird die Speicherzelle 108 als eine resistive Speicherzelle bezeichnet und die Speichervorrichtung 100, die aus einem Array solcher Speicherzellen 108 hergestellt ist, wird als eine RRAM-Vorrichtung bezeichnet. In solchen Ausführungsformen umfasst die Datenspeicherstruktur 112 ein Dielektrikum mit hohem k-Wert, wie etwa Hafniumdioxid (HfO₂), Zirconiumdioxid (ZrO₂), Aluminiumoxid (Al₂O₃), Tantalpentoxid (Ta₂O₅), Hafniumaluminiumoxid (HfAlO), Hafniumzirconiumoxid (HfZrO) oder dergleichen. Andere Strukturen für die Datenspeicherstruktur 112 und/oder andere Speicherzellentypen für die Speicherzelle 108 sind ebenfalls möglich.
In einigen Ausführungsformen ist die Auswahltransistor 118 durch die Zwischen-Interconnect-Metallschicht 106 elektrisch mit der unteren Elektrode 110 der Speicherzelle 108 gekoppelt. In einigen Ausführungsformen ist eine Source-/Drain-Schicht 134 unter der Zwischen-Interconnect-Metallschicht 106 angeordnet. Die Source-/Drain-Schicht 134 umfasst eine erste Auswahl-Source-/Drain-Region 120 und eine zweite Auswahl-Source-/Drain-Region 122, die durch einen Seitenwandabstandhalter 128 getrennt sind. Eine Auswahlkanalschicht 126 ist unter der Source-/Drain-Schicht 134 angeordnet. Eine Auswahlgatedielektrikumschicht 132 ist unter der Auswahlkanalschicht 126 angeordnet und trennt eine Auswahlgateelektrode 124 von der Auswahlkanalschicht 126. Die Auswahlgateelektrode 124 kann an einer unteren Interconnect-Metallschicht 130 angeordnet und durch die untere ILD-Schicht 104L umgeben sein. Im Betrieb wird eine Drain-Source-Spannung zwischen der ersten Auswahl-Source-/Drain-Region 120 und der zweiten Auswahl-Source-/Drain-Region 122 angelegt. Eine Gate-Source-Spannung wird zwischen der Auswahlgateelektrode 124 und der ersten Auswahl-Source-/Drain-Region 120 angelegt. Wenn die Gate-Source-Spannung ausreichend ist, wird ein Kanalpfad in der Auswahlkanalschicht 126 eingeschaltet, der die erste Auswahl-Source-/DrainRegion 120 und die zweite Auswahl-Source-/Drain-Region 122 verbindet. Eine Breite des Seitenwandabstandhalters 128 definiert eine Kanallänge Lc des Auswahltransistors 118 in der Auswahlkanalschicht 126 direkt unter dem Seitenwandabstandhalter 128. Ein Schnittstellenperimeter zwischen dem Seitenwandabstandhalter 128 und der zweiten Auswahl-Source-/Drain-Region 122 definiert eine Kanalbreite des Auswahltransistors 118.
In einigen Ausführungsformen umfassen die erste Auswahl-Source-/Drain-Region 120 und die zweite Auswahl-Source-/Drain-Region 122 dotiertes Halbleitermaterial (z. B. p-dotiertes oder n-dotiertes Polysilizium), und/oder Titannitrid (TiN), Tantalnitrid (TaN), Wolfram (W), Kupfer (Cu) oder andere CMOS-Kontaktmetalle. Die erste Auswahl-Source-/Drain-Region 120 und die zweite Auswahl-Source-/Drain-Region 122 können jeweils eine Dicke in einem Bereich von ca. 10 nm bis ca. 50 nm aufweisen. In einigen Ausführungsformen kann der Seitenwandabstandhalter 128 eine einzelne Schicht von nichtleitendem Material sein. In einigen alternativen Ausführungsformen kann der Seitenwandabstandhalter 128 mehrere Schichten desselben oder anderer Materialien umfassen, die kollektiv die zweite Auswahl-Source-/Drain-Region 122 von der ersten Auswahl-Source-/Drain-Region 120 isolieren. Beispielsweise kann der Seitenwandabstandhalter 128 ein Dielektrikum oder mehrere Dielektrika wie etwa Siliziumdioxid, Siliziumnitrid oder dergleichen umfassen. Der Seitenwandabstandhalter 128 kann eine Dicke in einem Bereich von ca. 5 nm bis ca. 30 nm aufweisen. In einigen Ausführungsformen umfasst die Auswahlkanalschicht 126 ein Oxidhalbleitermaterial (OS-Material). Beispielsweise kann die Kanalschicht etwa aus Indiumgalliumzinkoxid (IGZO), Indiumzinkoxid (IZO), Indiumzinnoxid oder Indiumtitanoxid (ITO), oder einem anderen Oxidhalbleitermaterial hergestellt sein. Die Auswahlkanalschicht 126 kann eine Dicke in einem Bereich von ca. 3 nm bis ca. 50 nm oder ca. 5 nm bis ca. 30 nm aufweisen. Die OS-Materialkanalregion stellt ultrageringe Leckströme bereit und kann verwendet werden, einen BEOL-kompatiblen Transistor für Speichervorrichtungen bereitzustellen. In einigen Ausführungsformen umfasst die Auswahlgatedielektrikumschicht 132 unter anderem Aluminiumoxid (Al₂O₃), Hafniumoxid (HfO₂), Tantaloxid (Ta₂O₅), Zirconiumoxid (ZrO₂), Titanoxid (TiO₂), Strontiumtitanoxid (SrTiO₃) oder ein anderes Dielektrikum mit hohem k-Wert. Die Gatedielektrikumschicht 132 kann eine Dicke in einem Bereich von ca. 1 nm bis ca. 15 nm oder ca. 1 nm bis ca. 5 nm aufweisen. Durch Platzieren des Auswahltransistors innerhalb der Back-End-Interconnect-Struktur zwischen zwei Interconnect-Metallschichten wird das Front-End-Platz für neue Logikfunktionen verfügbar, und die Integrationsflexibilität wird erhöht.
2 illustriert eine Querschnittsansicht einer Speichervorrichtung 200, die einen Auswahltransistor 118 umfasst, nach einigen additional Ausführungsformen mit mehr Details. In einigen Ausführungsformen ist eine Logikvorrichtung 202 innerhalb eines Substrats 102 angeordnet. Die Logikvorrichtung 202 kann eine Transistorvorrichtung (z. B. eine MOSFET-Vorrichtung, einen BJT oder dergleichen) umfassen. Eine Interconnect-Struktur 104 ist über der Logikvorrichtung 202 und dem Substrat 102 angeordnet. Die Interconnect-Struktur 104 umfasst mehrere gestapelte ILD-Schichten 104a bis 104e, die lateral mehrere Interconnect-Metallschichten umgeben, die konfiguriert sind, eine elektrische Verbindung bereitzustellen. In einigen Ausführungsformen können die Interconnect-Metallschichten einen leitfähigen Kontakt 204 umfassen, der an der Logikvorrichtung 202 und den Interconnectleitungen 206a bis 206c endet, und Interconnectdurchkontaktierungen, die über dem leitfähigen Kontakt 204 angeordnet und durch die mehreren gestapelten ILD-Schichten 104a bis 104e umgeben sind.
In einigen Ausführungsformen ist eine erste Interconnectleitung 206a innerhalb einer zweiten ILD-Schicht 104b über der ersten ILD-Schicht 104a angeordnet. Die erste Interconnectleitung 206a kann als eine Wortleitung der Speichervorrichtung 200 wirken. Der Auswahltransistor 118 umfasst eine Auswahlgateelektrode 124, die auf die erste Interconnectleitung 206a gestapelt ist, und konfiguriert ist, den Stromfluss zwischen einer ersten Auswahl-Source-/Drain-Region 120 und einer zweiten Auswahl-Source-/Drain-Region 122 durch eine Auswahlkanalschicht 126 zu steuern. In einigen Ausführungsformen kann die Auswahlgateelektrode 124 dasselbe leitfähige Material umfassen, wie die erste Interconnectleitung 206a, und kann nahtlos von der ersten Interconnectleitung 206a übergeben. Alternativ dazu kann die Auswahlgateelektrode 124 ein leitfähiges Material umfassen, das sich von der ersten Interconnectleitung 206a unterscheidet. Eine Auswahlgatedielektrikumschicht 132 kann zwischen der Auswahlgateelektrode 124 und der Auswahlkanalschicht angeordnet sein.
In einigen Ausführungsformen sind die erste Auswahl-Source-/Drain-Region 120 und die zweite Auswahl-Source-/Drain-Region 122 auf der Auswahlkanalschicht 126 angeordnet und voneinander durch einen Seitenwandabstandhalter 128 getrennt. Der Seitenwandabstandhalter 128 kann eine äußere Seitenwand der zweiten Auswahl-Source-/Drain-Region 122 umschließen. Die erste Auswahl-Source-/Drain-Region 120 kann eine äußere Seitenwand des Seitenwandabstandhalters 128 umschließen und kann durch eine dritte ILD-Schicht 104e umgeben sein. In einigen Ausführungsformen ist eine Dielektrikumschicht 222 auf der ersten Auswahl-Source-/Drain-Region 120 und der dritten ILD-Schicht 104e angeordnet und umgibt den Seitenwandabstandhalter 128 oder die zweite Auswahl-Source-/Drain-Region 122. In einigen Ausführungsformen deckt der Seitenwandabstandhalter 128 eine Seitenwandfläche der zweiten Auswahl-Source-/Drain-Region 122 ab. Die erste Auswahl-Source-/Drain-Region 120 und die Dielektrikumschicht 222 können kollektiv eine äußere Seitenwand des Seitenwandabstandhalters 128 abdecken. In einigen Ausführungsformen kann die Dielektrikumschicht 222 Dielektrika wie Siliziumdioxid, Siliziumnitrid oder dergleichen umfassen. Die Dielektrikumschicht 222 kann eine Dicke in einem Bereich von ca. 1 nm bis ca. 5 nm aufweisen.
In einigen Ausführungsformen ist die erste Auswahl-Source-/Drain-Region 120 mit einer Sourceleitung SL gekoppelt. Die zweite Auswahl-Source-/Drain-Region 122 ist mit der Speicherzelle 108 durch eine zweite Interconnectleitung 206b gekoppelt, die durch eine vierte ILD-Schicht 104d umgeben ist. Die zweite Interconnectleitung 206b kann über der ersten Auswahl-Source-/Drain-Region 120 angeordnet sein und von der ersten Auswahl-Source-/Drain-Region 120 durch die Dielektrikumschicht 222 trennen.
In einigen Ausführungsformen ist eine untere Isolierungsstruktur 210 über der vierten ILD-Schicht 104d angeordnet. Die untere Isolierungsstruktur 210 umfasst Seitenwände, die eine Öffnung definieren, die sich durch die untere Isolierungsstruktur 210 erstreckt. In verschiedenen Ausführungsformen kann die untere Isolierungsstruktur 210 eines oder mehrere aus Siliziumnitrid, Siliziumdioxid, Siliziumkarbid oder dergleichen umfassen. Eine untere Elektrodendurchkontaktierung 212 ist in der Öffnung der unteren Isolierungsstruktur 210 angeordnet, und endet an der zweiten Interconnectleitung 206b. Die Speicherzelle 108 ist an der unteren Elektrodendurchkontaktierung 212 angeordnet. In einigen Ausführungsformen umfasst die Speicherzelle 108 eine untere Elektrode 110, die von einer oberen Elektrode 114 mittels einer Datenspeicherstruktur 112 getrennt ist. In einigen Ausführungsformen kann eine Hartmaskenschicht 216 auf der oberen Elektrode 114 angeordnet sein. Ein Seitenwandabstandhalter 218 kann an gegenüberliegenden Seiten der oberen Elektrode 114 und der Hartmaskenschicht 216 angeordnet sein. In einigen Ausführungsformen kann die Hartmaskenschicht 216 ein Metall (z. B. Titan, Tantal oder dergleichen) und/oder ein Dielektrikum (z. B. ein Nitrid, ein Karbid oder dergleichen) umfassen. In einigen Ausführungsformen kann der Seitenwandabstandhalter 218 ein Oxid (z. B. siliziumreiches Oxid), ein Nitrid (z. B. Siliziumnitrid), ein Karbid (z. B. Siliziumkarbid) oder dergleichen umfassen.
In einigen Ausführungsformen ist eine obere Isolierungsstruktur 220 über der Speicherzelle 108 und an der unteren Isolierungsstruktur 210 angeordnet. Die obere Isolierungsstruktur 220 erstreckt sich fortlaufend von einer ersten Position direkt über der Speicherzelle 108 zu einer zweiten Position, die an eine obere Fläche der unteren Isolierungsstruktur 210 anstößt. Die obere Isolierungsstruktur 220 trennt die Speicherzelle 108 von einer fünften ILD-Schicht 104e. Die obere Isolierungsstruktur 220 kann ein oder mehrere Dielektrika umfassen, wie etwa Siliziumnitrid, Siliziumdioxid, Siliziumkarbid oder dergleichen. In einigen Ausführungsformen erstreckt sich eine obere Interconnect-Metallschicht 116 durch die fünfte ILD-Schicht 104e, um elektrisch die obere Elektrode 114 zu kontaktieren. Die obere Interconnect-Metallschicht 116 kann eine obere Elektrodendurchkontaktierung 214 umfassen, die durch die Hartmaskenschicht 216 und die obere Isolierungsstruktur 220 angeordnet ist, und eine dritte Interconnectleitung 206c, die mit der oberen Elektrodendurchkontaktierung 214 verbunden ist. Die dritte Interconnectleitung 206c kann als eine Bitleitung der Speichervorrichtung 200 wirken.
Im Betrieb können Signale (z. B. Spannungen und/oder Ströme) selektiv an die Wortleitung WL, die Sourceleitung SL und die Bitleitung BL angelegt werden, um Daten von der Speicherzelle 108 zu lesen und darauf zu schreiben.
3 illustriert eine Querschnittsansicht einer Speichervorrichtung 300, die einen Auswahltransistor 118 umfasst, nach einigen additional Ausführungsformen. Die Speichervorrichtung 300 umfasst ein Substrat 102, das eine Speicherregion 302 und eine Logikregion 304 umfasst. Die Logikregion 304 kann eine Logikvorrichtung 306 umfassen, die innerhalb des Substrats 102 angeordnet ist. Beispielsweise kann die Logikvorrichtung 306 einen Transistor umfassen, der eine erste Source-/Drain-Region 306a, eine zweite Source-/Drain-Region 306b, die von der ersten Source-/Drain-Region 306a durch eine Kanalregion getrennt ist, und eine Gatestruktur 306c, die über der Kanalregion angeordnet ist, umfasst. Ein leitfähiger Kontakt 204 kann an der ersten Source-/Drain-Region 306a oder der zweiten Source-/Drain-Region 306b enden. Ähnlich kann eine andere Logikvorrichtung 202 innerhalb des Substrats 102 in der Speicherregion 302 angeordnet sein. In einigen alternativen Ausführungsformen können die Logikvorrichtungen 202, 306 FinFET-Vorrichtungen, Nanodrahtvorrichtungen oder andere Gate-All-Around-Vorrichtungen (GAA-Vorrichtungen) sein. So wird eine höhere Intgegrationsflexibilität bereitgestellt, indem der BEOL-Auswahltransistor verwendet wird.
Eine Interconnect-Struktur 104 ist über dem Substrat 102 angeordnet, das über den Logikvorrichtungen 202, 306 liegt. Die Interconnect-Struktur 104 umfasst mehrere Metallschichten, die übereinander gestapelt sind, und gestapelte Metallleitungen 206a bis 206e und Metalldurchkontaktierungen 208a bis 208e umfassen, die innerhalb der gestapelten ILD-Schichten 104a bis 104f angeordnet sind. In einigen Ausführungsformen können die mehreren gestapelten ILD-Schichten 104a bis 104f eines oder mehrere aus Siliziumdioxid, einem Fluorsilikatglas, einem Silikatglas (z. B. Borphosphatsilikatglas (BSG), Phosphosilikatglas (PSG), borphosphosilikatglas (BPSG), Fluorsilikatglas (FSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. In einigen Ausführungsformen können angrenzende ILD-Schichten 104a bis 104f durch eine Ätzstoppschicht getrennt sein (nicht dargestellt), die ein Nitrid, ein Karbid oder dergleichen umfassen. Die mehreren Metallschichten werden in der Branche durch Ziffern als Mo, M1, M2, M₃... bezeichnet, von einer unteren Position näher an dem Substrat zu einer oberen Position weiter von dem Substrat weg. Mo bezieht sich auf eine Metallschicht, die dem Substrat am nächsten ist, und Metallleitungen umfasst, die sich elektrisch mit den aktiven Regionen der Logikvorrichtungs durch leitfähige Kontakte 204 koppeln. M1 (nicht dargestellt) bezieht sich auf eine nächste Metallschicht, die über die Metallschicht Mo gestapelt ist und Metallleitungen umfasst, die sich elektrisch mit Metallleitungen der Metallschicht Mo durch Metalldurchkontaktierungen koppeln. Ähnlich bezieht sich Mn+i auf eine nächste Metallschicht, die über einer darunterliegenden Metallschicht Mn gestapelt ist und Metallleitungen umfasst, die sich elektrisch mit Metallleitungen der darunterliegenden Metallschicht Mn durch Metalldurchkontaktierungen koppeln, wobei n eine positive ganze Zahl ist. Es wird betont, dass zwar einige bestimmte Metallschichtzahlen nachfolgend angegeben sind, wie etwa M6, M7, M8, M9, M10 usw., dass diese spezifischen Zahlen jedoch nicht einschränkend zu verstehen sind, und verschiedene Metallschichten für verschiedene Anwendungen verwendet werden können.
Eine Speicherzelle 108 ist zwischen einer oberen Interconnect-Metallschicht 116 und einer Zwischen-Interconnect-Metallschicht 106, beispielsweise zwischen M10 und M8 wie in 3 dargestellt, angeordnet. In einigen Ausführungsformen ist die Speicherzelle 108 innerhalb einer oder mehrerer Interconnect-Metallschichten (beispielsweise M9) zwischen der Zwischen-Interconnect-Metallschicht 106 und der oberen Interconnect-Metallschicht 116 (beispielsweise zwischen M8 und M10) eingefügt. Die Speicherzelle 108 kann eine untere Elektrode 110 umfassen, die von einer oberen Elektrode 114 mittels einer Datenspeicherstruktur 112 getrennt ist. Eine Hartmaskenschicht kann auf der oberen Elektrode 114 angeordnet sein. Ein Seitenwandabstandhalter 218 kann an gegenüberliegenden Seiten der oberen Elektrode 114 der Hartmaskenschicht 216 angeordnet sein. In einigen Ausführungsformen ist ein Auswahltransistor 118 mit der unteren Elektrode 110 der Speicherzelle 108 verbunden. Der Auswahltransistor 118 ist zwischen einer Zwischen-Interconnect-Metallschicht 106 und einer unteren Interconnect-Metallschicht 130, beispielsweise zwischen M8 und M6 wie in 3 dargestellt, angeordnet.
In einigen Ausführungsformen ist der Auswahltransistor 118 innerhalb einer oder mehrerer Interconnect-Metallschichten (beispielsweise M7) zwischen der Zwischen-Interconnect-Metallschicht 106 und der unteren Interconnect-Metallschicht 130 (beispielsweise zwischen M8 und M6) eingefügt. Eine Auswahlgateelektrode 124 des Auswahltransistors 118 ist innerhalb einer Dielektrikumschicht angeordnet und elektrisch mit der unteren Interconnect-Metallschicht 130 gekoppelt. Eine Auswahlgatedielektrikumschicht 132 und eine Auswahlkanalschicht 126 können in der Speicherregion 302 an der Auswahlgateelektrode 124 und der umgebenden Dielektrikumschicht angeordnet sein. Eine erste Auswahl-Source-/Drain-Region 120 und eine zweite Auswahl-Source-/Drain-Region 122 können in der Speicherregion 302 auf der Auswahlkanalschicht 126 angeordnet und voneinander durch einen Seitenwandabstandhalter 128 getrennt sein. In einigen Ausführungsformen ist die erste Auswahl-Source-/Drain-Region 120 mit einer Sourceleitung SL gekoppelt. Die zweite Auswahl-Source-/Drain-Region 122 ist mit der Speicherzelle 108 durch eine oder mehrere Interconnectleitungen 206c und eine oder mehrere Interconnectdurchkontaktierungen 208c gekoppelt, die durch eine oder mehrere ILD-Schichten umgeben ist.
Wie oben angemerkt, können der Auswahltransistor 118 und die Speicherzelle 108 flexibel innerhalb verschiedener Metallschichten positioniert werden. In einigen Ausführungsformen ist der Auswahltransistor 118 über der vierten Interconnect-Metallschicht M4 platziert, und so sind mindestens vier Interconnect-Metallschichten (M1, M2, M3, M4) zwischen der Auswahlgateelektrode 124 und dem Substrat 102 angeordnet. Nach den Routingbedürfnissen weist die Interconnect-Struktur 104 dichtere Metallleitungen mit einer kleineren Größe in einer unteren Metallschicht als in einer oberen Metallschicht auf. Es würde kostbare Routingfläche verbrauchen, wenn der Auswahltransistor 118 innerhalb einer Metallschicht wäre, die tiefer als die vierte Interconnect-Metallschicht M4 ist. Über der vierten Interconnect-Metallschicht M4 kann der genaue Ort des Auswahltransistors 118 mit Verweis auf den Routingbedarf bestimmt werden, und damit die Designflexibilität bereitstellen.
4 illustriert ein Blockdiagramm eines Abschnitts eines Speicherarrays 400, das mehrere Speichereinheiten C11 bis C33 aufweist. Die Speichereinheiten C11 bis C33 sind innerhalb des Speicherarrays 400 in Zeilen und/oder Spalten angeordnet. Das Speicherarray 400 umfasst mehrere Auswahltransistoren 118, die entsprechend mit mehreren Speicherzellen 108 verbunden sind. In einigen Ausführungsformen können Vorrichtungsstrukturen, die mit 1, 2 oder 3 assoziiert offenbart wurden, als einige Ausführungsformen der einzelnen Speichereinheiten C11 bis C33 des Speicherarrays 400 eingebunden werden. Die mehreren Auswahltransistoren 118 sind innerhalb einer Interconnect-Struktur zwischen einer unteren Interconnect-Metallschicht und einer oberen Interconnect-Metallschicht der Interconnect-Struktur angeordnet.
Auch wenn das Speicherarray 400 als 3 Zeilen und 3 Spalten aufweisend illustriert ist, kann das Speicherarray 400 eine beliebige Anzahl von Zeilen und eine beliebige Anzahl von Spalten aufweisen. Jede der Speichereinheiten C11 bis C33 kann eine Speicherzelle 108 umfassen, die mit einem Auswahltransistor 118 gekoppelt ist. Der Auswahltransistor 118 ist konfiguriert, selektiv Zugriff auf die gewählte Speicherzelle 108 bereitzustellen, während Leckströme durch nicht gewählte Speichereinheiten verhindert werden.
Die Speichereinheiten C11 bis C33 können durch Bitleitungen BL₁ bis BL₃, Wortleitungen WL₁ bis WL₃ und Sourceleitungen SL₁ bis SL₃ gesteuert werden. Die Wortleitungen WL₁ bis WL₃ können verwendet werden, um die Auswahltransistoren 118 zu betreiben, die den Speichereinheiten C11 bis C33 entsprechen. Wenn ein Auswahltransistor 118 für eine Speicherzelle 108 eingeschaltet wird, kann eine Spannung an die Speicherzelle angelegt werden. Ein Bitleitungsdecoder 119 bringt eine Lesespannung oder eine Schreibspannung auf eine der Bitleitungen BL₁ bis BL₃ auf. Ein Wortleitungsdecoder 127 bringt eine andere Spannung auf eine der Wortleitungen WL₁ bis WL₃ auf, was den Auswahltransistor 118 für die Speichereinheiten C11 bis C33 in einer entsprechenden Zeile aktiviert. Zusammen veranlassen diese Operationen die Aufbringung der Lesespannung oder der Schreibspannung auf eine ausgewählte Speichereinheit unter den Speichereinheiten C11 bis C33.
Das Aufbringen einer Spannung auf eine gewählte Speicherzelle 108 führt zu einem Strom. Während Lesevorgängen bestimmt ein Sinnverstärker 117 den Programmierungszustand der gewählten Speicherzelle basierend auf dem Strom. Der Sinnverstärker 117 kann mit Sourceleitungen SL₁ bis SL₃ verbunden werden. Alternativ dazu kann der Sinnverstärker 117 mit Bitleitungen BL₁ bis BL₃ verbunden werden. Der Sinnverstärker 117 kann den Programmierungszustand der Speicherzelle 108 aus dem Strom basierend bestimmen. In einigen Ausführungsformen bestimmt der Sinnverstärker 117 den Programmierzustand der Speicherzelle 108 durch Vergleichen des Stroms mit einem oder mehreren Referenzströmen. Der Sinnverstärker 117 kann die Programmierzustandsbestimmung an einen E/A-Puffer übertragen, der mit einer Treiberschaltung gekoppelt sein kann, um Schreib- und Schreibverifizierungsoperationen umzusetzen. Die Treiberschaltung ist konfiguriert, eine Spannung zu wählen, die auf eine gewählte Speichereinheit für Lese-, Schreib- und Schreibverifizierungsoperationen angewendet werden soll.
Es ist zu verstehen, dass die Spannung von Bedeutung ein absoluter Wert einer Potenzialdifferenz über die Speicherzelle 108 ist. Für das Speicherarray 400 bedeutet das Aufbringen einer Spannung auf eine gewählte Speicherzelle das Betreiben einer Wortleitung WL₁ bis WL₃ zum Einschalten des Auswahltransistors 118 der Speicherzelle entsprechend und das Verwenden der Treiberschaltung, um den absoluten Wert der Potenzialdifferenz zwischen der Sourceleitung SL₁ und SL₃ und der Bitleitung BL₁ bis BL₃ der Zelle entsprechend in gleicher Größe wie die Spannung zu machen. In einigen Ausführungsformen erfolgt das Aufbringen einer Spannung auf eine Speicherzelle durch Koppeln einer entsprechenden Bitleitung BL₁ bis BL₃ mit der Spannung, während eine entsprechende Sourceleitung SL₁ bis SL₃ auf Erdpotenzial gehalten wird. Außerdem können Sourceleitungen SL₁ bis SL₃ auf anderen Potenzialen gehalten werden und die Rollen der Bitleitungen BL₁ bis BL₃ und Sourceleitung SL₁ bis SL₃ können umgekehrt sein.
5 illustriert eine Querschnittsansicht 500 des Speicherarrays 400 aus 4 zusammen mit einer Zeilenrichtung nach einigen Ausführungsformen. Beispielsweise können die Speichereinheiten aus 5 die Speichereinheiten C11, C12 und C13 aus 4 sein. Neben Vorrichtungsstrukturen, die mit 1, 2 oder 3 assoziiert offenbart sind, können wie in 4 und 5 gezeigt in einigen Ausführungsformen die Speichereinheiten einer Zeile, z. B. C11, C12 und C13, eine gemeinsame Bitleitung BL₁ teilen, die einzelne Speicherzellen 108 durch einzelne obere Elektrodendurchkontaktierungen 214 verbinden.
6 illustriert eine Querschnittsansicht 600 des Speicherarrays 400 aus 4 zusammen mit einer Spaltenrichtung nach einigen Ausführungsformen. Beispielsweise können die Speichereinheiten aus 6 die Speichereinheiten C11, C21 und C31 aus 4 sein. Neben Vorrichtungsstrukturen, die mit 1, 2 oder 3 assoziiert offenbart sind, können wie in 4 und 6 gezeigt in einigen Ausführungsformen die Speichereinheiten einer Spalte, z. B. C11, C21 und C31, eine gemeinsame Gateelektrode teilen oder einzelne Gateelektroden aufweisen, die mit einer gemeinsamen Wortleitung WL₁ verbunden sind, die einzelne Speicherzellen 118 durch einzelne Auswahlgateelektroden 124 verbinden.
7A bis 7D illustrieren Draufsichten 700a bis 700d des Speicherarrays 400 aus 4, die entsprechende Auswahltransistoren 118 nach einigen Ausführungsformen zeigen. Wie durch 7Abis 7D gezeigt ist, können die ersten Auswahl-Source-/Drain-Regionen 120 und die zweitem Auswahl-Source-/Drain-Regionen 122 verschiedene Formen aufweisen. Beispielsweise können die zweiten Auswahl-Source-/Drain-Regionen 122 diskrete Inseln sein, die durch die Seitenwandabstandhalter 128 umgeben sind. Die Seitenwandabstandhalter 128 können diskrete Ringformen aufweisen. Die erste Auswahl-Source-/Drain-Region 120 umschließt eine äußere Peripherie des Seitenwandabstandhalters 128. In solchen Ausführungsformen definiert eine breite des Seitenwandabstandhalters 128 eine Kanallänge des Auswahltransistors 118 und ein Umfang der zweiten Auswahl-Source-/Drain-Region 122 definiert eine Kanalbreite des Auswahltransistors 118. Als ein Beispiel kann die Kanallänge Lc in einem Bereich von ca. 5 nm bis ca. 30 nm liegen. Die Kanalbreite kann in einem Bereich von ca. 50 nm bis ca. 500 nm liegen. Ein entstehender Drain-Source-Strom kann einen Bereich von ca. 50 µA bis ca. 100 µA erreichen.
In einigen Ausführungsformen kann die zweite Auswahl-Source-/Drain-Region 122 eine punktsymmetrische Form aufweisen, wie etwa einen runden Kreis, der in 7A dargestellt ist, ein Quadrat oder andere Orthopolygone. In einigen alternativen Ausführungsformen kann die zweite Auswahl-Source-/Drain-Region 122 eine achsensymmetrische Form aufweisen, die in einer Längenrichtung der geteilten ersten Auswahl-Source-/Drain-Region 120 länger ist als eine Breitenrichtung der geteilten ersten Auswahl-Source-/Drain-Region 120, sodass ein Bereich der zweiten Auswahl-Source-/Drain-Region 122 durch Anordnen einer längeren Länge der zweiten Auswahl-Source-/Drain-Region 122 vergrößert werden kann. Beispiele einer solchen zweiten Auswahl-Source-/Drain-Region 122 umfassen ein Oval wie in 7B dargestellt, oder ein Rechteck wie in 7C dargestellt. In einigen weiteren alternative Ausführungsformen kann die zweite Auswahl-Source-/DrainRegion 122 mehrere Finnen umfassen, um ferner die Umfänge der zweiten Auswahl-Source-/Drain-Region 122, d. h. die Kanalbreite des Auswahltransistors 118, zu vergrößern. Aufgrund dessen kann der Drainstrom des Auswahltransistors weiter erhöht werden. 7D zeigt die zweite Auswahl-Source-/Drain-Region 122 mit zwei rechteckigen Finnen als Beispiel dieser Ausführungsformen. Andere anwendbare Formen, die in den Figuren nicht dargestellt sind (z. B. ein Quadrat, mehrere runde Finnen usw.) sind ebenfalls möglich.
8 bis 17 illustrieren Querschnittsansichten 800 bis 1700 einiger Ausführungsformen eines Verfahrens zum Bilden einer Speichervorrichtung, die einen BEOL-Auswahltransistor umfasst. Auch wenn 8 bis 17 in Beziehung zu einem Verfahren beschrieben sind, ist zu verstehen, dass die Strukturen, die in 8 bis 17 offenbart sind, nicht auf ein solches Verfahren beschränkt sind, sondern stattdessen als Strukturen unabhängig von dem Verfahren alleine stehen können.
Wie in einer Querschnittsansicht 800 aus 8 gezeigt ist, ist ein Substrat 102 bereitgestellt. In verschiedenen Ausführungsformen kann das Substrat 102 jede Art von Halbleiterelement sein (z. B. Silizium, SiGe, SOI usw.), wie etwa ein Halbleiterwafer und/oder ein oder mehrere Dies auf einem Wafer, sowie jede andere Art von Halbleiter und/oder epitaktischen Schichten, die damit assoziiert sind. Das Substrat 102 umfasst eine Speicherregion 302 und eine Logikregion 304. In einigen Ausführungsformen ist eine Logikvorrichtung 306 innerhalb des Substrats 102 gebildet. Die Logikvorrichtung 306 kann in der Speicherregion 302 oder der Logikregion 304 gebildet sein. Die Logikvorrichtung 306 kann einen Transistor umfassen, der durch Abscheiden und Strukturieren des Gatedielektrikumfilms und eines Gateelektrodenfilms über dem Substrat 102 gebildet wurde, um das Gatedielektrikum und eine Gateelektrode zu bilden. Das Substrat 102 kann nachfolgend implantiert werden, um eine Sourceregion und eine Drainregion innerhalb des Substrats 102 an gegenüberliegenden Seiten der Gateelektrode zu bilden.
In einigen Ausführungsformen können eine oder mehrere untere Interconnect-Metallschichten innerhalb einer oder mehrerer unterer ILD-Schichten gebildet sein, die über der Logikvorrichtung 306 und dem Substrat 102 gebildet sind. In einigen Ausführungsformen können die eine oder die mehreren unteren Interconnect-Metallschichten einen oder mehrere leitfähige Kontakte 204 umfassen, die in einer ersten ILD-Schicht 104a gebildet sind, eine erste Interconnectleitung 206a und eine erste Interconnectdurchkontaktierung 208a, die in einer zweiten ILD-Schicht 104b gebildet sind, und weitere Interconnectleitungen und Durchkontaktierungen, die darüber gestapelt sind (nicht dargestellt). Die eine oder die mehreren unteren Interconnect-Metallschichten können durch wiederholtes Bilden einer unteren ILD-Schicht (z. B. eines Oxids, eines Dielektrikums mit niedrigem k-Wert oder eines Dielektrikums mit ultraniedrigem k-Wert) über dem Substrat 102, selektivem Ätzen der unteren ILD-Schicht zum Definieren eines Durchkontaktierungslochs und/oder eines Grabens innerhalb der unteren ILD-Schicht, Bilden eines leitfähigen Materials (z. B. Kupfer, Aluminium usw.) innerhalb des Durchkontaktierungslochs und/oder des Grabens und Durchführen eines Planarisierungsprozesses (z. B. eines chemisch-mechanischen Planarisierungsprozesses) zum Entfernen des leitfähigen Materials von über der unteren ILD-Schicht gebildet werden. Der leitfähige Kontakt 204, die Interconnectleitung 206a/206b und die Interconnectdurchkontaktierung 208a aus 8 sind zu Illustrationszwecken gezeichnet und mehr oder weniger Schichten von Interconnectleitungen, Durchkontaktierungen und unterer ILD-Schichten in der Speicherregion 302 oder der Logikregion 304 können durch verschiedene Anwendungen angepasst werden.
Wie in einer Querschnittsansicht 900 aus 9 dargestellt, wird eine Auswahlgateelektrode 124 innerhalb der zweiten ILD-Schicht 104b gebildet. Die Auswahlgateelektrode 124 kann durch selektives Ätzen der zweiten ILD-Schicht 104b gebildet sein, um einen Graben innerhalb der zweiten ILD-Schicht 104b zu definieren, ein leitfähiges Material (z. B. Wolfram, Kupfer, Aluminium usw.) innerhalb des Grabens zu Bilden und einen Planarisierungsprozess (z. B. einen chemisch-mechanischen Planarisierungsprozess) auszuführen, um Überschuss des leitfähigen Materials von über der zweiten ILD-Schicht 104b zu entfernen. In einigen Ausführungsformen wird die Auswahlgateelektrode 124 durch ein leitfähiges Material gebildet, das gleich wie die erste Interconnectleitung 206a und die erste Interconnectdurchkontaktierung 208a ist. In einigen alternativen Ausführungsformen wird die Auswahlgateelektrode 124 durch ein leitfähiges Material gebildet, das sich von der ersten Interconnectleitung 206a und der ersten Interconnectdurchkontaktierung 208a unterscheidet. In einigen Ausführungsformen wird die Auswahlgateelektrode 124 durch einen Abscheidungsprozess gebildet, gefolgt von einem Planarisierungsprozess (z. B. einem chemisch-mechanischen Planarisierungsprozess) und kann eine Dicke in einem Bereich von ca. 5 nm bis ca. 20 nm aufweisen.
Wie in einer Querschnittsansicht 1000 aus 10 dargestellt ist, werden eine Auswahlgatedielektrikumschicht 132 und eine Auswahlkanalschicht 126 auf der Auswahlgateelektrode 124 und der zweiten ILD-Schicht 104b gebildet. In einigen Ausführungsformen werden die Auswahlgatedielektrikumschicht 132 und die Auswahlkanalschicht 126 jeweils durch Abscheidungstechniken gebildet, wie etwa durch Atomlagenabscheidungen. Der Auswahlgatedielektrikumschicht 132 kann eine Dicke in einem Bereich von ca. 1 nm bis ca. 15 nm aufweisen. Der Auswahlkanalschicht 126 kann eine Dicke in einem Bereich von ca. 3 nm bis ca. 50 nm aufweisen. In einigen Ausführungsformen umfassen die Auswahlgatedielektrikumschicht 132 unter anderem Aluminiumoxid (Al₂O₃), Hafniumoxid (HfO₂), Tantaloxid (Ta₂O₅), Zirconiumoxid (ZrO₂), Titanoxid (TiO₂), Strontiumtitanoxid (SrTiO₃) oder ein anderes Dielektrikum mit hohem k-Wert. In einigen Ausführungsformen umfasst die Auswahlkanalschicht 126 ein Oxidhalbleitermaterial (OS-Material). Beispielsweise kann die Kanalschicht etwa aus Indiumgalliumzinkoxid (IGZO), Indiumzinkoxid (IZO), Indiumzinnoxid oder Indiumtitanoxid (ITO), oder einem anderen Oxidhalbleitermaterial hergestellt sein.
Wie in einer Querschnittsansicht 1100 aus 11 dargestellt, wird eine dritte ILD-Schicht 104e auf der Auswahlkanalschicht 126 gebildet und eine erste Auswahl-Source-/Drain-Schicht 120' wird innerhalb der dritten ILD-Schicht 104e gebildet. In einigen Ausführungsformen wird die erste Auswahl-Source-/Drain-Schicht 120' als mehrere parallele Leitungen gebildet, die vertikal von der Auswahlgateelektrode 124 aus in einer Draufsicht überkreuzt werden. Ein Beispiel von Strukturen der Auswahlgateelektrode 124 und der ersten Auswahl-Source-/Drain-Schicht 120' kann in 7A bis 7D gefunden werden. In einigen Ausführungsformen wird die erste Auswahl-Source-/Drain-Schicht 120' durch einen Abscheidungsprozess gebildet, gefolgt von einem Strukturierungsprozess. The erste Auswahl-Source-/Drain-Schicht 120' kann eine Dicke in einem Bereich von ca. 10 nm bis ca. 50 nm aufweisen. In einigen Ausführungsformen kann die erste Auswahl-Source-/Drain-Schicht 120' durch Titannitrid (TiN), Tantalnitrid (TaN), Wolfram (W), Kupfer (Cu) oder andere CMOS-Kontaktmetalle und/oder ein dotiertes Halbleitermaterial (z. B. p-dotiertes oder n-dotiertes Polysilizium) gebildet werden.
Wie in einer Querschnittsansicht 1200 aus 12 gezeigt ist, ist die erste Auswahl-Source-/Drain-Schicht 120' strukturiert, eine Öffnung 1202 hindurch zu bilden und einen verbleibenden Abschnitt als eine erste Auswahl-Source-/Drain-Region 120 frei zu lassen. Die Öffnung 1202 kann durch einen selektiven Ätzprozess gebildet werden, der durch die erste Auswahl-Source-/Drain-Schicht 120' ätzt und auf der Auswahlkanalschicht 126 stoppt.
In einigen Ausführungsformen wird eine Dielektrikumschicht 222 auf der ersten Auswahl-Source-/Drain-Schicht 120' und der dritten ILD-Schicht 104e gebildet, bevor die Öffnung 1202 gebildet wird. Die Dielektrikumschicht 222 kann strukturiert werden und als eine Hartmaske für die Bildung der Öffnung 1202 dienen. Die Dielektrikumschicht 222 kann durch einen Abscheidungsprozess gebildet werden, gefolgt von einem Planarisierungsprozess (z. B. einem chemisch-mechanischen Planarisierungsprozess) und kann Oxidmaterial wie Siliziumdioxid umfassen. In einigen Ausführungsformen kann die Dielektrikumschicht 222 eine Dicke in einem Bereich von ca. 1 nm bis ca. 5 nm aufweisen.
Wie in einer Querschnittsansicht 1300 aus 13 dargestellt ist, wird ein Seitenwandabstandhalter 128 entlang einer Seitenwand der Öffnung 1202 gebildet. In einigen Ausführungsformen wird der Seitenwandabstandhalter 128 durch Abscheiden einer konformen Dielektrikumschicht gefolgt von einem Ätzprozess gebildet, um die Auswahlkanalschicht 126 offenzulegen. In einigen Ausführungsformen kann der Ätzprozess ein anisotropes Ätzen (z. B. ein vertikales Trockenätzen) sein oder umfassen, das laterale Abschnitte der konformen Dielektrikumschicht entfernt, einschließlich des Abschnitts, der über der Auswahlkanalschicht 126 liegt, und dabei einen vertikalen Abschnitt der konformen Dielektrikumschicht auf der Seitenwand der Öffnung 1202 hinterlässt. In einigen alternativen Ausführungsformen wird der laterale Abschnitt der konformen Dielektrikumschicht, die über der Auswahlkanalschicht 126 liegt, entfernt, während die lateralen Abschnitte der konformen Dielektrikumschicht für die abschließende Vorrichtungsstruktur erhalten bleiben. Der Seitenwandabstandhalter 128 kann durch Dielektrika wie Siliziumdioxid, Siliziumnitrid oder dergleichen gebildet sein. In einigen Ausführungsformen kann der Seitenwandabstandhalter 128 eine Dicke in einem Bereich von ca. 5 nm bis ca. 30 nm aufweisen. Da die Dicke des Seitenwandabstandhalters 128 weiter sinkt, beispielsweise in den Bereich kleiner als 5 nm oder 3 nm, kann ein Source-/Drain-Leck eingeführt werden. Da die Dicke des Seitenwandabstandhalters 128 weiter ansteigt, beispielsweise über 30 nm, wird ein Antriebsstrom verringert und die Transistorleistung lässt daher nach.
Wie in einer Querschnittsansicht 1400 aus 14 dargestellt, wird eine zweite Auswahl-Source-/Drain-Region 122 in der Öffnung 1202 gebildet. In einigen Ausführungsformen wird die zweite Auswahl-Source-/Drain-Region 122 durch Abscheiden eines leitfähigen Materials in der Öffnung 1202 gebildet, gefolgt von einem Planarisierungsprozess, um überschüssige Abschnitte außerhalb der Öffnung 1202 zu entfernen. The zweite Auswahl-Source-/Drain-Region 122 kann eine obere Fläche aufweisen, die komplanar zu denen des Seitenwandabstandhalters 128 und/oder der Dielektrikumschicht 222 liegt. In einigen Ausführungsformen deckt der Seitenwandabstandhalter 128 eine Seitenwandfläche der zweiten Auswahl-Source-/Drain-Region 122 ab. Die erste Auswahl-Source-/Drain-Region 120 und die Dielektrikumschicht 222 können kollektiv eine äußere Seitenwand des Seitenwandabstandhalters 128 abdecken. In einigen Ausführungsformen kann die zweite Auswahl-Source-/Drain-Region 122 eine Dicke in einem Bereich von ca. 10 nm bis ca. 50 nm aufweisen. Die Dicke der zweiten Auswahl-Source-/Drain-Region 122 kann gleich oder größer als die der ersten Auswahl-Source-/Drain-Region 120 sein. In einigen Ausführungsformen kann die zweite Auswahl-Source-/Drain-Region 122 durch Titannitrid (TiN), Tantalnitrid (TaN), Wolfram (W), Kupfer (Cu) oder andere CMOS-Kontaktmetalle und/oder ein dotiertes Halbleitermaterial (z. B. p-dotiertes oder n-dotiertes Polysilizium) gebildet werden.
Wie in einer Querschnittsansicht 1500 aus 15 gezeigt ist, wird eine vierte ILD-Schicht 104d über der ersten Auswahl-Source-/Drain-Region 120 und der zweiten Auswahl-Source-/Drain-Region 122 gebildet, und eine Zwischen-Interconnect-Metallschicht wird gebildet und elektrisch mit der zweiten Auswahl-Source-/Drain-Region 122 verbunden. Beispielsweise kann eine zweite Interconnectdurchkontaktierung 208b durch die vierte ILD-Schicht 104d gebildet sein und die zweite Auswahl-Source-/Drain-Region 122 erreichen, und eine zweite Interconnectleitung 206b kann auf der zweiten Interconnectdurchkontaktierung 208b innerhalb der vierten ILD-Schicht 104d gebildet sein. In einigen Ausführungsformen ist die vierte ILD-Schicht 104d durch einen Abscheidungsprozess gebildet, gefolgt von einem Strukturierungsprozess zum Bilden von Durchkontaktierungen und Gräben für die nachfolgende Bildung der Zwischen-Interconnect-Metallschicht. Die zweite Interconnectdurchkontaktierung 208b und die zweite Interconnectleitung 206b kann dann in den Durchkontaktierungen und Gräben abgeschieden sein, gefolgt von einem Planarisierungsprozess (z. B. einem chemisch-mechanischen Planarisierungsprozess).
Wie in einer Querschnittsansicht 1600 aus 16 dargestellt ist, wird eine untere Isolierungsstruktur 210 über der zweiten Interconnectleitung 206b und der vierten ILD-Schicht 104d gebildet. In einigen Ausführungsformen umfasst die untere Isolierungsstruktur 210 mehrere verschiedene gestapelte Dielektrika. Beispielsweise kann die untere Isolierungsstruktur siliziumreiches Oxid, Siliziumkarbid, Siliziumnitrid oder dergleichen umfassen. In einigen Ausführungsformen kann die untere Isolierungsstruktur 210 durch einen oder mehrere Abscheidungsprozesse (z. B. einen physischen Gasphasenabscheidungsprozess (PVD-Prozess), einen chemischen Gasphasenabscheidungsprozess (CVD-Prozess), einen plasmaverstärkten CVD-Prozess (PE-CVD-Prozess) oder dergleichen) gebildet sein. In einigen Ausführungsformen wird die untere Isolierungsstruktur 210 selektiv geätzt, um eine Öffnung zu definieren, die sich durch die untere Isolierungsstruktur 210 erstreckt und eine obere Fläche der Zwischen-Interconnect-Metallschicht offenlegt. Eine untere Elektrodendurchkontaktierung 212 kann innerhalb der Öffnung gebildet sein.
Wie in der Querschnittsansicht 1700 aus 17 dargestellt, wird ein Speichervorrichtungsstapel über der unteren Isolierungsstruktur 210 gebildet und strukturiert, um eine Speicherzelle 108 zu bilden. Der Speichervorrichtungsstapel wird durch mehrere verschiedene Abscheidungsprozesse wie CVD, PE-CVD, Sputtern, ALD oder dergleichen gebildet. Der Speichervorrichtungsstapel ist durch einen oder mehrere Strukturierungsprozesse gebildet. In einigen Ausführungsformen wird ein erster Strukturierungsprozess ausgeführt, um eine obere Elektrode 114 und eine Datenspeicherstruktur 112 zu definieren, und einer Hartmaskenschicht 216 entsprechend. In verschiedenen Ausführungsformen kann die Hartmaskenschicht 216 ein Metall (z. B. Titan, Titannitrid, Tantal oder dergleichen) und/oder ein Dielektrikum (z. B. ein Siliziumnitrid, ein Siliziumkarbid oder dergleichen) umfassen. Ein Seitenwandabstandhalter 218 kann dann entlang Seitenwänden der Datenspeicherstruktur 112, der oberen Elektrode 114 und der Hartmaskenschicht 216 gebildet sein. In verschiedenen Ausführungsformen kann der Seitenwandabstandhalter 218 Siliziumnitrid, Siliziumdioxid, Siliziumoxynitrid und/oder dergleichen umfassen. In einigen Ausführungsformen kann der Seitenwandabstandhalter 218 durch Bilden einer Abstandhalterschicht über dem Substrat 102 gebildet sein. Die Seitenwandabstandhalterschicht wird nachfolgend einem Ätzmittel offengelegt (z. B. einem Tockenätzmittel), das die Seitenwandabstandhalterschicht von horizontalen Flächen entfernt. Das Entfernen der Seitenwandabstandhalterschicht von horizontalen Flächen lässt einen Abschnitt der Seitenwandabstandhalterschicht entlang gegenüberliegenden Seitenwänden der Datenspeicherstruktur 112, der oberen Elektrode 114 und der Hartmaskenschicht 216 als den Seitenwandabstandhalter 218 zurück. Dann erfolgt ein zweiter Strukturierungsprozess auf einer unteren Metallschicht zum Definieren einer unteren Elektrode 110, die nicht durch die Hartmaskenschicht 216 und den Seitenwandabstandhalter 218 abgedeckt ist.
Wie in der Querschnittsansicht 1800 aus 18 gezeigt ist, wird eine obere Isolierungsstruktur 220 über der Speicherzelle 108 gebildet. In einigen Ausführungsformen kann die obere Isolierungsstruktur 220 unter Verwendung einer oder mehrerer Abscheidungstechniken (z. B. PVD, CVD, PE-CVD, ALD, Sputtern usw.) gebildet sein. In verschiedenen Ausführungsformen kann die obere Isolierungsstruktur 220 eines oder mehrere aus Siliziumkarbid, Tetraethylorthosilikat, (TTEOS) oder dergleichen umfassen. Eine obere ILD-Schicht 104U ist über der oberen obere Isolierungsstruktur 220 als Teil einer Interconnect-Struktur 104 über dem Substrat 102 gebildet. In einigen Ausführungsformen kann die obere ILD-Schicht 104U durch einen Abscheidungsprozess (z. B. PVD, CVD, PE-CVD, ALD oder dergleichen) gebildet sein. In verschiedenen Ausführungsformen kann die obere ILD-Schicht 104U ein oder mehrere aus Siliziumdioxid, kohlenstoffdotiertem Siliziumdioxid, Siliziumoxynitrid, BSG, PSG, BPSG, FSG, USG, einem porösen Dielektrikum oder dergleichen umfassen. Dann werden dritte Interconnectdurchkontaktierungen 208c und dritte Interconnectleitungen 206c innerhalb der oberen ILD-Schicht 104U gebildet. In der Speicherregion 302 können die dritte Interconnectdurchkontaktierung 208c und die dritte Interconnectleitung 206c innerhalb der oberen ILD-Schicht 104U auf der Speicherzelle 108 gebildet sein, um eine obere Fläche der oberen Elektrode 114 offenzulegen. In der Logikregion 304 können sich die dritte Interconnectdurchkontaktierung 208c und die dritte Interconnectleitung 206c von einer oberen Fläche der oberen ILD-Schicht 104U bis vertikal an der Speicherzelle 108 vorbei erstrecken und sich ferner durch die obere Isolierungsstruktur 220 und die untere Isolierungsstruktur 210 erstrecken und eine untere Interconnect-Metallschicht erreichen.
19 illustriert ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 1900 zum Bilden einer Speichervorrichtung, die einen BEOL-Auswahltransistor umfasst.
Während Verfahren 1900 hierin als eine Reihe von Handlungen oder Ereignissen illustriert und beschrieben ist, ist zu verstehen, dass die illustrierte Reihenfolge dieser Handlungen oder Ereignisse nicht in einschränkendem Sinne auszulegen sind. Beispielsweise können einige Handlungen in verschiedenen Reihenfolgen und/oder gleichzeitig mit anderen Abhandlungen oder Ereignissen auftreten, die sich von denen unterscheiden, die hierin illustriert und/oder beschrieben sind. Weiterhin sind möglicherweise nicht alle illustrierten Handlungen erforderlich, um einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung hierin umzusetzen. Ferner können eine oder mehrere der hierin dargestellten Handlungen in einer oder mehreren getrennten Handlungen und/oder Phasen ausgeführt werden.
In Handlung 1902 wird ein Substrat vorbereitet und eine untere Interconnect-Metallschicht wird innerhalb einer unteren Zwischenschichtdielektrikumschicht (ILD-Schicht) über dem Substrat gebildet. In einigen Ausführungsformen können Logikvorrichtungs innerhalb des Substrats in einer Speicherregion und/oder einer Logikregion gebildet sein, bevor die untere Interconnect-Metallschicht gebildet wird. 8 illustriert die Querschnittsansicht 800 einiger Ausführungsformen Handlung 1902 entsprechend.
In Handlung 1904 wird ein BEOL-Auswahltransistor über der unteren Interconnect-Metallschicht gebildet. In einigen Ausführungsformen kann der Auswahltransistor nach Handlungen 1906 bis 1916 gebildet sein.
In Handlung 1906 wird eine Auswahlgateelektrode auf der unteren Interconnect-Metallschicht gebildet. 9 illustriert die Querschnittsansicht 900 einiger Ausführungsformen Handlung 1906 entsprechend.
In Handlung 1908 wird eine Auswahlkanalschicht über der Auswahlgateelektrode. 10 illustriert die Querschnittsansicht 1000 einiger Ausführungsformen Handlung 1908 entsprechend.
In Handlung 1910 wird eine erste Auswahl-Source-/Drain-Region über der Auswahlkanalschicht gebildet. 11 illustriert die Querschnittsansicht 1100 einiger Ausführungsformen Handlung 1910 entsprechend.
In Handlung 1912 wird eine Dummy-Dielektrikumschicht auf der ersten Auswahl-Source-/Drain-Region gebildet. 12 illustriert die Querschnittsansicht 1200 einiger Ausführungsformen Handlung 1912 entsprechend.
In Handlung 1914 wird ein Seitenwandabstandhalter entlang einer Öffnung der Dummy-Dielektrikumschicht und der ersten Auswahl-Source-/Drain-Region gebildet. 13 illustriert die Querschnittsansicht 1300 einiger Ausführungsformen Handlung 1914 entsprechend.
In Handlung 1916 wird eine zweite Auswahl-Source-/Drain-Region innerhalb der Öffnung und durch den Seitenwandabstandhalter von der ersten Auswahl-Source-/DrainRegion getrennt gebildet. 14 illustriert die Querschnittsansicht 1400 einiger Ausführungsformen Handlung 1916 entsprechend.
In Handlung 1918 wird eine Zwischen-Interconnect-Metallschicht über dem BEOL-Auswahltransistor gebildet. 15 illustriert die Querschnittsansicht 1500 einiger Ausführungsformen Handlung 1918 entsprechend.
In Handlung 1920 wird eine Speicherzelle über der Zwischen-Interconnect-Metallschicht gebildet. 16 bis 17 illustrieren die Querschnittsansichten 1600 bis 1700 einiger Ausführungsformen Handlung 1920 entsprechend.
In Handlung 1922 wird eine obere Interconnect-Metallschicht über der Speicherzelle gebildet. 18 illustriert die Querschnittsansicht 1800 einiger Ausführungsformen Handlung 1922 entsprechend.
Dementsprechend bezieht sich in einigen Ausführungsformen diese Offenbarung auf eine Speichervorrichtung (z. B. eine MRAM- oder RRAM-Vorrichtung), die eine BEOL-Auswahltransistorschicht aufweist, die zwischen zwei BEOL Interconnect-Metallschichten eingesetzt ist.
In einigen Ausführungsformen bezieht sich diese Offenbarung auf eine Speichervorrichtung. Die Speichervorrichtung umfasst ein Substrat und eine Interconnect-Struktur, die über dem Substrat angeordnet ist. Die Interconnect-Struktur umfasst gestapelte Interconnect-Metallschichten, die innerhalb gestapelter Zwischenschichtdielektrikumschichten (ILD-Schichten) angeordnet sind. Eine Speicherzelle ist zwischen einer oberen Interconnect-Metallschicht und einer Zwischen-Interconnect-Metallschicht angeordnet. Ein Auswahltransistor ist mit der Speicherzelle verbunden und zwischen der Zwischen-Interconnect-Metallschicht und einer unteren Interconnect-Metallschicht angeordnet. Der Auswahltransistor umfasst eine erste Auswahl-Source-/Drain-Region und eine zweite Auswahl-Source-/Drain-Region, die auf einer Auswahlkanalschicht angeordnet ist. Die erste Auswahl-Source-/Drain-Region und die zweite Auswahl-Source-/Drain-Region sind durch einen Seitenwandabstandhalter voneinander getrennt.
In anderen Ausführungsformen bezieht sich diese Offenbarung auf eine Speichervorrichtung. Die Speichervorrichtung umfasst ein Substrat und eine Interconnect-Struktur, die über dem Substrat angeordnet ist. Die Interconnect-Struktur umfasst mehrere Interconnect-Metallschichten, die übereinander gestapelt sind und in einer Zwischenschichtdielektrikumschicht (ILD-Schicht) angeordnet sind. Mehrere Speicherzellen sind innerhalb der Interconnect-Struktur angeordnet und in einem Array von Zeilen und Spalten angeordnet. Mehrere Auswahltransistoren sind entsprechend mit den mehreren Speicherzellen verbunden. Die mehreren Auswahltransistoren sind innerhalb der Interconnect-Struktur zwischen einer unteren Interconnect-Metallschicht und einer oberen Interconnect-Metallschicht der Interconnect-Struktur angeordnet.
In noch anderen Ausführungsformen bezieht sich diese Offenbarung auf ein Verfahren zum Bilden einer Speichervorrichtung. Das Verfahren umfasst das Bilden einer unteren Interconnect-Metallschicht über einem Substrat und umgeben durch eine untere Zwischenschichtdielektrikumschicht (ILD-Schicht) und das Bilden mehrerer Auswahltransistoren auf der unteren Interconnect-Metallschicht. Das Verfahren umfasst ferner das Bilden einer Zwischen-Interconnect-Metallschicht auf den mehreren Auswahltransistoren und das Bilden mehrerer Speicherzellen auf der Zwischen-Interconnect-Metallschicht. Das Verfahren umfasst ferner das Bilden einer oberen Interconnect-Metallschicht auf den mehreren Speicherzellen.
Obiges umschreibt Merkmale mehrerer Ausführungsformen, mit denen Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen. Fachleute auf dem Gebiet sollten verstehen, dass sie diese Offenbarung leicht als Grundlage für das Design oder die Änderung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Fachleute auf dem Gebiet sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang dieser Offenbarung abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 63/017731 [0001]

Claims

Speichervorrichtung, aufweisend: ein Substrat; eine Interconnect-Struktur, die über dem Substrat angeordnet ist, wobei die Interconnect-Struktur gestapelte Interconnect-Metallschichten aufweist, die innerhalb von gestapelten Zwischenschichtdielektrikumschichten (ILD-Schichten) angeordnet sind, und die gestapelten Interconnect-Metallschichten eine untere Interconnect-Metallschicht, eine Zwischen-Interconnect-Metallschicht und eine obere Interconnect-Metallschicht jeweils übereinander angeordnet aufweisen; eine Speicherzelle, die zwischen der oberen Interconnect-Metallschicht und der Zwischen-Interconnect-Metallschicht angeordnet ist; und einen Auswahltransistor, der mit der Speicherzelle verbunden und zwischen der Zwischen-Interconnect-Metallschicht und der unteren Interconnect-Metallschicht angeordnet ist.
Speichervorrichtung aus Anspruch 1, der Auswahltransistor aufweisend: eine Auswahlkanalschicht; eine erste Auswahl-Source-/Drain-Region und eine zweite Auswahl-Source-/DrainRegion, die auf einer Auswahlkanalschicht angeordnet ist; und einen Seitenwandabstandhalter, der zwischen der ersten Auswahl-Source-/Drain-Region und der zweiten Auswahl-Source-/Drain-Region angeordnet ist und diese trennt.
Speichervorrichtung aus Anspruch 2, wobei der Auswahltransistor eine Auswahlgateelektrode und ein Auswahlgatedielektrikum aufweist, das zwischen der unteren Interconnect-Metallschicht und der Auswahlkanalschicht angeordnet ist.
Speichervorrichtung aus einem der vorhergehenden Ansprüche, wobei der Seitenwandabstandhalter eine Ringform aufweist und die zweite Auswahl-Source-/DrainRegion umschließt.
Speichervorrichtung aus einem der vorhergehenden Ansprüche 1 bis 4, wobei die zweite Auswahl-Source-/Drain-Region in der Draufsicht eine runde oder ovale Form aufweist.
Speichervorrichtung aus einem der vorhergehenden Ansprüche 1 bis 4, wobei die zweite Auswahl-Source-/Drain-Region in der Draufsicht eine quadratische oder rechteckige Form aufweist und durch die erste Auswahl-Source-/Drain-Region umgeben ist.
Speichervorrichtung aus einem der vorhergehenden Ansprüche, wobei die zweite Auswahl-Source-/Drain-Region mit der Zwischen-Interconnect-Metallschicht verbunden ist.
Speichervorrichtung aus einem der vorhergehenden Ansprüche 1 bis 7, wobei die Auswahlkanalschicht Oxidhalbleitermaterial aufweist.
Speichervorrichtung aus einem der vorhergehenden Ansprüche 1 bis 7, wobei die Auswahlkanalschicht aus Indiumgalliumzinkoxid (IGZO) besteht.
Speichervorrichtung aus einem der vorhergehenden Ansprüche, wobei die Speicherzelle eine untere Elektrode aufweist, die an der Zwischen-Interconnect-Metallschicht angeordnet ist, eine Datenspeicherstruktur, die über der unteren Elektrode angeordnet ist, und eine obere Elektrode, die über der Datenspeicherstruktur angeordnet ist.
Speichervorrichtung, aufweisend: ein Substrat; eine Interconnect-Struktur, die über dem Substrat angeordnet ist, wobei die Interconnect-Struktur mehrere Interconnect-Metallschichten aufweist, die übereinander gestapelt und in einer Zwischenschichtdielektrikumschicht (ILD-Schicht) angeordnet sind; mehrere Speicherzellen, die innerhalb der Interconnect-Struktur angeordnet sind und in einem Array von Zeilen und Spalten angeordnet sind; und mehrere Auswahltransistoren, die entsprechend mit den mehreren Speicherzellen verbunden sind, wobei die mehreren Auswahltransistoren innerhalb der Interconnect-Struktur zwischen einer unteren Interconnect-Metallschicht und einer oberen Interconnect-Metallschicht der Interconnect-Struktur angeordnet sind.
Speichervorrichtung aus Anspruch 11, wobei die mehreren Speicherzellen jeweils aufweisen: eine untere Elektrode; eine Datenspeicherstruktur, die über der unteren Elektrode angeordnet ist; und eine obere Elektrode, die über der Datenspeicherstruktur angeordnet ist; wobei sich eine Zeile der Speicherzellen eine gemeinsame Bitleitung teilt, die die oberen Elektroden der Zeile der Speicherzellen verbinden.
Speichervorrichtung aus Anspruch 12, wobei sich die Zeile der Auswahltransistoren eine gemeinsame erste Auswahl-Source-/Drain-Region teilt und jeweils eine einzelne zweite Auswahl-Source-/Drain-Region aufweist; und wobei die einzelnen zweiten Auswahl-Source-/Drain-Regionen Inseln sind, die durch die gemeinsame erste Auswahl-Source-/Drain-Region umgeben sind.
Speichervorrichtung aus Anspruch 13, wobei sich die einzelne zweite Auswahl-Source-/Drain-Region mit der entsprechenden unteren Elektrode verbindet.
Speichervorrichtung aus Anspruch 13, wobei die einzelne zweite Auswahl-Source-/Drain-Region von der gemeinsamen ersten Auswahl-Source-/Drain-Region durch einen Seitenwandabstandhalter getrennt ist.
Speichervorrichtung aus Anspruch 15, ferner aufweisend eine Auswahlkanalschicht, die unter der gemeinsamen ersten Auswahl-Source-/Drain-Region, der einzelnen zweiten Auswahl-Source-/Drain-Region und dem Seitenwandabstandhalter angeordnet ist.
Speichervorrichtung aus einem der vorhergehenden Ansprüche 11 bis 16, wobei eine Spalte der Auswahltransistoren eine gemeinsame Gateelektrode teilt oder einzelne Gateelektroden aufweist, die sich mit einer gemeinsamen Wortleitung verbinden.
Verfahren zum Herstellen einer Speichervorrichtung, das Verfahren umfassend: Bilden einer unteren Interconnect-Metallschicht über einem Substrat und umgeben von einer unteren Zwischenschichtdielektrikumschicht (ILD-Schicht); Bilden mehrerer Auswahltransistoren auf der unteren Interconnect-Metallschicht; Bilden einer Zwischen-Interconnect-Metallschicht auf den mehreren Auswahltransistoren; Bilden mehrerer Speicherzellen auf der Zwischen-Interconnect-Metallschicht; und Bilden einer oberen Interconnect-Metallschicht auf den mehreren Speicherzellen.
Verfahren aus Anspruch 18, wobei das Bilden eines Auswahltransistors der mehreren Auswahltransistoren umfasst: Bilden einer Auswahlgateelektrode innerhalb der unteren ILD-Schicht; Bilden einer Auswahlkanalschicht über der Auswahlgateelektrode und der unteren ILD-Schicht; Bilden einer ersten Auswahl-Source-/Drain-Region und einer zweiten Auswahl-Source-/Drain-Region auf einer Auswahlkanalschicht; und Bilden der Zwischen-Interconnect-Metallschicht auf der zweiten Auswahl-Source-/Drain-Region.
Verfahren aus Anspruch 19, wobei das Bilden der ersten Auswahl-Source-/Drain-Region und der zweiten Auswahl-Source-/Drain-Region umfasst: Bilden einer ersten Auswahl-Source-/Drain-Schicht auf der Auswahlkanalschicht; Bilden eines Grabens durch die erste Auswahl-Source-/Drain-Schicht; Bilden eines Seitenwandabstandhalters entlang einer Seitenwand des Grabens; und Füllen der zweiten Auswahl-Source-/Drain-Region in dem Graben.