CN115843184A - 半导体结构及其制作方法、存储器 - Google Patents

Abstract

本申请实施例涉及半导体领域，提供一种半导体结构及其制作方法、存储器，半导体结构至少可以包括：多个交错排布的晶体管，所述晶体管共用同一源极板，所述晶体管的沟道位于所述源极板上且所述晶体管的沟道长度方向垂直于所述源极板表面，其中，所述沟道的材料包括氧化物半导体；多个漏极接触件，与所述晶体管的漏极电连接，奇数个所述晶体管共用同一所述漏极接触件，共用同一所述漏极接触件的所述晶体管由同一条字线驱动；多个磁隧道结，位于所述漏极接触件上，所述磁隧道结与所述漏极接触件一一对应电连接。本申请实施例提供了一种新的半导体结构。

Description

半导体结构及其制作方法、存储器

技术领域

本申请实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法、存储器。

背景技术

在多数电子设备中需要用到半导体存储器以进行数据存储，半导体存储器包括动态随机存取存储器(DRAM)和磁随机存取存储器(MRAM)。数据存储动作需要一定的驱动电流，然而，随着半导体器件的微缩化，相邻导体的互连电阻随着接触面积的减小而增大，在驱动电压相同的情况下，驱动电流随之减小，这导致无法维持原有的驱动能力；此外，若通过增加电压源供应的电压来将驱动电流维持在原有水平，则会导致半导体器件的功耗增加。

发明内容

本申请实施例提供一种新的半导体结构，该半导体结构至少可在不增加总体功耗的情况下维持原有的驱动电流水平。

根据本申请一些实施例，本申请实施例一方面提供一种半导体结构，包括：多个交错排布的晶体管，所述晶体管共用同一源极板，所述晶体管的沟道位于所述源极板上且所述晶体管的沟道长度方向垂直于所述源极板表面，其中，所述沟道的材料包括氧化物半导体；多个漏极接触件，与所述晶体管的漏极电连接，奇数个所述晶体管共用同一所述漏极接触件，共用同一所述漏极接触件的所述晶体管由同一条字线驱动；多个磁隧道结，位于所述漏极接触件上，所述磁隧道结与所述漏极接触件一一对应电连接。

根据本申请一些实施例，本申请实施例另一方面还提供一种存储器，包括上述任一项所述的半导体结构。

根据本申请一些实施例，本申请实施例又一方面还提供一种存储器，包括：形成多个交错排布的晶体管，所述晶体管共用同一源极板，所述晶体管的沟道位于所述源极板上且所述晶体管的沟道长度方向垂直于所述源极板表面，其中，所述沟道的材料包括氧化物半导体；形成多个漏极接触件，与所述晶体管的漏极电连接，奇数个所述晶体管共用同一所述漏极接触件，共用同一所述漏极接触件的所述晶体管由同一条字线驱动；形成多个磁隧道结，位于所述漏极接触件上，所述磁隧道结与所述漏极接触件一一对应电连接。

本申请实施例提供的技术方案至少具有以下优点：

上述技术方案提供了一种新的半导体结构，该半导体结构采用氧化物半导体作为晶体管的沟道材料，基于氧化物半导体制备的晶体管具有较高的开关电流比，有利于提高晶体管的开关特性；此外，漏极接触件可同时与多个晶体管连接，如此，有利于在不增加单个晶体管的驱动电流的情况下，通过大驱动电流驱动磁隧道结，实现数据的有效存储。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。

图1至图4为本申请实施例提供的半导体结构的结构示意图；

图5至图12为本申请实施例提供的半导体结构的制作方法各步骤对应的结构示意图。

具体实施方式

下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

图1至图4为本申请实施例提供的半导体结构的结构示意图。

参考图1至图4，半导体结构包括：多个交错排布的晶体管，晶体管共用同一源极板12，晶体管的沟道位于源极板12上且晶体管的沟道长度方向垂直于源极板12表面，其中，沟道的材料包括氧化物半导体；多个漏极接触件18，与晶体管的漏极电连接，奇数个晶体管共用同一漏极接触件18，共用同一漏极接触件18的晶体管由同一条字线14驱动；多个磁隧道结20，位于漏极接触件18上，磁隧道结20与漏极接触件18一一对应电连接。

以下将结合附图对本申请实施例进行更为详细的说明。此外，为了阅读上的流畅，以下将基于自下向上的顺序对半导体结构的不同膜层或不同结构进行描述。

半导体结构包括基板11和位于基板11上的源极板12，基板11可以由绝缘材料组成，以起到隔离作用，基板11可以为柔性基板或刚性基板，柔性基板的材料包括聚酰亚胺，刚性基板的材料包括玻璃；源极板12可以独立于晶体管，作为源极接触件并为晶体管提供源极信号，也可以作为晶体管的源极，以接收源极信号，但无论如何，源极板12的材料为导电材料，例如为掺杂多晶硅、氧化铟锡(ITO)、金属钼、金属铝、金属钛或金属铜中的至少一者。

在一些实施例中，字线14、栅介质层16以及氧化物半导体层17构成晶体管，栅介质层16环绕氧化物半导体层17的整个侧壁，字线14环绕部分厚度的氧化物半导体层17且覆盖部分厚度的栅介质层16的侧壁，被字线14环绕的部分氧化物半导体层17作为晶体管的沟道，位于沟道和源极板12之间的部分氧化物半导体层17作为晶体管的源极，位于沟道远离源极板12另一侧的另一部分氧化物半导体层17作为晶体管的漏极，也就是说，栅介质层16不仅覆盖晶体管的沟道侧壁，还覆盖晶体管的源极和漏极侧壁表面。在另一些实施例中，栅介质层仅位于字线和沟道之间，即栅介质层仅环绕沟道侧壁表面。

可以理解的是，无论栅介质层16是否覆盖源极和漏极的侧壁表面，上述晶体管均为垂直的环绕式栅极晶体管(GAA，Gate all around)，垂直指的是晶体管的沟道长度方向垂直于底部膜层的平面延伸方向。在一些实施例中，随着半导体结构的尺寸微缩，相邻字线14之间的间距较小，此时，可通过反向自对准双重成像工艺形成字线14。

在一些实施例中，氧化物半导体层17所包含的氧化物半导体材料为氧化铟镓锌(IGZO，Indium Gallium Zinc Oxide)，氧化铟镓锌由In₂O₃、Ga₂O₃和ZnO构成，禁带宽度在3.5eV左右，氧化铟镓锌可以具有非晶结构。需要说明的是，氧化物半导体层17既可以完全由氧化物半导体材料组成，也可以由氧化物半导体材料占主导，即氧化物半导体层17内还掺杂有起到辅助作用或者作为杂质的其他材料。

在一些实施例中，栅介质层16的材料为高介电常数材料，示例性地，栅介质层16的材料包括HfO₂、ZrO₂或HfON中的至少一种。设置栅介质层16的材料为高介电常数材料，有利于在栅介质层16的厚度较薄的情况抑制电子隧穿导致的栅极漏电流。

在一些实施例中，半导体结构包括依次层叠的基板11、源极板12、第一隔离层13、字线14以及第二隔离层15，第一隔离层13设置于字线14和源极板12之间，用于隔离源极板12和字线14；第二隔离层15设置于相邻字线14之间且覆盖字线14顶面，主要用于隔离相邻字线14，以及隔离字线14和位于第二隔离层15上的其他堆叠膜层，其他堆叠膜层包括但不限于漏极接触件18。

可以理解的是，第一隔离层13的材料与第二隔离层15的材料可以相同或不同；同时，第二隔离层15可由第一部分和第二部分组成，第一部分设置于相邻字线14之间，第二部分设置于字线14与其他堆叠膜层之间，第一部分的材料与第二部分的材料可以相同或不同，例如第一部分的材料的介电常数小于第二部分的材料的介电常数，第一部分主要用于抑制信号串扰，第二部分主要用于防止短路。

此外，栅介质层16和氧化物半导体层17依次贯穿第二隔离层15、字线14以及第一隔离层13，栅介质层16和氧化物半导体层17的底部均与源极板12表面直接接触。其中，在垂直于源极板12表面的方向上，栅介质层16和氧化物半导体层17的厚度等于第一隔离层13、字线14以及第二隔离层15的厚度之和，栅介质层16的厚度大于沟道的厚度和字线14的厚度，字线14的厚度等于沟道的厚度。此外，在垂直于源极板12表面的方向上，第一隔离层13的厚度和第二隔离层15的厚度相等。

参考图2，晶体管呈交错的阵列排布，多条字线14沿第一方向D1延伸，每条字线14分别与相邻的两行晶体管相连。其中，大于1的奇数个晶体管共用同一漏极接触件18，共用同一漏极接触件18的晶体管由同一条字线14驱动，共用同一漏极接触件18的晶体管位于晶体管阵列的不同行，行的延伸方向为第一方向D1。

晶体管阵列可视为由沿第一方向D1延伸和沿第二方向D2排列的不同行组成，第一方向D1垂直于第二方向D2，相邻行的晶体管在第一方向D1上交错排列，间隔一行的不同行晶体管在第一方向D1上重叠，相邻行在第二方向D2上的间距相等，同一行中的相邻晶体的间距可以等于相邻行在第二方向D2上的间距。

当共用同一漏极接触件18的晶体管位于晶体管阵列的不同行时，由于需要采用同一驱动信号进行驱动，因此，用于驱动不同行晶体管的字线14可以相互连接，图2为相互连接的一种表现形式。在一些实施例中，每一条字线14在第二方向D2上的宽度大于不同行晶体管在第二方向D2上的间距，每一条字线14环绕所驱动的所有晶体管的沟道；在另一些实施例中，每一条字线驱动一行晶体管，在第二方向上，每一条字线的宽度大于栅介质层的外径，相邻的两条字线在晶体管阵列外连接，以共享同一驱动信号。相较于通过参数相同的两个驱动信号导通不同行的晶体管，通过同一驱动信号导通不同行的晶体管，有利于避免信号时序差异导致的晶体管导通时间差异，也就是说，有利于保证不同行的晶体在同一时刻导通，从而通过大驱动电流实现数据信号的有效存储。

在一些实施例中，与同一字线14相连的晶体管上的任意两个相邻漏极接触件18的组合呈平行四边形。其中，单一漏极接触件18的形状可以为三角形或梯形，参考图3，彼此相邻的3个晶体管共用同一漏极接触件18，漏极接触件18呈三角形；参考图4，5个晶体管共用同一漏极接触件18，漏极接触件18呈梯形。需要说明的是，漏极接触件18可以覆盖对应晶体管漏极的整个顶面，也可以覆盖对应晶体管漏极的部分顶面。

在一些实施例中，共用同一漏极接触件18的晶体管位于晶体管阵列的相邻两行内；在其他实施例中，共用同一漏极接触件的晶体管位于晶体管阵列的同一行内，或者，位于晶体管阵列中相间隔的两行内，或者，位于晶体管阵列连续的n行内，n为大于2的自然数，或者，位于晶体管阵列不连续的n行内。也就是说，可以根据实际需要确定哪些晶体管共用同一漏极接触件18，漏极接触件18的形状可以根据实际需要进行调整，不同漏极接触件18的形状可以不同。

在一些实施例中，多个漏极接触件18呈阵列排布，参考图3和图4，漏极接触件18的形状包括三角形和梯形；在另一些实施例中，参考图2，漏极接触件18的形状为圆形，与同一字线14电连接的不同漏极接触件18的圆心处于平行于第一方向D1的一条直线上或两条直线上，通过调整漏极接触件18的圆心位置，可使得漏极接触件18覆盖对应晶体管漏极的更大顶面区域，从而降低接触电阻和提高驱动电流。

在一些实施例中，半导体结构还包括：依次排列的多条位线21，位线21的延伸方向垂直于字线14的延伸方向，位线21连接其延伸方向上的所有磁隧道结20，位线21位于磁隧道结20上方。通过将位线21设置磁隧道结20的上方，有利于避免位线21的横截面尺寸受到同一平面上其他结构的限制，保证位线21在其排列方向具有较宽的尺寸以及在其延伸方向上具有较大的横截面积，从而保证位线21具有较低的传输电阻和较好的信号传输性能。

上述实施例中，半导体结构采用氧化物半导体作为晶体管的沟道材料，基于氧化物半导体制备的晶体管具有较高的开关电流比，有利于提高晶体管的开关特性；此外，漏极接触件可同时与多个晶体管连接，如此，有利于在不增加单个晶体管的驱动电流的情况下，通过大驱动电流驱动磁隧道结，实现数据的有效存储。

本申请实施例还提供一种存储器，包括上述任一项所述的半导体结构。基于上述半导体结构制备的存储器对驱动电压要求较低，自身损耗较小，如此，有利于减少电子设备运行过程中的发热，降低电子设备的降温成本和提高电子设备的竞争力。

图5至图12为本申请实施例提供半导体结构的制作方法各步骤对应的结构示意图。参考图5～图12，本申请实施例提供的半导体结构的制作方法包括以下步骤：

参考图5，提供依次堆叠的基板11、源极板12、第一隔离层13以及导电层14a。

基板11既可以是支撑材料，用于支撑后续膜层的形成，也可以是已形成的所有的膜层的基合，只是以基板11作为示意，若基板11仅起到支撑作用，则在形成目标结构之后可去除基板11，或者不形成基板11；源极板12可作为后续形成的晶体管的源极，或为后续形成的晶体管提供源极信号，源极板12的材料为导电材料，例如为掺杂多晶硅、氧化铟锡(ITO)、金属钼、金属铝、金属钛或金属铜中的至少一者；第一隔离层13用于隔离源极板12和导电层14a；导电层14a用于制备字线。

参考图6，刻蚀导电层14a(参考图5)，形成字线14。

在一些实施例中，字线14的延伸方向为第一方向D1，字线14的排列方向为垂直于第一方向D1的第二方向D2，字线14在第二方向D2上的宽度d与字线14所要驱动的晶体管的位置和尺寸有关，为了理解上的便捷，关于宽度d与晶体管的位置和尺寸的关系将在形成晶体管之后结合附图予以解释。可以理解的是，在形成字线14之前，需要先确定交错排列的多个晶体管的位置。

在一些实施例中，随着半导体结构的尺寸微缩，相邻字线14之间的间距较小，常规工艺无法形成如此开口的掩膜，此时，可通过反向自对准双重成像工艺形成字线14。具体步骤大致如下：参考图7，先在导电层14a上形成第一掩膜15a，第一掩膜15a由依次排列的多个条状结构组成，相邻条状结构之间的间距等于间隔设置的两条字线之间的间距；形成牺牲层16a，牺牲层16a覆盖第一掩膜15a的顶面和侧壁，以及覆盖导电层14a的表面，牺牲层16a的厚度等于相邻字线之间的间距，牺牲层16a可通过原子层沉积工艺形成，以精确控制牺牲层16a的厚度；形成第二掩膜17a，第二掩膜17a填充满牺牲层16a围成的凹槽，第二掩膜17a的材料可与第一掩膜17a的材料相同；参考图8，刻蚀牺牲层16a，以暴露导电层14a的顶面，此时，第一掩膜15a、剩余牺牲层16a以及第二掩膜16a构成的掩膜层具有较小的开口间距，利用该开口间距刻蚀导电层14，可形成相邻间距较小的字线14。

在其他实施例中，还可以在形成第二掩膜17a之前，对牺牲层16a进行无掩膜干法刻蚀工艺，仅保留覆盖第一掩膜15a侧壁的牺牲层16a，去除其他位置的牺牲层16a。可以理解的是，无论采用何种方式，反向自对准双重成像工艺的核心在于利用沉积工艺形成牺牲层，牺牲层的厚度与目标开口间距相同，后续通过刻蚀去除对应的牺牲层形成相应的掩膜开口。

参考图9，形成第二隔离层15。

第二隔离层15的顶面高于字线14的顶面，第二隔离层15填充于相邻字线14之间并覆盖字线14顶面，第一隔离层13的材料与第二隔离层15的材料可以相同或不同；同时，第二隔离层15可由第一部分和第二部分组成，第一部分设置于相邻字线14之间，第二部分设置于字线14与其他堆叠膜层之间，第一部分的材料与第二部分的材料可以相同或不同，例如第一部分的材料的介电常数小于第二部分的材料的介电常数，第一部分主要用于抑制信号串扰，第二部分主要用于防止短路。

参考图10，形成栅介质层16和氧化物半导体层17。

在一些实施例中，栅介质层16和氧化物半导体层17依次贯穿第二隔离层15、字线14以及第一隔离层13，栅介质层16和氧化物半导体层17的底部均与源极板12表面直接接触，字线14环绕部分厚度的氧化物半导体层17且覆盖部分厚度的栅介质层16的侧壁。其中，字线14、栅介质层16以及氧化物半导体层17构成晶体管，被字线14环绕的部分氧化物半导体层17作为晶体管的沟道，位于沟道和源极板12之间的部分氧化物半导体层17作为晶体管的源极，位于沟道远离源极板12另一侧的另一部分氧化物半导体层17作为晶体管的漏极。

上述栅介质层16和氧化物半导体层17可通过以下工艺步骤形成：进行图案化刻蚀，形成依次贯穿第二隔离层15、字线14以及第一隔离层13的开口；进行沉积工艺，形成覆盖开口侧壁表面的栅介质层16，覆盖源极板12表面和第二隔离层15表面的部分栅介质层16可通过无掩膜干法刻蚀工艺去除；进行另一沉积工艺，形成填充满开口的氧化物半导体层17。

在其他实施例中，栅介质层仅环绕晶体管沟道，而不环绕晶体管源极和漏极，形成该晶体管的工艺步骤包括：进行图案化刻蚀，形成依次贯穿第二隔离层、字线以及第一隔离层的开口；形成填充于开口内的第一氧化物半导体层，第一氧化物半导体层的底面与源极板直接接触，第一氧化物半导体层的顶面平齐于字线的底面；形成栅介质膜，栅介质膜覆盖开口侧壁和底面，以及覆盖第二隔离层顶面；去除覆盖开口底面以及位于字线顶面上的栅介质膜，剩余栅介质膜作为栅介质层；形成填充满开口的第二氧化物半导体层，第二氧化物半导体层与第一氧化物半导体层共同构成氧化物半导体层。

在一些实施例中，晶体管呈交错的阵列排布，晶体管阵列可视为由沿第一方向D1延伸和沿第二方向D2排列的不同行组成，第一方向D1垂直于第二方向D2，相邻行的晶体管在第一方向D1上交错排列，间隔一行的不同行晶体管在第一方向D1上重叠，多条字线14沿第一方向D1延伸，每条字线14分别与相邻的两行晶体管相连。若需要使得每条字线14分别与相邻的两行晶体管相连，则在第二方向D2上，每条字线14的宽度d至少要大于相邻行的晶体管的间距；若需要使得每条字线14环绕对应的晶体管的沟道，则每条字线14的宽度d至少要大于相邻行晶体管的间距与两倍的栅介质层16的外径的和。

参考图11，形成漏极接触件18。

在一些实施例中，漏极接触件18的形状为圆形，彼此相邻的呈三角状的三个晶体管共用同一漏极接触件18，漏极接触件18作为半导体结构的存储节点；在其他实施例中，漏极接触件还可以为其他形状，例如三角形和梯形，共用同一漏极接触件18的晶体管还可以为5个、7个等奇数个。此外，在一些实施例中，共同同一漏极接触件18的晶体管由同一条字线14驱动，或者由共享同一驱动信号的不同条字线14驱动，需要说明的是，参数相同的不同驱动信号不属于上述“同一驱动信号”。

在一些实施例中，漏极接触件18的材料包括钨等导电材料，在设置漏极接触件18的材料时，需要考虑漏极接触件18与晶体管漏极的接触面积和晶体管漏极的材料，以使得漏极接触件18与晶体管漏极之间具有较小的接触电阻，从而保证流经漏极接触件18的驱动电流较大，以有效实现数据存储。

参考图12，形成第三隔离层19和磁隧道结20。

第三隔离层19设置于相邻漏极接触件18之间，用于隔离相邻漏极接触件18，磁隧道结20位于漏极接触件18上，用于实现数据存储，磁隧道结20与漏极接触件18一一对应电连接。示例性地，磁隧道结20和漏极接触件18的形状可以相同或不同，在垂直于源极板12表面的方向上，磁隧道结20的中心和漏极接触件18的中心可以重叠或错开。

示例性地，在垂直于源极板12表面的方向上，磁隧道结20包括依次固定层、隧道结以及自由层，固定层覆盖漏极接触件18表面，固定层和自由层由具有平面内磁各向异性或者具有垂直磁各向异性的铁磁材料形成，固定层的磁取向保持固定，自当自由层和固定层的磁取向彼此反向平行(AP)时，存储第一状态(例如逻辑“1”)，当自由层和固定层的磁取向彼此平行(P)时，存储第二状态(例如逻辑“0”)，可以通过感测电流流过磁隧道结20时的电阻来判断自由层和固定层的磁取向关系，进而实现数据读取；相应地，可以通过激活字线14来导通晶体管，以生成流经磁隧道结20的写入电流(即上述驱动电流)，写入电流可调整自由层的磁取向，以实现数据存储。

参考图1，形成位线21。

位线21的延伸方向垂直于字线14的延伸方向，位线21的排列方向垂直于字线14的排列方向，位线21位于磁隧道结20上。设置位线21位于磁隧道结20的上方，有利于避免位线21的尺寸受到同一平面上其他功能结构的限制，保证位线21在其排列方向具有较宽的尺寸以及在其延伸方向上具有较大的横截面积，从而保证位线21具有较好的信号传输性能。

可以理解的是，在形成位线21之前，还可以设置第四隔离层(未图示)，第四隔离层设置于相邻磁隧道结20之间，用于隔离相邻磁隧道结20，以及用于支撑位线21。

上述实施例中，半导体结构采用氧化物半导体作为晶体管的沟道材料，基于氧化物半导体制备的晶体管具有较高的开关电流比，有利于提高晶体管的开关特性；此外，漏极接触件可同时与多个晶体管连接，如此，有利于在不增加单个晶体管的驱动电流的情况下，通过大驱动电流驱动磁隧道结，实现数据的有效存储。

本领域的普通技术人员可以理解，上述各实施方式是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各自更动与修改，因此本申请的保护范围应当以权利要求限定的范围为准。

Claims (16)

1.一种半导体结构，其特征在于，包括：

多个交错排布的晶体管，所述晶体管共用同一源极板，所述晶体管的沟道位于所述源极板上且所述晶体管的沟道长度方向垂直于所述源极板表面，其中，所述沟道的材料包括氧化物半导体；

多个漏极接触件，与所述晶体管的漏极电连接，奇数个所述晶体管共用同一所述漏极接触件，共用同一所述漏极接触件的所述晶体管由同一条字线驱动；

多个磁隧道结，位于所述漏极接触件上，所述磁隧道结与所述漏极接触件一一对应电连接。

2.根据权利要求1所述的半导体结构，其特征在于，所述氧化物半导体包括氧化铟镓锌。

3.根据权利要求2所述的半导体结构，其特征在于，所述晶体管还包括栅介质层，所述栅介质层位于所述字线与所述沟道之间且环绕所述沟道，所述栅介质层的材料包括HfO₂、ZrO₂或HfON中的至少一种。

4.根据权利要求3所述的半导体结构，其特征在于，在垂直于所述源极板表面的方向上，所述栅介质层的厚度大于所述沟道的厚度和所述字线的厚度。

5.根据权利要求3所述的半导体结构，其特征在于，所述栅介质层的底部与所述源极板表面直接接触。

6.根据权利要求1所述的半导体结构，其特征在于，所述晶体管呈交错的阵列排布，多条所述字线沿第一方向延伸，每条所述字线分别与相邻的两行所述晶体管相连。

7.根据权利要求6所述的半导体结构，其特征在于，所述字线沿垂直于所述第一方向的第二方向排列，每一条所述字线在所述第二方向上的宽度大于相邻所述晶体管在第二方向上的宽度，每一条所述字线环绕所驱动的所有所述晶体管的沟道。

8.根据权利要求6所述的半导体结构，其特征在于，与同一所述字线相连的所述晶体管上的任意两个相邻所述漏极接触件的组合呈平行四边形。

9.根据权利要求8所述的半导体结构，其特征在于，3个所述晶体管共用同一所述漏极接触件，所述漏极接触件呈三角形。

10.根据权利要求8所述的半导体结构，其特征在于，5个所述晶体管共用同一所述漏极接触件，所述漏极接触件呈梯形。

11.根据权利要求1所述的半导体结构，其特征在于，所述源极板的材料包括氧化铟锡、钼、铝、钛或铜中的至少一者。

12.根据权利要求1所述的半导体结构，其特征在于，还包括：依次排列的多条位线，所述位线的延伸方向垂直于所述字线的延伸方向，所述位线连接延伸方向上的所有所述磁隧道结，所述位线位于所述磁隧道结上方。

13.根据权利要求1所述的半导体结构，其特征在于，通过反向自对准双重成像工艺形成所述字线。

14.一种存储器，其特征在于，包括权利要求1至13中任一项所述的半导体结构。

15.一种半导体结构的制作方法，其特征在于，包括：

形成多个交错排布的晶体管，所述晶体管共用同一源极板，所述晶体管的沟道位于所述源极板上且所述晶体管的沟道长度方向垂直于所述源极板表面，其中，所述沟道的材料包括氧化物半导体；

形成多个漏极接触件，与所述晶体管的漏极电连接，奇数个所述晶体管共用同一所述漏极接触件，共用同一所述漏极接触件的所述晶体管由同一条字线驱动；

形成多个磁隧道结，位于所述漏极接触件上，所述磁隧道结与所述漏极接触件一一对应电连接。

16.根据权利要求15所述的半导体结构的制作方法，其特征在于，形成所述晶体管的工艺步骤包括：

在所述源极板上形成依次层叠的第一隔离层和导电层；

刻蚀所述导电层，形成依次排列的多条所述字线；

形成第二隔离层，所述第二隔离层填充于相邻所述字线之间且覆盖所述字线顶面；

依次刻蚀所述第二隔离层、所述导电层和所述第一隔离层，形成暴露所述源极板的过孔；

形成栅介质层，所述栅介质层覆盖所述过孔侧壁；

沉积所述氧化物半导体，以填充满所述过孔，所述字线环绕的部分所述氧化物半导体作为沟道，位于所述沟道和所述源极板之间的所述氧化物半导体作为源极，位于所述沟道远离所述源极板一侧的所述氧化物半导体作为漏极。

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