KR20090056255A - 반도체 메모리 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판 상에 평행하게 형성된 다수의 게이트 라인들, 게이트 라인들과 교차하도록 반도체 기판에 형성되며, 게이트 라인과 중첩되는 제1 영역과 게이트 라인들 사이의 제2 영역에서 폭이 서로 다른 소자 분리막들을 포함하는 반도체 메모리 소자로 이루어진다.
트렌치, 단축, 장축, 갭필, 보이드, 게이트 라인

Description

반도체 메모리 소자 및 그의 제조 방법{Semiconductor memory device and manufacturing method thereof}
본 발명은 반도체 메모리 소자 및 그의 제조 방법에 관한 것으로, 특히 소자 분리영역을 넓혀 소자 분리막의 갭필 특성을 향상시키기 위한 반도체 메모리 소자 및 그의 제조 방법에 관한 것이다.
반도체 메모리 소자의 종류는 전원의 공급 중단시, 데이터의 보존 유무에 따라 휘발성 메모리 소자 및 비휘발성 메모리 소자로 구분될 수 있다. 이 중에서, 비휘발성 메모리 소자의 가장 대표적인 소자로 플래시 메모리 소자(flash memory device)를 예로 들 수 있다. 이러한 여러 종류의 반도체 소자들은 집적도가 증가함에 따라 작은 크기의 소자가 요구되고 있는데, 플래시 메모리 소자 중에서도 특히 낸드(NAND) 플래시 메모리 소자의 경우 집적도의 증가에 민감하다. 이에 대하여 구체적으로 설명하면 다음과 같다.
낸드 플래시 메모리 소자의 구조를 보면, 반도체 기판은 소자들이 형성되는 활성영역과 이를 분리하여 전기적으로 격리시키는 소자 분리영역을 포함한다. 활성영역과 소자 분리영역은 직선의 형태로 서로 평행하게 배열되는데, 활성영역 상에는 다수의 메모리 셀(cell)들 및 트랜지스터(transistor)들이 직렬로 배열되며, 소자 분리영역의 내부에는 절연막의 소자 분리막이 채워져 있어 이웃하는 소자들을 전기적으로 격리시킨다.
하지만, 반도체 메모리 소자의 집적도가 증가함에 따라, 메모리 셀들 및 트랜지스터들의 크기가 작아지면서, 소자 분리영역의 폭 또한 좁아지게 되었다. 소자 분리영역의 폭이 좁아지면 소자 분리막을 형성하기가 매우 어려워지는데, 예를 들면, 소자 분리용 트렌치의 저면까지 소자 분리막용 절연막을 채우기가 어려워진다. 또는, 트렌치의 저면을 절연막으로 채우더라도, 트렌치의 중간 영역이 절연막으로 채워지기 전에 트렌치 상부에가 절연막으로 막히게 되어 보이드(void)가 발생할 수 있다. 트렌치 내부에 보이드가 발생하면, 후속 공정시 보이드가 노출될 수 있으며, 노출된 보이드를 통하여 식각 액이 침투하거나, 원하지 않는 물질(예를 들면, 금속막)이 형성될 수도 있다. 이러한 경우, 반도체 소자의 전기적 특성이 매우 저하될 수 있으며 이로 인래 반도체 소자의 신뢰도가 낮아질 수 있다.
본 발명이 해결하고자 하는 과제는, 소자 분리용 트렌치의 형성 공정 시, 게이트 라인이 형성되지 않는 영역의 트렌치 폭을 넓게 형성함으로써 소자 분리막 형성 공정을 용이하게 실시할 수 있도록 하여 갭필 특성을 향상시킬 수 있다.
본 발명에 따른 반도체 메모리 소자는, 반도체 기판 상에 평행하게 형성된 다수의 게이트 라인들을 포함한다. 게이트 라인들과 교차하도록 반도체 기판에 형성되며, 게이트 라인과 중첩되는 제1 영역과 게이트 라인들 사이의 제2 영역에서 폭이 서로 다른 소자 분리막들을 포함하는 반도체 메모리 소자로 이루어진다.
소자 분리막은 제1 영역보다 상기 제2 영역의 폭이 더 좁으며, 제1 영역 상으로는 게이트 라인이 형성되며, 제2 영역 상으로는 게이트 라인이 형성되지 않는다.
제2 영역 중, 상기 반도체 기판의 활성영역의 폭은 상기 제1 영역의 상기 활성영역의 폭보다 같거나 좁고, 0.8배 넓다.
본 발명에 따른 반도체 메모리 소자의 제조 방법은, 반도체 기판 상에 터널 절연막 및 도전막을 형성한다. 소자 분리 영역의 도전막, 터널 절연막 및 반도체 기판을 식각하여 트렌치를 형성하되, 게이트 라인들이 형성될 제1 영역과 제1 영역들 사이의 제2 영역에서 폭이 서로 다른 트렌치를 형성한다. 트렌치가 형성된 영역 에 소자 분리막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법으로 이루어진다.
게이트 라인은 트렌치와 수직 방향으로 형성되며, 제1 영역 내의 반도체 기판의 활성영역의 폭은 제2 영역 내의 활성영역의 폭보다 좁고, 제1 영역 내의 활성영역 폭은 제2 영역 내의 활성영역보다 0.8 배수만큼 좁게 형성한다.
제1 영역의 활성영역 및 소자 분리막의 길이는 제2 영역의 활성영역 및 소자 분리막의 길이와 동일한 피치(pitch)로 형성한다.
본 발명에 따른 반도체 메모리 소자는, 반도체 기판에 트렌치를 형성하되, 게이트 라인이 형성되지 않는 영역의 상기 트렌치 폭을 넓혀 후속 갭필 공정시 보이드의 발생을 억제하는 반도체 메모리 소자의 제조 방법으로 이루어진다.
본 발명은, 소자 분리용 트렌치의 형성 공정 시, 게이트 라인이 형성되지 않는 영역의 트렌치 폭을 넓게 형성함으로써 소자 분리용 트렌치의 갭필 특성을 개선할 수 있으므로, 소자 분리용 트렌치의 내부에 소자 분리막을 완전히 채울 수 있다. 이로 인하여 플래시 메모리 소자의 전기적 특성 열화를 방지하여 신뢰도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 및 도 1b는 본 발명에 따른 반도체 메모리 소자 및 그의 제조 방법을 설명하기 위한 평면도이고, 도 2a 및 도 2b는 본 발명에 따른 반도체 메모리 소자의 단면도이다. 반도체 메모리 소자 중에서 낸드 플래시 메모리 소자(NAND flash memory device)를 일 예로 도시하여 설명하면 다음과 같다.
도 1a를 참조하면, 반도체 기판상에 소자 분리영역(102)이 개방된 하드 마스크 패턴(미도시)을 형성하고, 하드 마스크 패턴(미도시)에 따라 반도체 기판을 식각하여 소자 분리 트렌치를 형성한다. 소자 분리 트렌치가 형성된 영역이 소자 분리영역(102)이 되고, 반도체 기판 중 소자 분리영역(102) 이외의 영역은 활성영역(100)이 된다. 바람직하게는, 활성영역(100) 상에는 터널 절연막 및 플로팅 게이트가 적층될 수 있으며, 소자 분리영역(102) 내에는 소자 분리막이 채워질 수 있다.
한편, 반도체 메모리 소자의 집적도가 증가할수록 활성영역(100) 및 소자 분리영역(102)의 폭이 좁아지는데, 특히, 소자 분리영역(102)의 폭이 좁아질수록 소자 분리 트렌치 내부에 소자 분리막용 절연막을 형성하기가 어려워진다. 이에 따라, 소자 분리영역(102)의 폭을 전체적으로 넓히면, 소자 분리막을 형성하는 갭필(gap-fill) 공정은 용이하게 수행할 수 있다. 하지만, 상대적으로 활성영역(100) 의 폭이 좁아지기 때문에 소자의 오프 커런트(off current)가 증가하거나 온 커런트(on current)가 감소할 수 있다.
이를 해결하기 위하여, 소자 분리영역(102)의 레이아웃을 후속 게이트 라인이 형성될 제1 영역 및 제1 영역들 사이의 제2 영역에서 폭이 서로 다르도록 형성한다. 즉, 제1 영역은 단축(b) 구간이라 할 수 있고, 제2 영역은 장축(b') 구간이라 할 수 있으며, 단축(b) 구간과 장축(b') 구간이 반복되도록 형성한다. 소자 분리영역(102)의 레이아웃을 변형시킴에 따라 활성영역(100)의 레이아웃도 변형된다. 구체적으로 설명하면 다음과 같다.
소자 분리영역(102)의 레이아웃을 변형시키기 위해서는 소자 분리 트렌치를 형성하기 위한 소자 분리용 하드 마스크 패턴의 레이아웃을 변형하여 사용하는 것이 바람직하다. 예를 들면, 하드 마스크 패턴의 레이아웃을 상술한 바와 같이 단축(b) 구간 및 장축(b') 구간이 반복되도록 형성한다. 이때, 하드 마스크 패턴의 개구부를 기준으로 하여 설명하면, 단축(b) 구간은 후속 게이트 라인이 형성되는 제1 영역(A1)이 되고, 장축(b') 구간은 후속 게이트 패터닝 공정으로 인하여 제거되는 제2 영역(A2)이 된다. 바람직하게는, 제2 영역(A2)에서 활성영역(100)의 폭(a')은 좁게 형성하여 단축 구간을 형성하고, 소자 분리영역(102)의 폭(b')은 넓게 형성하여 장축 구간을 형성한다. 이처럼, 활성영역(100) 중 게이트 라인이 형성될 영역의 폭(a)은 그대로 유지하면서, 게이트 라인이 형성되지 않는 영역의 소자 분리영역(102)의 폭(b')을 넓게 형성함에 따라 소자 분리막용 절연막의 갭필(gap-fill) 공정을 용이하게 실시할 수 있다. 즉, 소자 분리 트렌치의 폭을 부분적으로 넓게 형성함으로써 절연막 형성시, 보이드(void)의 발생을 방지할 수 있다. 활성영역(100)에서의 장축(a) 및 단축(a')의 폭은 집적도에 따라 조절할 수 있으며, 바람직하게는 단축(a')의 폭은 장축(a)보다 좁으며, 0.8×a 보다는 넓게 형성한다. 이를 수식으로 표현하면, a < a' < (0.8×a) 이 된다. 예를 들어, 장축(a)의 폭을 50nm라고 하면, 단축(a')의 폭은 40nm 이상 50nm 이하의 폭으로 형성하는 것이 바람직하다. 또한, 반도체 메모리 소자의 집적도의 한계를 고려하여 a+b와 a'+b'의 폭이 같도록 하여 동일한 폭의 피치(pitch)를 갖도록 하는 것이 바람직하다.
도 1b를 참조하면, 활성영역(100) 및 소자 분리영역(102)이 구획된 반도체 기판상의 제1 영역(A1)에 게이트 라인(104)을 형성한다. 예를 들면, 게이트 라인(104)은 플로팅 게이트 및 소자 분리막이 형성된 반도체 기판상에 유전체막 및 콘트롤 게이트용 도전막을 형성하고 게이트 패터닝 공정을 실시하여 형성할 수 있다. 이처럼, 게이트 패터닝 공정을 실시하여 제1 영역(A1)에는 게이트 라인(104)을 형성하고, 제2 영역(A2)으로는 활성영역(100) 및 소자 분리영역(102)을 노출시킨다. 이렇게 형성된 플래시 메모리 소자의 단면은 후술하는 도 2a 및 도 2b와 같다.
도 2a를 참조하면, 도 2a는 도 1b에서 게이트 라인(104)이 형성된 C-C'방향의 단면도이다. 그 구조를 구체적으로 설명하면, 제1 트렌치(201a)가 형성된 반도체 기판(200)에 소자 분리막(202)이 채워져 있으며, 이때, 제1 트렌치(201a) 및 반도체 기판(200)의 활성영역 폭의 변화는 없다. 다만, 도 1b의 제2 영역(A2)의 트렌치 폭이 넓어져서 이로 인해, 제1 트렌치(201a)에도 소자 분리막(202)이 보이드 없이 채워질 수 있다. 반도체 기판(200)의 활성영역 상에는 터널 절연막(204) 및 플 로팅 게이트(206)가 순차적으로 적층되고, 소자 분리막(202) 및 플로팅 게이트(206)의 표면을 따라 유전체막(208)이 형성된다. 유전체막(208)의 상부에는 콘트롤 게이트(210)가 형성된다. 콘트롤 게이트(210)는 도전막인 폴리실리콘막(210a) 및 금속막(210b)을 적층하여 형성할 수 있다.
도 2b를 참조하면, 도 2b는 도 1b에서 게이트 라인(104)이 형성되지 않은 D-D'방향의 단면도이다. 그 구조를 구체적으로 설명하면, 반도체 기판(200)에 제2 트렌치(201b)가 형성되고, 제2 트렌치(201b)의 내부에 소자 분리막(202)이 형성된다. 이때, 제2 트렌치(201b)는 도 2a의 제1 트렌치(201a)와 동시에 형성된 트렌치 이며, 다만 서로 다른 폭으로 형성되기 때문에 그 구별을 위하여 제1 트렌치(201a) 및 제2 트렌치(201b)로 구분하였다. 제2 트렌치(201b)의 폭(b')을 넓히면서, 상대적으로 반도체 기판(200)의 활성영역의 폭(a')도 넓어진다. 이처럼, 넓어진 제2 트렌치(201b)의 내부에 소자 분리막(202)을 채우기 때문에, 갭필(gap-fill) 특성이 개선되어 보이드(void) 발생을 억제할 수 있다.
상술한 제조 방법은, 추가적인 공정의 증가 없이, 소자 분리영역의 트렌치 형성시 폭을 부분적으로 조절함으로써 갭필 특성을 향상시킬 수 있으며, 이에 따라 전기적 특성 열화를 방지할 수 있고 플래시 메모로 소자의 신뢰성을 향상시킬 수 있다. 또한, 소자 분리영역의 트렌치 뿐만 아니라 반도체 소자의 제조시 트렌치 형성 공정에도 적용 가능하며, 절연막 이외에 도전막을 형성할 경우의 갭필 특성도 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 평면도이다.
도 2a 및 도 2b는 본 발명에 따른 플래시 메모리 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 활성영역 102 : 소자 분리영역
104 : 게이트 라인 200 : 반도체 기판
202 : 소자 분리막 204 : 터널 절연막
206 : 플로팅 게이트 208 : 유전체막
210 : 콘트롤 게이트

Claims (9)

  1. 반도체 기판 상에 평행하게 형성된 다수의 게이트 라인들; 및
    상기 게이트 라인들과 교차하도록 상기 반도체 기판에 형성되며, 상기 게이트 라인과 중첩되는 제1 영역과 상기 게이트 라인들 사이의 제2 영역에서 폭이 서로 다른 소자 분리막들을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 소자 분리막은 상기 제1 영역보다 상기 제2 영역의 폭이 더 좁은 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 제1 영역 상으로는 상기 게이트 라인이 형성되며, 상기 제2 영역 상으로는 상기 게이트 라인이 형성되지 않는 반도체 메모리 소자.
  4. 제 3 항에 있어서,
    상기 제2 영역 중, 상기 반도체 기판의 활성영역의 폭은 상기 제1 영역의 상 기 활성영역의 폭보다 같거나 좁고, 0.8배 넓은 반도체 메모리 소자.
  5. 반도체 기판 상에 터널 절연막 및 도전막을 형성하는 단계;
    소자 분리 영역의 상기 도전막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하되, 게이트 라인들이 형성될 제1 영역과 상기 제1 영역들 사이의 제2 영역에서 폭이 서로 다른 상기 트렌치를 형성하는 단계; 및
    상기 트렌치가 형성된 영역에 소자 분리막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 게이트 라인은 상기 트렌치와 수직 방향으로 형성되는 반도체 메모리 소자의 제조 방법.
  7. 제 5 항에 있어서,
    상기 제1 영역 내의 상기 반도체 기판의 활성영역의 폭은 상기 제2 영역 내의 상기 활성영역의 폭보다 좁고, 상기 제1 영역 내의 상기 활성영역 폭은 상기 제2 영역 내의 상기 활성영역보다 0.8 배수만큼 좁게 형성하는 반도체 메모리 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제1 영역의 상기 활성영역 및 상기 소자 분리막의 길이는 상기 제2 영역의 상기 활성영역 및 상기 소자 분리막의길이와 동일한 피치(pitch)로 형성하는 반도체 메모리 소자의 제조 방법.
  9. 반도체 기판에 트렌치를 형성하되, 게이트 라인이 형성되지 않는 영역의 상기 트렌치 폭을 넓혀 후속 갭필 공정시 보이드의 발생을 억제하는 반도체 메모리 소자의 제조 방법.
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